JP2001060672A - エッチング方法およびエッチングマスク - Google Patents

エッチング方法およびエッチングマスク

Info

Publication number
JP2001060672A
JP2001060672A JP11233579A JP23357999A JP2001060672A JP 2001060672 A JP2001060672 A JP 2001060672A JP 11233579 A JP11233579 A JP 11233579A JP 23357999 A JP23357999 A JP 23357999A JP 2001060672 A JP2001060672 A JP 2001060672A
Authority
JP
Japan
Prior art keywords
film
etching
tisin
hard mask
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11233579A
Other languages
English (en)
Inventor
Keiichirou Kashiwabara
慶一朗 柏原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP11233579A priority Critical patent/JP2001060672A/ja
Priority to US09/495,306 priority patent/US6458284B1/en
Priority to KR1020000022761A priority patent/KR100332517B1/ko
Publication of JP2001060672A publication Critical patent/JP2001060672A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Abstract

(57)【要約】 【課題】 電極材料に対し密着性が高く、かつ電極材料
に対しエッチング選択比が高く、しかも形成および除去
の工程が複雑でない材料をハードマスクに用いたエッチ
ング方法を実現する。 【解決手段】 ハードマスクにTiSiN(珪化窒化チ
タン)膜またはTiSiN膜とTiSi膜との積層膜を
用いる。TiSiN膜1aは金属2への密着性がよく、
しかも金属に対するエッチング選択性の高い材料であ
り、またTiSiはTiSiNよりもさらに金属に対す
るエッチング選択性の高い材料であるので、これらの材
料をエッチングマスクとして用いることによって、従来
ハードマスクとして採用されていたSiO2膜等の有す
る問題点を解消することができる。また、バリアメタル
層3にもTiSiN膜を採用すれば、ハードマスクとバ
リアメタル層の形成および除去の工程においてプロセス
を迅速に進めることができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、半導体装置等を
製造する際に用いられるエッチング方法と、そのエッチ
ング方法に用いられるエッチングマスクとに関するもの
である。
【0002】
【従来の技術】図12は、BST(チタン酸バリウムス
トロンチウム)等の高誘電率材料を誘電体層として用い
たキャパシタを備えるDRAMを示す断面図である。こ
のDRAMは、半導体基板13上に形成されたMISF
ET18とキャパシタ19とから構成されている。半導
体基板13の内部には素子分離領域14および活性領域
15が形成され、半導体基板13の表面にはMISゲー
ト16、コンタクトプラグ4、ビット線17および層間
絶縁膜5が形成されている。MISFET18は1つの
MISゲート16とその直下の半導体基板13を挟む2
つの活性領域15とから成り立っている。
【0003】また、キャパシタ19は、上部電極10
と、高誘電率材料からなる誘電体層9と、バリアメタル
層3およびコンタクトプラグ4を介して活性領域15に
接続された下部電極2とから成り立っている。ここでバ
リアメタル層3は、コンタクトプラグ4の接触による下
部電極2への悪影響(例えばコンタクトプラグ4にポリ
シリコンを採用し、下部電極2に金属膜を採用する場
合、金属がポリシリコンと接触してシリサイド化し、抵
抗値が上昇する等の影響)を防ぐ目的で両者の間に形成
されている。バリアメタル層3の材料には例えばTiN
やTaN等が採用される。また、バリアメタル層3の誘
電体層9への接触を防ぐために下部電極側壁8が形成さ
れている。
【0004】なお、MISFET18が2つ形成されて
いることに対応してキャパシタ19も2つ形成され、図
12ではビット線17の両側に下部電極2、バリアメタ
ル層3および下部電極側壁8が2組並んで形成されてい
る。ただし、誘電体層9および上部電極10は左右のキ
ャパシタ19で共通である。
【0005】なお、図12では上部電極10の上面には
層間絶縁膜11が形成され、さらに層間絶縁膜11の上
面には配線層12が形成されている。
【0006】高誘電率材料を誘電体層として用いるキャ
パシタの電極の材料としては、例えばPt(白金)等の
金属が用いられる。このような金属からなる電極は、例
えばドライエッチングによって形成することができる。
ただし、Pt等の金属は常温付近では化学反応に対し不
活性であるので、常温付近のエッチング条件下では化学
反応によるエッチングはあまり起こらずに、ほとんど物
理的なエッチングのみによってエッチングプロセスが進
行する(このようなエッチングプロセスを以下ではスパ
ッタエッチングと称する)。
【0007】Pt等の金属に対しスパッタエッチングを
行うときのプロセスの手順を、図12に示したキャパシ
タ19の形成過程を例にとり図13〜図19を用いて説
明する。まず、層間絶縁膜5およびコンタクトプラグ4
までが形成されている半導体基板13を準備し、層間絶
縁膜5およびコンタクトプラグ4の表面にバリアメタル
層材料3と下部電極材料2(Pt等の金属)とをこの順
に積層して成膜する。そして、下部電極材料2の表面に
フォトレジスト6を形成し、フォトリソグラフィ技術を
用いてパターニングを行う(図13)。次に、スパッタ
エッチングにより下部電極材料2のうちフォトレジスト
6に覆われていない部分を除去する(図14)。
【0008】ただしスパッタエッチングの際には、スパ
ッタリングによって下部電極材料2の再堆積が起こり、
その再堆積物がレジスト6に付着してしまいやすい。レ
ジスト6の上面においてはスパッタエッチングを受ける
ために付着した再堆積物はすぐに除去されるが、レジス
ト6の側面には図14に示すように下部電極2とつなが
る付着物7が形成されてしまう。
【0009】その後、バリアメタル層材料3についても
フォトレジスト6および下部電極2に覆われていない部
分を除去し(図15)、残ったフォトレジスト6も除去
する(図16)。付着物7は下部電極2がキャパシタの
電極として機能するのに障害となるので、スクラバ処理
を行い、付着物7を吹き飛ばしてこれを除去する(図1
7)。
【0010】そして、下部電極側壁8の材料を下部電極
2、バリアメタル層3および層間絶縁膜5を覆うように
形成し(図18)、スパッタエッチングによりエッチバ
ックを行う(図19)。この後、誘電体層9および上部
電極10を形成すれば、キャパシタ19が形成できる。
【0011】
【発明が解決しようとする課題】しかし、上記のような
付着物7を取り除いたとしても、キャパシタの信頼性が
劣化し、歩留まりが低下する可能性があった。スクラバ
処理において付着物7が完全には除去しきれずに、付着
物7の残渣が例えば上部電極10と下部電極2とを短絡
してしまう場合があるからである。また、図17〜図1
9に示すように、付着物7のスクラバ処理後には付着物
の痕跡7aが残り、この痕跡7aが突起状であるためキ
ャパシタ動作時に電界集中を生じさせ、リーク電流を引
き起こす可能性もある。
【0012】このような付着物7の発生を抑制するため
には、フォトレジスト6の膜厚をできるだけ少なくして
側面積を減らすようにすればよい。側面積を減らせば再
堆積物のフォトレジスト6への付着量が減少するからで
ある。また、フォトレジスト6の側面の最上部付近は、
上からのスパッタエッチングの影響で再堆積物が付着し
にくいので、膜厚が薄くなることで結果的にフォトレジ
スト6の側面に付着物が生じにくいともいえる。
【0013】しかし、フォトレジスト6の膜厚を少なく
すると、下部電極材料2をスパッタエッチングする際
に、フォトレジスト6がエッチングマスクとしての機能
を果たさなくなる可能性がある。フォトレジストの物理
的な強度は高くはなく、図14、図15に示すようにス
パッタエッチングの進行に伴ってフォトレジスト6も除
去されてゆくので、膜厚を少なくするとフォトレジスト
6が完全に除去される可能性があるからである。よっ
て、フォトレジスト6の膜厚を少なくすることは困難で
ある。
【0014】そこで、フォトレジストではなく、物理的
な強度の高い材料をエッチングマスクに用いることが考
えられている(以下そのようなエッチングマスクをハー
ドマスクと称する)。以下では、ハードマスクを用いた
場合のエッチングプロセスの手順を、図12に示したキ
ャパシタ19の形成過程を例にとり図20〜図24を用
いて説明する。
【0015】まず、層間絶縁膜5およびコンタクトプラ
グ4までが形成されている半導体基板13を準備し、層
間絶縁膜5およびコンタクトプラグ4の表面にバリアメ
タル層3と下部電極材料2とハードマスク材料1とをこ
の順に積層して形成する。そして、ハードマスク材料1
の表面にフォトレジスト6を形成し、フォトリソグラフ
ィ技術を用いてパターニングを行う(図20)。次に、
ドライエッチング等によりハードマスク材料1のうちフ
ォトレジスト6に覆われていない部分を除去し、さらに
フォトレジスト6も除去する(図21)。
【0016】そして、スパッタエッチングにより下部電
極材料2のうちハードマスク材料1に覆われていない部
分を除去する(図22)。その後、バリアメタル層3に
ついてもハードマスク材料1に覆われていない部分を除
去し(図23)、ハードマスク1を除去する(図2
4)。
【0017】この後、図18、図19の場合と同様にし
て下部電極側壁8を形成し、さらに誘電体層9および上
部電極10を形成すれば、キャパシタが形成できる。
【0018】このようにハードマスクを用いる場合、そ
の膜厚を少なくすることができるので、スパッタエッチ
ングの際にハードマスク1の側面に下部電極2の再堆積
物の付着が生じにくい。よって、スクラバ処理を必要と
せず、付着物の残渣が短絡を引き起こすことやキャパシ
タに突起状の痕跡が生じることがないため、キャパシタ
の信頼性が劣化し、歩留まりが低下する可能性が少な
い。このようなハードマスクの材料として、図25に示
すようなSiO2(二酸化シリコン)膜1cや、図26
に示すようなTiN(窒化チタン)膜1dが用いられて
いる。
【0019】さて、スパッタエッチングだけでなく化学
反応によるエッチングをも伴うエッチング(このような
エッチングを以下では反応性エッチングと称する)を用
いて下部電極2を形成することによっても、上記のよう
な付着物の発生を抑制できる。反応性エッチングの場
合、化学反応によるエッチングを伴うので、スパッタリ
ングにより生じる下部電極材料2の再堆積物の量が減少
し、再堆積物がエッチングマスクの側面に付着しにくい
からである。
【0020】そのためには、Pt等の金属が化学反応に
対し活性となる温度条件下でエッチングを行う。つま
り、エッチング時の温度を高くする必要がある。ところ
が、フォトレジストをエッチングマスクとして用いるエ
ッチングの場合、例えば200℃程度でフォトレジスト
がエッチングマスクとして機能しなくなることがあるた
め、エッチング条件を高温にするのは困難であった。
【0021】一方、ハードマスクの場合には耐熱性を備
えた材料を選ぶことが可能であり、先述のSiO2膜や
TiN膜も、Pt等の金属が化学反応に対し活性となる
温度条件下では耐熱性がある。よって、図20〜図24
に示したスパッタエッチングと同様のプロセスで反応性
エッチングも行える。このように反応性エッチングを用
いる場合、下部電極2の形成に際して化学反応によるエ
ッチングが行えるので、スパッタエッチングのみの場合
よりもさらに付着物が生じにくい。
【0022】しかし、ハードマスクの材料として用いら
れるSiO2膜やTiN膜は、必ずしもハードマスクに
適した材料というわけではない。特に電極の材料にPt
等の金属を用いる場合、これらの材料は問題点を有して
いる。すなわち、SiO2膜はPt等の金属との密着性
が悪く、パターンのはがれが生じやすい。また、TiN
膜はPt等の金属に対するエッチング選択比が充分では
ない。エッチング選択比の不足を補うためにハードマス
クの膜厚を厚くすると、付着物が生じやすくなるし、ま
た、ハードマスク自体をパターニングするのが困難とな
ってしまう。
【0023】そこで、SiO2膜およびTiN膜のそれ
ぞれの問題点を補うために、TiN膜1dの上にSiO
2膜1cを形成した図27に示すようなSiO2/TiN
積層膜をハードマスクに採用することが考えられてい
た。
【0024】しかし、SiO2/TiN積層膜は、その
形成および除去の工程が増えてしまい、プロセスが複雑
になるという点が問題となる。特に形成工程において
は、TiN膜はPVD(Physical Vapor Deposition)
法により形成され、SiO2膜はCVD(Chemical Vapo
r Deposition)法で形成されるために、PVD装置から
取り出してCVD装置に移し替える必要があった。
【0025】本発明は、以上の問題点を解決するために
なされたものであり、電極材料に対し密着性が高く、か
つ電極材料に対しエッチング選択比が高く、しかも形成
および除去の工程が複雑でない材料をハードマスクに用
いたエッチング方法を実現する。
【0026】
【課題を解決するための手段】この発明のうち請求項1
にかかるものは、基板を準備する第1工程と、前記基板
上に被エッチング膜を形成する第2工程と、第1のTi
SiN膜を前記被エッチング膜の表面に形成する第3工
程と、前記第1のTiSiN膜をフォトリソグラフィ技
術によりパターニングする第4工程と、パターニングさ
れた前記第1のTiSiN膜をエッチングマスクとして
前記被エッチング膜にエッチングを施す第5工程とを備
えるエッチング方法である。
【0027】この発明のうち請求項2にかかるものは、
請求項1記載のエッチング方法であって、前記第4工程
の後、前記第5工程に先立って、前記第1のTiSiN
膜に等方性エッチングを施す第6工程をさらに備える。
【0028】この発明のうち請求項3にかかるものは、
請求項1記載のエッチング方法であって、前記第4工程
に先立って、前記第1のTiSiN膜の表面にTiSi
膜を形成する第6工程をさらに備え、前記第4工程にお
いて、前記第1のTiSiN膜と前記TiSi膜とをフ
ォトリソグラフィ技術により同形にパターニングする。
【0029】この発明のうち請求項4にかかるものは、
請求項3記載のエッチング方法であって、前記第4工程
の後、前記第5工程に先立って、前記第1のTiSiN
膜および前記TiSi膜に等方性エッチングを施す第7
工程をさらに備える。
【0030】この発明のうち請求項5にかかるものは、
請求項1乃至4のいずれかに記載のエッチング方法であ
って、前記基板上に第2のTiSiN膜を形成する第8
工程を前記第2工程に先立ってさらに備える。
【0031】この発明のうち請求項6にかかるものは、
TiSiN膜からなることを特徴とするエッチングマス
クである。
【0032】この発明のうち請求項7にかかるものは、
TiSiN膜からなる第1層と、前記第1層の上面に形
成された、TiSi膜からなる第2層とを備えるエッチ
ングマスクである。
【0033】
【発明の実施の形態】実施の形態1.本実施の形態は、
ハードマスクにTiSiN(珪化窒化チタン)膜を用い
るエッチング方法である。TiSiN膜はPt等の金属
への密着性がよく、しかもPt等の金属に対するエッチ
ング選択性の高い材料であり、この材料をエッチングマ
スクとして用いることによって、従来、ハードマスクと
して採用されていたSiO2膜、TiN膜およびSiO2
/TiN積層膜の有する問題点を解消することができ
る。
【0034】なお本実施の形態においても図12に示し
たキャパシタ19の形成過程を例にとり、下部電極材料
2を被エッチング膜として採用したエッチングプロセス
を図1〜図5を用いて説明する。
【0035】層間絶縁膜5およびコンタクトプラグ4ま
でが形成されている半導体基板13を準備し、層間絶縁
膜5およびコンタクトプラグ4の表面に例えばTiNか
らなるバリアメタル層材料3と例えばPtからなる下部
電極材料2とをこの順に積層して形成する(図1)。例
えば、バリアメタル層材料3の膜厚は150〜200n
m程度、下部電極材料2の膜厚は200〜300nm程
度とすればよい。
【0036】そして、下部電極材料2の上にハードマス
ク材料としてTiSiN膜1aを形成する(図2)。T
iSiN膜1aは、PVD装置を用いて例えばN2ガス
中でTiSiのスパッタリングターゲットをスパッタす
ることで形成できる。その膜厚は、例えば150〜20
0nm程度とすればよい。
【0037】そして、TiSiN膜1aの表面にフォト
レジスト6を形成し、フォトリソグラフィ技術を用いて
パターニングを行う(図3)。次に、例えば常温付近の
温度でCl2/Ar混合ガスをエッチャントとする反応
性イオンエッチングによって、TiSiN膜1aのうち
フォトレジスト6に覆われていない部分を除去する(図
4)。このとき、反応性イオンエッチングを常温付近の
温度で行い、金属が化学反応に対して活性となる温度で
行わないので、下部電極材料2を除去することなく、T
iSiN膜1aのみをエッチングすることが可能であ
る。なお、TiSiN膜1aは、Cl2/Ar混合ガス
等のCl2系ガスのほかに、例えばCF4/O2等のフッ
素系ガスをエッチャントとする反応性イオンエッチング
によっても行える。
【0038】そして、さらにフォトレジスト6も除去す
る(図5)。これによりハードマスクのパターニングが
終了する。
【0039】この後、図22と同様にして下部電極材料
2をエッチングする。下部電極材料2に対してスパッタ
エッチングを行う場合、例えばAr/O2混合ガスをエ
ッチャントとしてエッチングを行えばよい。下部電極材
料2が例えばPtである場合、例えば、ヘリコン波プラ
ズマエッチング装置を用いて、Ar/O2混合ガスの流
量(単位はsccm)の割合をAr:O2=4:1と
し、圧力を1.6mTorr、ステージ温度を40℃、
ソースパワーを1600W、バイアスパワーを300W
として下部電極材料2のスパッタエッチングを行えば、
TiSiN膜1aと下部電極材料2との間のエッチング
選択比(単位時間当たりのエッチング可能膜厚量の比)
を、1:49とすることも可能である。
【0040】また、下部電極材料2に対して反応性エッ
チングを行う場合には、例えばCl 2/O2混合ガスをエ
ッチャントとし、ステージ温度の設定を270℃以上と
してエッチングを行えばよい。この場合、Cl2ガスに
2ガスが混合されているので、TiSiN膜1aをエ
ッチングすることなく下部電極材料2のみをエッチング
することが可能となる。
【0041】続いてバリアメタル層3についても、従来
の場合と同様、図23に示したようにTiSiN膜1a
に覆われていない部分を除去する。その後、パターニン
グ時と同様、例えば常温付近の温度でCl2/Ar混合
ガスをエッチャントとする反応性イオンエッチングによ
ってTiSiN膜1aを除去する。
【0042】なお、バリアメタル層材料3には、例えば
TiN、WN、TaN、WSiN、TaSiN等の遷移
金属の窒化物または珪化窒化物を用いればよいが、ハー
ドマスクと同じ材料であるTiSiNを用いることもで
きる。バリアメタル層3がハードマスクと同じTiSi
N膜である場合、ハードマスクとバリアメタル層の形成
および除去の工程においてプロセス上の利点がある。
【0043】形成工程においては、下部電極材料2とT
iSiN膜とを同じPVD装置内の異なるチャンバーに
セットしておくことで、バリアメタル層3の形成後、チ
ャンバーを切り替えて下部電極材料2を形成し、再びT
iSiNのチャンバーを選択してハードマスクとしての
TiSiN膜1aを形成することができる。すなわち、
従来のSiO2/TiN積層膜の場合のように、装置を
入れ替えて各層を形成する必要がない。
【0044】また、除去工程においては、バリアメタル
層3のエッチング時にハードマスクであるTiSiN膜
1aも一緒に除去されるので、例えばハードマスクの膜
厚とバリアメタル層の膜厚を同じにしておくなどして各
層の膜厚を調整しておき、エッチング条件を整えること
で、図22の後、図23を経ることなく直ちに図24の
状態にプロセスを進行させることができる。
【0045】本実施の形態にかかるエッチング方法を用
いれば、被エッチング膜がPt等の金属である場合に、
TiSiN膜が、被エッチング膜への密着性に優れ、か
つ被エッチング膜とのエッチング選択比の高いエッチン
グマスクとして機能する。さらに、従来のSiO2/T
iN積層膜の場合と異なり、TiSiN膜の形成および
除去の工程が複雑ではない。
【0046】また、バリアメタル層3がTiSiN膜で
ある場合、ハードマスクとバリアメタル層の形成および
除去の工程において、プロセスを迅速に進めることがで
きる。
【0047】なお、本実施の形態においては被エッチン
グ膜の例としてPt等の金属をとりあげたが、TiSi
N膜はその他の材料に対してもハードマスクとして機能
する。また、TiSiN膜は、スパッタエッチングや反
応性エッチング等のドライエッチングに限らず、金属の
ウェットエッチングのエッチングマスクとしても機能す
る。よって、本実施の形態はエッチング方法一般に適用
することが可能である。
【0048】実施の形態2.本実施の形態は、実施の形
態1の変形例であって、ハードマスクにTiSiN膜と
TiSi膜との積層膜を用いるエッチング方法である。
2系ガスを用いてエッチングを行う場合、TiSi膜
はPt等の金属に対するエッチング選択性がTiSiN
膜よりも高く、この材料をTiSiN膜の上面に積層す
ることでさらにエッチング選択性の優れたエッチングマ
スクを実現することができる。
【0049】本実施の形態においても図12に示したキ
ャパシタ19の形成過程を例にとり、下部電極材料2を
被エッチング膜として採用したエッチングプロセスを図
6〜図9を用いて説明する。
【0050】実施の形態1において述べたと同様、層間
絶縁膜5およびコンタクトプラグ4までが形成されてい
る半導体基板13を準備し、層間絶縁膜5およびコンタ
クトプラグ4の表面にバリアメタル層材料3と下部電極
材料2とをこの順に積層して形成する。
【0051】そして、下部電極材料2の上にハードマス
ク材料としてTiSiN膜1aおよびTiSi膜1bを
この順に形成する(図6)。TiSiN膜1aは、PV
D装置を用いて例えばN2ガス中でTiSiのスパッタ
リングターゲットをスパッタすることで形成できる。そ
の膜厚は、例えば50nm程度とすればよい。また、T
iSi膜1bは、TiSiN膜1aの形成後、同じPV
D装置およびスパッタリングターゲットを用いて、ただ
ガスをN2ガスからArガスに変えるだけでプロセスを
中断することなく連続して形成できる。その膜厚は、例
えば100〜150nm程度とすればよい。
【0052】そして実施の形態1と同様、TiSiN膜
1aおよびTiSi膜1bの積層膜の表面にフォトレジ
スト6を形成し、フォトリソグラフィ技術を用いてパタ
ーニングを行う(図7)。続いて実施の形態1と同様、
例えば常温付近の温度でCl 2/Ar混合ガスをエッチ
ャントとする反応性イオンエッチングによって、TiS
iN膜1aおよびTiSi膜1bのうちフォトレジスト
6に覆われていない部分を除去し、TiSiN膜1aお
よびTiSi膜1bを同形にパターニングする(図
8)。
【0053】そして、フォトレジスト6も除去する(図
9)。これによりハードマスクのパターニングが終了す
る。
【0054】この後、図22と同様にして下部電極材料
2をエッチングする。例えば、Ar/O2混合ガスをエ
ッチャントとして下部電極2に対してスパッタエッチン
グを行う場合、下部電極材料2がPtのときは、実施の
形態1と同様、例えば、ヘリコン波プラズマエッチング
装置を用いて、Ar/O2混合ガスのガス流量(単位は
sccm)の割合をAr:O2=4:1とし、圧力を
1.6mTorr、ステージ温度を40℃、ソースパワ
ーを1600W、バイアスパワーを300Wとすること
で、TiSi膜1bと下部電極材料2との間のエッチン
グ選択比を1:69とすることも可能である。
【0055】また、下部電極2に対して反応性エッチン
グを行う場合にも、実施の形態1と同様、例えばCl2
/O2混合ガスをエッチャントとし、ステージ温度の設
定を270℃以上としてエッチングを行えばよい。この
場合も、Cl2ガスにO2ガスが混合されているので、T
iSiN膜1aおよびTiSi膜1bをエッチングする
ことなく下部電極材料2のみをエッチングすることがで
きる。
【0056】続いてバリアメタル層3についても、実施
の形態1と同様、図23に示したようにTiSiN膜1
aに覆われていない部分を除去する。その後、パターニ
ング時と同様、例えば常温付近の温度でCl2/Ar混
合ガスをエッチャントとする反応性イオンエッチングに
よってTiSiN膜1aおよびTiSi膜1bを除去す
る。
【0057】なお、TiSi膜1bを単独でハードマス
クとして用いることも考えられるが、Pt等の金属にT
iSi膜を直接接触させた構造の場合、200℃以上の
高温でTiSi膜と下部電極材料2との間で合金化と考
えられる反応が起こるため、TiSiN膜1aをTiS
i膜1bと下部電極材料2との間に挟んでバリア層とす
ることが望ましい。
【0058】また、実施の形態1と同様、バリアメタル
層3がTiSiN膜である場合、ハードマスクとバリア
メタル層の形成および除去の工程においてプロセスを迅
速に進めることができるというプロセス上の利点があ
る。この場合、TiSi膜1bとバリアメタル層3のT
iSiN膜とのエッチングレートやエッチング条件等を
考慮して、ハードマスクのTiSiN膜1aおよびTi
Si膜1bの各層の膜厚、並びにバリアメタル層3のT
iSiN膜の膜厚を決定しておけばよい。
【0059】本実施の形態にかかるエッチング方法を用
いれば、実施の形態1と同様の効果を有する。さらに、
2系ガスを用いてエッチングを行う場合、TiSi膜
はPt等の金属に対するエッチング選択性がTiSiN
膜よりも高く、この材料をTiSiN膜の上面に積層す
ることでさらにエッチング選択性の優れたエッチングマ
スクを実現することができる。
【0060】また、バリアメタル層3がTiSiN膜で
ある場合、ハードマスクとバリアメタル層の形成および
除去の工程において、プロセスを迅速に進めることがで
きる。
【0061】なお、本実施の形態においても被エッチン
グ膜の例としてPt等の金属をとりあげたが、TiSi
N膜およびTiSi膜の積層膜はその他の材料に対して
もハードマスクとして機能する。また、TiSiN膜お
よびTiSi膜の積層膜は、スパッタエッチングや反応
性エッチング等のドライエッチングに限らず、ウェット
エッチングのエッチングマスクとしても機能する。よっ
て、本実施の形態もエッチング方法一般に適用すること
が可能である。
【0062】実施の形態3.本実施の形態は、実施の形
態1または2の変形例であって、フォトリソグラフィ技
術によるパターニング終了後のハードマスクに対し、さ
らに等方性エッチングを施してパターンサイズがより小
さいハードマスクに加工するエッチング方法である。
【0063】以下では本実施の形態を、実施の形態1に
かかるエッチング方法を例にとって図10、図11を用
いて説明する。
【0064】まず、実施の形態1にかかるエッチング方
法を用いて図5の状態にする。その後、TiSiN膜1
aに例えばフッ酸と過酸化水素水との混合液(例えば、
HF:H22=500:1の体積濃度割合の混合液)を
用いたウェットエッチングを施し、エッチング時間を調
節することによりTiSiN膜1aのパターンサイズを
細くする(図10)。そして、細くしたTiSiN膜1
aをハードマスクとして、上述のようにスパッタエッチ
ングまたは反応性エッチングを施し、下部電極材料2を
パターニングする(図11)。
【0065】このように、フォトリソグラフィ技術を用
いてパターニングしたTiSiN膜にさらに等方性エッ
チングを施すことにより、フォトリソグラフィ技術の光
学的限界によって規定される最小パターンサイズよりも
さらに小さいパターンを形成することが可能となる。
【0066】なお、等方性エッチングの例として上記で
はフッ酸と過酸化水素水との混合液を用いたウェットエ
ッチングを挙げたが、下部電極材料2をエッチングする
ことなくTiSiN膜だけを等方的にエッチングできる
のであれば、その他のウェットエッチングまたはドライ
エッチングを用いてもよい。上記のフッ酸と過酸化水素
水との混合液を用いたウェットエッチングによれば、下
部電極材料にPt等の金属を用いた場合に下部電極材料
2をエッチングすることなくTiSiN膜だけを等方的
にエッチングできる。
【0067】また、本実施の形態は実施の形態2にかか
るエッチング方法にも適用することが可能で、同様の手
法によってTiSiN膜1aおよびTiSi膜1bの積
層膜のパターンサイズを細くすることができる。例えば
上記と同様、フッ酸と過酸化水素水との混合液を用いた
ウェットエッチングを用いれば、0.01〜0.05μ
mオーダーで細線化させる場合、TiSiN膜1aおよ
びTiSi膜1bをともにほぼ同じエッチングレートで
エッチングすることが可能である。
【0068】本実施の形態にかかるエッチング方法を用
いれば、ハードマスクとしてのTiSiN膜1aまたは
TiSiN膜1aおよびTiSi膜1bの積層膜を細く
することができるので、被エッチング膜をさらに細くパ
ターニングできる。
【0069】
【発明の効果】この発明のうち請求項1にかかるエッチ
ング方法を用いれば、被エッチング膜が金属である場合
に、第1のTiSiN膜が、被エッチング膜への密着性
に優れ、かつ被エッチング膜とのエッチング選択比の高
いエッチングマスクとして機能する。さらに、従来のS
iO2/TiN積層膜の場合と異なり、第1のTiSi
N膜の形成および除去の工程が複雑ではない。
【0070】この発明のうち請求項2にかかるエッチン
グ方法を用いれば、エッチングマスクとしての第1のT
iSiN膜を細くすることができるので、被エッチング
膜をさらに細くパターニングできる。
【0071】この発明のうち請求項3にかかるエッチン
グ方法を用いれば、請求項1にかかるエッチング方法の
有する効果に加え、被エッチング膜が金属である場合
に、TiSi膜が被エッチング膜とのエッチング選択比
のさらに高いエッチングマスクとして機能する。
【0072】この発明のうち請求項4にかかるエッチン
グ方法を用いれば、マスクとしての第1のTiSiN膜
およびTiSi膜を細くすることができるので、被エッ
チング膜をさらに細くパターニングできる。
【0073】この発明のうち請求項5にかかるエッチン
グ方法を用いれば、第2のTiSiN膜が被エッチング
膜のバリアメタルとして機能する。また、第1および第
2のTiSiN膜の形成および除去の工程において、プ
ロセスを迅速に進めることができる。
【0074】この発明のうち請求項6にかかるエッチン
グマスクを用いれば、被エッチング膜に金属を採用した
場合に、被エッチング膜への密着性に優れ、かつ被エッ
チング膜とのエッチング選択比が高い。
【0075】この発明のうち請求項7にかかるエッチン
グマスクを用いれば、被エッチング膜に金属を採用した
場合に、第1層については被エッチング膜への密着性に
優れ、第2層については第1層よりも被エッチング膜と
のエッチング選択比が高い。
【図面の簡単な説明】
【図1】 実施の形態1のエッチング方法の各段階を示
す断面図である。
【図2】 実施の形態1のエッチング方法の各段階を示
す断面図である。
【図3】 実施の形態1のエッチング方法の各段階を示
す断面図である。
【図4】 実施の形態1のエッチング方法の各段階を示
す断面図である。
【図5】 実施の形態1のエッチング方法の各段階を示
す断面図である。
【図6】 実施の形態2のエッチング方法の各段階を示
す断面図である。
【図7】 実施の形態2のエッチング方法の各段階を示
す断面図である。
【図8】 実施の形態2のエッチング方法の各段階を示
す断面図である。
【図9】 実施の形態2のエッチング方法の各段階を示
す断面図である。
【図10】 実施の形態3のエッチング方法の各段階を
示す断面図である。
【図11】 実施の形態3のエッチング方法の各段階を
示す断面図である。
【図12】 DRAMの構造を示す断面図である。
【図13】 フォトレジストをエッチングマスクとして
用いた従来のエッチング方法の各段階を示す断面図であ
る。
【図14】 フォトレジストをエッチングマスクとして
用いた従来のエッチング方法の各段階を示す断面図であ
る。
【図15】 フォトレジストをエッチングマスクとして
用いた従来のエッチング方法の各段階を示す断面図であ
る。
【図16】 フォトレジストをエッチングマスクとして
用いた従来のエッチング方法の各段階を示す断面図であ
る。
【図17】 フォトレジストをエッチングマスクとして
用いた従来のエッチング方法の各段階を示す断面図であ
る。
【図18】 フォトレジストをエッチングマスクとして
用いた従来のエッチング方法の各段階を示す断面図であ
る。
【図19】 フォトレジストをエッチングマスクとして
用いた従来のエッチング方法の各段階を示す断面図であ
る。
【図20】 ハードマスクをエッチングマスクとして用
いたエッチング方法の各段階を示す断面図である。
【図21】 ハードマスクをエッチングマスクとして用
いたエッチング方法の各段階を示す断面図である。
【図22】 ハードマスクをエッチングマスクとして用
いたエッチング方法の各段階を示す断面図である。
【図23】 ハードマスクをエッチングマスクとして用
いたエッチング方法の各段階を示す断面図である。
【図24】 ハードマスクをエッチングマスクとして用
いたエッチング方法の各段階を示す断面図である。
【図25】 従来用いられていたSiO2膜からなるハ
ードマスクを示す断面図である。
【図26】 従来用いられていたTiN膜からなるハー
ドマスクを示す断面図である。
【図27】 従来用いられていたSiO2/TiN積層
膜からなるハードマスクを示す断面図である。
【符号の説明】
1 ハードマスク、1a TiSiN膜、1b TiS
i膜、2 下部電極、3 バリアメタル層。

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 基板を準備する第1工程と、 前記基板上に被エッチング膜を形成する第2工程と、 第1のTiSiN膜を前記被エッチング膜の表面に形成
    する第3工程と、 前記第1のTiSiN膜をフォトリソグラフィ技術によ
    りパターニングする第4工程と、 パターニングされた前記第1のTiSiN膜をエッチン
    グマスクとして前記被エッチング膜にエッチングを施す
    第5工程とを備えるエッチング方法。
  2. 【請求項2】 前記第4工程の後、前記第5工程に先立
    って、前記第1のTiSiN膜に等方性エッチングを施
    す第6工程をさらに備える請求項1記載のエッチング方
    法。
  3. 【請求項3】 前記第4工程に先立って、前記第1のT
    iSiN膜の表面にTiSi膜を形成する第6工程をさ
    らに備え、 前記第4工程において、前記第1のTiSiN膜と前記
    TiSi膜とをフォトリソグラフィ技術により同形にパ
    ターニングする、請求項1記載のエッチング方法。
  4. 【請求項4】 前記第4工程の後、前記第5工程に先立
    って、前記第1のTiSiN膜および前記TiSi膜に
    等方性エッチングを施す第7工程をさらに備える請求項
    3記載のエッチング方法。
  5. 【請求項5】 前記基板上に第2のTiSiN膜を形成
    する第8工程を前記第2工程に先立ってさらに備える、
    請求項1乃至4のいずれかに記載のエッチング方法。
  6. 【請求項6】 TiSiN膜からなることを特徴とする
    エッチングマスク。
  7. 【請求項7】 TiSiN膜からなる第1層と、 前記第1層の上面に形成された、TiSi膜からなる第
    2層とを備えるエッチングマスク。
JP11233579A 1999-08-20 1999-08-20 エッチング方法およびエッチングマスク Pending JP2001060672A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP11233579A JP2001060672A (ja) 1999-08-20 1999-08-20 エッチング方法およびエッチングマスク
US09/495,306 US6458284B1 (en) 1999-08-20 2000-02-01 Method of etching and etch mask
KR1020000022761A KR100332517B1 (ko) 1999-08-20 2000-04-28 에칭 방법 및 에칭 마스크

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11233579A JP2001060672A (ja) 1999-08-20 1999-08-20 エッチング方法およびエッチングマスク

Publications (1)

Publication Number Publication Date
JP2001060672A true JP2001060672A (ja) 2001-03-06

Family

ID=16957291

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11233579A Pending JP2001060672A (ja) 1999-08-20 1999-08-20 エッチング方法およびエッチングマスク

Country Status (3)

Country Link
US (1) US6458284B1 (ja)
JP (1) JP2001060672A (ja)
KR (1) KR100332517B1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214544A (ja) * 2003-01-08 2004-07-29 Fujitsu Ltd 半導体装置の製造方法
JP2007067403A (ja) * 2005-08-30 2007-03-15 Ovonyx Inc 相変化メモリセルにおける相変化層の成形方法
JP2007335897A (ja) * 2007-08-29 2007-12-27 Fujitsu Ltd 半導体装置の製造方法
JP2020088183A (ja) * 2018-11-27 2020-06-04 京セラ株式会社 配線基板及び電子装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624086B1 (en) * 1999-09-15 2003-09-23 Texas Instruments Incorporated Effective solution and process to wet-etch metal-alloy films in semiconductor processing
JP4083397B2 (ja) * 2001-06-18 2008-04-30 株式会社ルネサステクノロジ 半導体集積回路装置
KR100455723B1 (ko) * 2001-09-13 2004-11-12 주식회사 하이닉스반도체 비트라인 형성방법
US6682996B1 (en) * 2002-06-28 2004-01-27 Cypress Semiconductor Corp. Method for forming a semiconductor structure using a disposable hardmask
ES2531163T3 (es) * 2002-10-11 2015-03-11 Enthone Procedimiento y electrolito para la deposición galvánica de bronces
KR100476936B1 (ko) * 2002-10-30 2005-03-17 삼성전자주식회사 엠아이엠 구조의 커패시터를 갖는 반도체소자 및 그형성방법
KR100560803B1 (ko) * 2004-02-04 2006-03-13 삼성전자주식회사 캐패시터를 갖는 반도체 소자 및 그 제조방법
JP5293010B2 (ja) * 2008-09-02 2013-09-18 大日本印刷株式会社 力学量センサおよび積層体の製造方法
US8613863B2 (en) * 2011-11-29 2013-12-24 Intermolecular, Inc. Methods for selective etching of a multi-layer substrate

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6053020A (ja) 1983-09-02 1985-03-26 Mitsubishi Electric Corp 半導体装置の製造方法
JP3294041B2 (ja) * 1994-02-21 2002-06-17 株式会社東芝 半導体装置
US5468342A (en) * 1994-04-28 1995-11-21 Cypress Semiconductor Corp. Method of etching an oxide layer
US5554488A (en) * 1994-07-28 1996-09-10 Northern Telecom Limited Semiconductor device structure and method of formation thereof
JP3131595B2 (ja) 1997-09-22 2001-02-05 科学技術庁金属材料技術研究所長 反応性イオンエッチング用のマスク
US6077780A (en) * 1997-12-03 2000-06-20 Advanced Micro Devices, Inc. Method for filling high aspect ratio openings of an integrated circuit to minimize electromigration failure
KR100285066B1 (ko) * 1997-12-06 2001-04-02 윤종용 고유전체 물질을 갖는 커패시터의 형성방법
US6140226A (en) * 1998-01-16 2000-10-31 International Business Machines Corporation Dual damascene processing for semiconductor chip interconnects

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214544A (ja) * 2003-01-08 2004-07-29 Fujitsu Ltd 半導体装置の製造方法
JP2007067403A (ja) * 2005-08-30 2007-03-15 Ovonyx Inc 相変化メモリセルにおける相変化層の成形方法
JP2007335897A (ja) * 2007-08-29 2007-12-27 Fujitsu Ltd 半導体装置の製造方法
JP4515492B2 (ja) * 2007-08-29 2010-07-28 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2020088183A (ja) * 2018-11-27 2020-06-04 京セラ株式会社 配線基板及び電子装置
JP7136672B2 (ja) 2018-11-27 2022-09-13 京セラ株式会社 配線基板及び電子装置

Also Published As

Publication number Publication date
KR20010020792A (ko) 2001-03-15
US6458284B1 (en) 2002-10-01
KR100332517B1 (ko) 2002-04-15

Similar Documents

Publication Publication Date Title
JP3495955B2 (ja) 半導体メモリ装置及びその製造方法
JP2006216854A (ja) 半導体装置の製造方法
KR100332517B1 (ko) 에칭 방법 및 에칭 마스크
JP2002353443A (ja) 半導体装置の製造方法
JPH08321544A (ja) 配線形成法
JP4562482B2 (ja) 強誘電体キャパシタ構造およびその作製方法
US6136691A (en) In situ plasma clean for tungsten etching back
JP2004023078A (ja) 半導体装置の製造方法
JP2001036024A (ja) 容量及びその製造方法
US7557045B2 (en) Manufacture of semiconductor device with good contact holes
JP2003224207A (ja) 半導体装置およびその製造方法
JP3543504B2 (ja) 半導体装置の製造方法
KR100190055B1 (ko) 반도체 장치의 백금전극 제조방법
JPH10150024A (ja) 積層配線の形成方法
JP2000183287A (ja) 誘電体薄膜のエッチング方法及び半導体装置
JPH06267907A (ja) ドライエッチング方法
JP4211235B2 (ja) コンタクトホール形成方法
JPH11288923A (ja) トレンチの形成方法およびそれを用いる半導体装置の製造方法
JPH11330045A (ja) 酸化膜及びシリコン層の積層膜のエッチング方法
JP3567635B2 (ja) コンタクト形成方法
JP4718193B2 (ja) 半導体装置の製造方法
JP2003023075A (ja) 半導体装置の製造方法
JPH09321141A (ja) 半導体装置の製造方法
JP2005123392A (ja) 強誘電体キャパシタの製造方法
JPH0997835A (ja) 接続孔の製造方法