KR101110802B1 - 반도체장치의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims description 61
- 230000008569 process Effects 0.000 title description 14
- 238000004519 manufacturing process Methods 0.000 claims abstract description 101
- 238000000137 annealing Methods 0.000 claims abstract description 63
- 238000011084 recovery Methods 0.000 claims abstract description 46
- 239000003990 capacitor Substances 0.000 claims abstract description 38
- 230000004888 barrier function Effects 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 18
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 9
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 8
- 239000001257 hydrogen Substances 0.000 claims description 8
- 229910052739 hydrogen Inorganic materials 0.000 claims description 8
- 229910044991 metal oxide Inorganic materials 0.000 claims description 8
- 150000004706 metal oxides Chemical class 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 12
- 239000001301 oxygen Substances 0.000 abstract description 12
- 229910052760 oxygen Inorganic materials 0.000 abstract description 12
- 230000015654 memory Effects 0.000 description 106
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 34
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 31
- 229910052710 silicon Inorganic materials 0.000 description 31
- 239000010703 silicon Substances 0.000 description 31
- 229910052751 metal Inorganic materials 0.000 description 30
- 239000002184 metal Substances 0.000 description 30
- 239000010410 layer Substances 0.000 description 28
- 238000012545 processing Methods 0.000 description 28
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 24
- 229910052721 tungsten Inorganic materials 0.000 description 24
- 239000010937 tungsten Substances 0.000 description 24
- 230000010287 polarization Effects 0.000 description 22
- 238000010438 heat treatment Methods 0.000 description 20
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 19
- 230000015572 biosynthetic process Effects 0.000 description 19
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 18
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 17
- 229910000457 iridium oxide Inorganic materials 0.000 description 17
- 229910052697 platinum Inorganic materials 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 14
- 229910001882 dioxygen Inorganic materials 0.000 description 14
- 239000012535 impurity Substances 0.000 description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 12
- 239000012299 nitrogen atmosphere Substances 0.000 description 12
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 10
- 239000010936 titanium Substances 0.000 description 10
- 229910052719 titanium Inorganic materials 0.000 description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 9
- 239000003963 antioxidant agent Substances 0.000 description 7
- 230000003078 antioxidant effect Effects 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 230000028161 membrane depolarization Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 208000005156 Dehydration Diseases 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 230000018044 dehydration Effects 0.000 description 4
- 238000006297 dehydration reaction Methods 0.000 description 4
- 229910001873 dinitrogen Inorganic materials 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 229910052741 iridium Inorganic materials 0.000 description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 3
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 3
- 239000000395 magnesium oxide Substances 0.000 description 3
- YVRGRDDGRSFXCH-UHFFFAOYSA-N magnesium;dioxido(oxo)titanium Chemical compound [Mg+2].[O-][Ti]([O-])=O YVRGRDDGRSFXCH-UHFFFAOYSA-N 0.000 description 3
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 3
- 229910001928 zirconium oxide Inorganic materials 0.000 description 3
- 229910016570 AlCu Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 206010021143 Hypoxia Diseases 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- UYDPQDSKEDUNKV-UHFFFAOYSA-N phosphanylidynetungsten Chemical compound [W]#P UYDPQDSKEDUNKV-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
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Abstract
본 발명에 따른 반도체장치의 제조방법에서는, 강유전체 커패시터를 덮는 제 1 절연막을 형성하고, 상기 제 1 절연막에 상기 강유전체 커패시터의 전극에 도달하는 비교적 지름이 큰 제 1 개구부를 형성한 다음 상기 강유전체 커패시터의 회복 어닐링을 행함으로써, 회복 어닐링의 때의 산소 경로를 확보하고, 제조상의 문제점을 발생시키지 않아 충분한 회복 어닐링을 실행할 수 있다.
반도체장치, 강유전체 커패시터, 회복 어닐링
Description
본 발명은 강유전체 메모리에 호적한 반도체장치의 제조방법에 관한 것이다.
최근, 강유전체의 분극반전을 이용해서 정보를 강유전체 커패시터에 유지하는 강유전체 메모리(FeRAM)의 개발이 진척되고 있다. 강유전체 메모리는 전원을 꺼도 유지된 정보가 소실하지 않는 불휘발성 메모리로서 고집적도, 고속 구동, 고내구성 및 저소비전력을 실현한다.
강유전체 커패시터를 구성하는 강유전체막의 재료로서는, 잔류분극량이 큰 PZT(Pb(Zr, Ti)O3), SBT(SrBi2Ta2O9) 등의 페로브스카이트(perovskite) 결정구조를 갖는 강유전체산화물이 주로 사용되었다. PZT의 잔류분극량은 10～30μC/cm2 정도이다. 그러나, 강유전체막의 특성은 실리콘산화막 등의 물과의 친화성이 높은 층간 절연막을 통해 외부로부터 침입한 수분에 의해 열화하기 쉽다. 즉, 층간 절연막 또는 금속배선의 형성시 등의 고온 프로세스 때에 수분이 수소 및 산소로 분해되고, 이 수소가 강유전체막 내로 침입하여 강유전체막을 구성하는 산소와 반응하여 강유전체막에 산소 부족(oxygen deficiency)이 발생한다. 그 결과, 강유전체막의 결정성이 저하하는 것이다.
또한, 강유전체 커패시터를 형성한 후에는 이것을 덮는 층간 절연막을 형성한다. 층간 절연막의 형성에서는 TEOS를 사용한 플라즈마 CVD법, 고밀도 플라즈마법 등이 채용되고 있다. 따라서, 층간 절연막 형성의 때에 강유전체 커패시터가 플라즈마에 노출되고 그 특성이 저하된다. 강유전체 커패시터를 알루미늄산화막 등의 보호막으로 덮은 후에 층간 절연막을 형성하는 기술도 존재하지만, 이 기술에 의해서도 특성을 충분하게 유지하는 것은 곤란하다.
또한, 층간 절연막을 형성한 후에는 강유전체 커패시터의 전극까지 도달하는 개구부를 형성하고, 전극에 연결되는 배선을 형성한다. 개구부의 형성에서는 플라즈마를 사용한 에칭이 행해진다. 따라서, 개구부 형성의 때에도 강유전체 커패시터가 플라즈마에 노출되고 그 특성이 저하된다.
이와 같이, 강유전체 커패시터를 구비한 강유전체 메모리의 제조에는, 이미 형성된 강유전체 커패시터의 특성 저하를 회피할 수 없는 공정이 포함되어 있다. 이 때문에, 종래에는 강유전체 커패시터에 대해 산소를 공급함으로써, 그 특성을 회복시키는 어닐링(annealing)(회복 어닐링)이 행해져 왔다. 이 회복 어닐링에서는 강유전체막까지 산소를 충분히 확산시키는 것이 중요하다.
여기서, 플래너형(planar-type) 강유전체 메모리의 종래 제조방법에 대해 설명한다. 도 8a 내지 도 8l은 플래너형 강유전체 메모리의 종래 제조방법을 공정순으로 나타낸 단면도이다.
먼저, 도 8a에 나타낸 바와 같이 실리콘 등으로 이루어진 반도체기판(101)의 표면에 소자분리 절연막(102)을 형성한다. 다음, 소자분리 절연막(102)에 의해 획 정된 소자영역의 표면에 B(붕소) 이온주입을 행함으로써 P웰(103)을 형성한다. 다음, P웰(103) 위에 게이트 절연막(104) 및 게이트 전극(105)을 형성한다. 그 후, P웰(103)의 표면에 P(인) 이온주입을 행함으로써 얕은 불순물확산층(106)을 형성한다. 계속해서, 게이트 전극(105)의 옆쪽에 측벽 절연막(107)을 형성한다. 다음, P웰(103)의 표면에 As(비소) 이온주입을 행함으로써 깊은 불순물확산층(108)을 형성한다. 이에 따라, 트랜지스터(Tr)를 형성한다. 또한, 1개의 트랜지스터(Tr)에는 2개의 불순물확산층(108)이 포함되어 있지만, 그 중의 한쪽은 다른 트랜지스터(Tr)와 공유되어 있다. 공유되어 있는 불순물확산층(108)이 드레인을 구성하고, 공유되어 있지 않은 불순물확산층(108)이 소스를 구성한다.
다음, 도 8b에 나타낸 바와 같이 트랜지스터(Tr)를 덮는 실리콘산질화막(111)을 형성하고, 그 위에 TEOS를 사용하여 NSG막(112)을 형성한다. 다음, NSG막(112)의 표면을 평탄화한다.
그 후, 도 8c에 나타낸 바와 같이 NSG막(112) 위에 TEOS를 사용하여 NSG막(116)을 형성하고, 그 탈수처리를 행한다. 다음, NSG막(116) 위에 알루미늄산화막(117)을 형성하고, 열처리(RTA)를 행한다.
다음으로, 도 8d에 나타낸 바와 같이 알루미늄산화막(117) 위에 백금막(118), PZT막(119) 및 이리듐산화막(120)을 순차적으로 형성한다. 한편, PZT막(119)의 형성과 이리듐산화막(120)의 형성 사이에 열처리(RTA)를 행한다. 또한, 이리듐산화막(120)은 2층 구조로 하고, 하측의 층을 형성한 후에도 열처리(RTA)를 행한다.
그 후, 도 8e에 나타낸 바와 같이 이리듐산화막(120)을 패터닝하고 회복 어닐링을 행한다. 계속해서, PZT막(119)을 패터닝하고 회복 어닐링을 행한다. 다음, 전체 면에 알루미늄산화막(121)을 형성하고 회복 어닐링을 행한다.
다음으로, 도 8f에 나타낸 바와 같이 알루미늄산화막(121) 및 백금막(118)을 패터닝한다. 이에 따라, 강유전체 커패시터(C)를 형성한다. 그 후, 회복 어닐링을 행한다. 또한, 전체 면에 알루미늄산화막(122)을 형성하고 회복 어닐링을 행한다. 계속해서, 알루미늄산화막(122) 위에 TEOS를 사용하여 NSG막(123)을 형성하고, 그 표면을 평탄화한다.
다음, 질소분위기 중에서 플라즈마 어닐링을 행함으로써 NSG막(123)의 표면을 질화한다. 다음으로, 도 8g에 나타낸 바와 같이 NSG막(123) 위, 소정의 위치에 개구부를 갖는 레지스트 패턴(191)을 형성한다. 그리고, 레지스트 패턴(191)을 마스크로하여 NSG막(123) 등의 에칭을 행함으로써, 소스까지 도달하는 콘택트홀(113s) 및 드레인까지 도달하는 콘택트홀(113d)을 형성한다.
계속해서, 도 8h에 나타낸 바와 같이 레지스트 패턴(191)을 제거한다. 다음, 전체 면에 배리어 메탈막(미도시)을 형성하고, 그 위에 텅스텐막(미도시)을 형성한다. 그리고, 텅스텐막 및 배리어 메탈막을 NSG막(123)이 노출될 때까지 연마한다. 그 결과, 콘택트홀(113s) 내에 콘택트플러그(114s)가 형성되고, 콘택트홀(113d) 내에 콘택트플러그(114d)가 형성된다. 다음으로, 질소분위기 중에서 플라즈마 어닐링을 행함으로써, NSG막(123)의 표면을 질화한다. 그 후, NSG막(123) 위에 실리콘산질화막(115)을 형성한다.
다음으로, 도 8i에 나타낸 바와 같이 실리콘산질화막(115) 위, 소정의 위치에 개구부를 갖는 레지스트 패턴(192)을 형성한다. 그리고, 레지스트 패턴(192)을 마스크로 하여 실리콘산질화막(115) 등의 에칭을 행함으로써, 상부전극(이리듐산화막(120))까지 도달하는 콘택트홀(127t) 및 하부전극(백금막(118))까지 도달하는 콘택트홀(127b)을 형성한다.
그 후, 도 8j에 나타낸 바와 같이 레지스트 패턴(192)을 제거하고 회복 어닐링을 행한다.
계속해서, 도 8k에 나타낸 바와 같이 에치백에 의해 실리콘산질화막(115)을 제거한다.
다음으로, 도 8l에 나타낸 바와 같이 콘택트플러그(114s, 114d), 상부전극(이리듐산화막(120)) 및 하부전극(백금막(118))에 접하는 배선(130)을 형성한다. 그 후, 질소분위기 중에서의 열처리를 행한다. 계속해서, 전체 면에 알루미늄산화막(131)을 형성한다. 그 후, 상층의 배선 등을 형성한다.
다음, 스택형(stack-type) 강유전체 메모리의 종래의 제조방법에 대해 설명한다. 도 9a 내지 도 9l은 스택형 강유전체 메모리의 종래의 제조방법을 공정순으로 나타낸 단면도이다.
먼저, 플래너형 강유전체 메모리를 제조할 경우와 동일한 방법으로, 도 9a에 나타낸 바와 같이 NSG막(112)의 평탄화까지의 처리를 행한다. 다음, NSG막(112)의 탈수처리를 행한다.
다음으로, 도 9b에 나타낸 바와 같이 NSG막(112) 위, 소정의 위치에 개구부 를 갖는 레지스트 패턴(196)을 형성한다. 그리고, 레지스트 패턴(196)을 마스크로 하여 NSG막(112) 등의 에칭을 행함으로써, 소스까지 도달하는 콘택트홀(151s) 및 드레인까지 도달하는 콘택트홀(151d)을 형성한다.
계속해서, 도 9c에 나타낸 바와 같이 레지스트 패턴(196)을 제거한다. 다음, 전체 면에 배리어 메탈막(미도시)을 형성하고, 그 위에 텅스텐막(미도시)을 형성한다. 그리고, 텅스텐막 및 배리어 메탈막을 NSG막(112)이 노출될 때까지 연마한다. 그 결과, 콘택트홀(151s) 내에 콘택트플러그(152s)가 형성되고, 콘택트홀(151d) 내에 콘택트플러그(152d)가 형성된다. 다음으로, 질소분위기 중에서 플라즈마 어닐링을 행함으로써, NSG막(112)의 표면을 질화한다.
다음, 도 9d에 나타낸 바와 같이 NSG막(112) 위에 실리콘산질화막(153) 및 NSG막(154)을 순차적으로 형성한다.
다음으로, 도 9e에 나타낸 바와 같이 NSG막(154) 위, 소정의 위치에 개구부를 갖는 레지스트 패턴(195)을 형성한다. 그리고, 레지스트 패턴(195)을 마스크로 하여 NSG막(154) 등의 에칭을 행함으로써, 콘택트플러그(152d)까지 도달하는 콘택트홀(156d)을 형성한다.
그 후, 도 9f에 나타낸 바와 같이 레지스트 패턴(195)을 제거한다.
계속해서, 전체 면에 배리어 메탈막(미도시)을 형성하고, 그 위에 텅스텐막 (미도시)을 형성한다. 그리고, 텅스텐막 및 배리어 메탈막을 NSG막(154)이 노출될 때까지 연마한다. 그 결과, 도 9g에 나타낸 바와 같이 콘택트홀(156d) 내에 콘택트플러그(157d)가 형성된다. 다음으로, 질소분위기 중에서 플라즈마 어닐링을 행함으 로써, NSG막(154)의 표면을 질화한다.
다음으로, 도 9h에 나타낸 바와 같이 NSG막(154) 위에 하부전극막(158), PZT막(159) 및 상부전극막(160)을 순차적으로 형성한다. 하부전극막(158)의 형성에서는 티탄막, 티탄 알루미늄 질화막 및 이리듐막을 순차적으로 형성한다. 또한, 상부전극막(160)의 형성에서는 이리듐산화막을 형성한 후 열처리(RTA)를 행하고, 두 번째 이리듐산화막을 형성하고 그 후에도 열처리(RTA)를 행한다.
그 후, 도 9i에 나타낸 바와 같이 상부전극막(160) 위에 백금막(161), 티탄질화막(162) 및 NSG막(163)을 순차적으로 형성한다.
계속해서, 도 9j에 나타낸 바와 같이 NSG막(163) 위에, 강유전체 커패시터를 형성하려고 하는 영역을 덮는 레지스트 패턴(197)을 형성한다.
다음, 도 9k에 나타낸 바와 같이 레지스트 패턴(197)을 마스크로 하여 NSG막(163)의 패터닝을 행한다.
다음으로, 도 9l에 나타낸 바와 같이 레지스트 패턴(197) 및 NSG막(163)을 마스크로 하여 티탄질화막(162)의 패터닝을 행한다. 이 패터닝 도중에 레지스트 패턴(197)은 소실된다.
그 후, 도 9m에 나타낸 바와 같이 NSG막(163) 및 티탄질화막(162)을 마스크로 하여 백금막(161), 상부전극막(160), PZT막(159) 및 하부전극막(158)을 일괄하여 패터닝한다. 이에 따라, 강유전체 커패시터(C)를 형성한다.
계속해서, 도 9n에 나타낸 바와 같이 하드 마스크(hard mask)로서 사용한 NSG막(163) 및 티탄질화막(162)을 제거하고 회복 어닐링을 행한다.
다음, 도 9o에 나타낸 바와 같이 전체 면에 알루미늄산화막(164)을 형성한다. 한편, 알루미늄산화막(164)은 2층 구조로 하고, 하측의 층을 형성한 후에 열처리(RTA)를 행한다.
다음으로, 도 9p에 나타낸 바와 같이 고밀도 플라즈마 CVD법에 의해 전체 면에 실리콘산화막(165)을 형성하고, 그 표면을 평탄화한다. 그 후, 실리콘산화막(165) 위, 소정의 위치에 개구부를 갖는 레지스트 패턴(198)을 형성한다. 그리고, 레지스트 패턴(198)을 마스크로 하여 실리콘산화막(165) 등의 에칭을 행함으로써, 콘택트플러그(152s)까지 도달하는 콘택트홀(166s)을 형성한다.
계속해서, 도 9q에 나타낸 바와 같이 레지스트 패턴(198)을 제거한다. 다음, 전체 면에 배리어 메탈막(미도시)을 형성하고, 그 위에 텅스텐막 (미도시)을 형성한다. 그리고, 텅스텐막 및 배리어 메탈막을 실리콘산화막(165)이 노출될 때까지 연마한다. 그 결과, 콘택트홀(166s) 내에 콘택트플러그(167s)가 형성된다.
다음으로, 도 9r에 나타낸 바와 같이 실리콘산화막(165) 위에 실리콘산질화막(168)을 형성한다.
그 후, 도 9s에 나타낸 바와 같이 실리콘산질화막(168) 위, 소정의 위치에 개구부를 갖는 레지스트 패턴(199)을 형성한다. 그리고, 레지스트 패턴(199)을 마스크로 하여 실리콘산질화막(168) 등의 에칭을 행함으로써, 백금막(161)까지 도달하는 콘택트홀(169t)을 형성한다.
계속해서, 도 9t에 나타낸 바와 같이 레지스트 패턴(199)을 제거하고 회복 어닐링을 행한다. 그 후, 에치백에 의해 실리콘산질화막(168)을 제거한다.
다음, 도 9u에 나타낸 바와 같이 전체 면에 배리어 메탈막(미도시)을 형성하고, 그 위에 텅스텐막(미도시)을 형성한다. 그리고, 텅스텐막 및 배리어 메탈막을 실리콘산화막(165)이 노출될 때까지 연마한다. 그 결과, 콘택트홀(169t) 내에 콘택트플러그(170t)가 형성된다.
다음으로, 도 9v에 나타낸 바와 같이 콘택트플러그(167s, 170t)에 접하는 배선(171)을 형성한다. 그 후, 질소분위기 중에서의 열처리를 행한다. 계속해서, 전체 면에 알루미늄산화막(172)을 형성한다. 그 후, 상층의 배선 등을 형성한다.
그러나, 이들 종래의 방법에서는 강유전체 커패시터의 회복 어닐링을 충분히 행할 수 없는 경우가 있다. 이것은, 상부전극까지 도달하는 콘택트홀이 작고, 산소 공급이 충분하지 않기 때문이다. 콘택트홀을 크게 하면 산소 공급량을 많게 하는 것은 가능하지만, 이 경우에는, 이웃하는 콘택트홀끼리의 거리가 좁아진다. 이 때문에, 그 위에 형성하는 배선에 위치 어긋남(positional displacement)이 발생했을 때에 단락 등의 불량이 발생하기 쉽다. 또한, 도 8l에 나타낸 바와 같이 배선(130)을 콘택트홀(127t, 127b) 내에도 형성하는 방법에서 위치 어긋남이 발생하면, 이리듐산화막(120) 및 백금막(118)이 에칭되는 경우도 있다. 이와 같이, 단지 콘택트홀을 크게 하는 것으로서는, 배선을 형성할 때의 위치 어긋남 마진(margin)이 작아진다.
또한, 특허문헌 1 및 2에는 콘택트홀을 크게 하는 것이 기재되어 있지만, 상술한 바와 같은 위치 어긋남 마진의 저하라고 하는 문제가 남아있다.
특허문헌 1: 일본국 등록특허공보 제331334호
특허문헌 2: 일본국 공개특허공보 제2001-358309호
본 발명은, 제조상의 문제점을 발생시키지 않고 충분한 회복 어닐링을 실행할 수 있는 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체장치의 제조방법에서는, 반도체기판의 상측에 강유전체 커패시터를 형성하고, 그 후에 상기 강유전체 커패시터를 덮는 제 1 절연막을 형성한다. 다음, 상기 제 1 절연막에 상기 강유전체 커패시터의 전극까지 도달하는 제 1 개구부를 형성한다. 다음으로, 상기 강유전체 커패시터의 회복 어닐링을 행한다. 계속해서, 상기 제 1 개구부 내에 도전 플러그를 형성한다. 그 후, 상기 제 1 절연막 및 도전 플러그를 덮는 제 2 절연막을 형성한다. 다음, 상기 제 2 절연막에 상기 제 1 개구부보다 작고, 상기 도전 플러그까지 도달하는 제 2 개구부를 형성한다. 그리고, 상기 제 2 절연막 위에, 상기 제 2 개구부를 통해 상기 도전 플러그에 전기적으로 접속되는 배선을 형성한다.
도 1a는 본 발명의 제 1 실시예에 따른 강유전체 메모리의 제조방법을 나타낸 단면도.
도 1b는 도 1a에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 1c는 도 1b에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 1d는 도 1c에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 1e는 도 1d에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 1f는 도 1e에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 1g는 도 1f에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 1h는 도 1g에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 1i는 도 1h에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 1j는 도 1i에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 1k는 도 1j에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 1l은 도 1k에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 1m은 도 1l에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 1n은 도 1m에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 1o는 도 1n에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 2a는 본 발명의 제 1 실시예에 따른 강유전체 메모리의 제조방법을 나타낸 평면도.
도 2b는 도 2a에 이어서, 강유전체 메모리의 제조방법을 나타낸 평면도.
도 2c는 도 2b에 이어서, 강유전체 메모리의 제조방법을 나타낸 평면도.
도 2d는 도 2c에 이어서, 강유전체 메모리의 제조방법을 나타낸 평면도.
도 2e는 도 2d에 이어서, 강유전체 메모리의 제조방법을 나타낸 평면도.
도 2f는 도 2e에 이어서, 강유전체 메모리의 제조방법을 나타낸 평면도.
도 3a는 본 발명의 제 2 실시예에 따른 강유전체 메모리의 제조방법을 나타낸 단면도.
도 3b는 도 3a에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 4a는 제 1 실시예의 변형예를 나타낸 단면도.
도 4b는 제 2 실시예의 변형예를 나타낸 단면도.
도 5a는 본 발명의 제 3 실시예에 따른 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5b는 도 5a에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5c는 도 5b에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5d는 도 5c에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5e는 도 5d에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5f는 도 5e에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5g는 도 5f에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5h는 도 5g에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5i는 도 5h에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5j는 도 5i에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5k는 도 5j에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5l은 도 5k에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5m은 도 5l에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5n은 도 5m에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5o는 도 5n에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5p는 도 5o에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5q는 도 5p에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5r는 도 5q에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5s는 도 5r에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5t는 도 5s에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5u는 도 5t에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5v는 도 5u에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5w는 도 5v에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 5x는 도 5w에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 6a는 본 발명의 제 4 실시예에 따른 강유전체 메모리의 제조방법을 나타낸 단면도.
도 6b는 도 6a에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 7은 제 3 실시예의 변형예를 나타낸 단면도.
도 8a는 종래의 플래너형 강유전체 메모리의 제조방법을 나타낸 단면도.
도 8b는 도 8a에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 8c는 도 8b에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 8d는 도 8c에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 8e는 도 8d에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 8f는 도 8e에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 8g는 도 8f에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 8h는 도 8g에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 8i는 도 8h에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 8j는 도 8i에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 8k는 도 8j에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 8l은 도 8k에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9a는 종래의 스택형 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9b는 도 9a에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9c는 도 9b에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9d는 도 9c에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9e는 도 9d에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9f는 도 9e에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9g는 도 9f에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9h는 도 9g에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9i는 도 9h에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9j는 도 9i에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9k는 도 9j에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9l은 도 9k에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9m은 도 9l에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9n은 도 9m에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9o는 도 9n에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9p는 도 9o에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9q는 도 9p에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9r은 도 9q에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9s는 도 9r에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9t는 도 9s에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9u는 도 9t에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 9v는 도 9u에 이어서, 강유전체 메모리의 제조방법을 나타낸 단면도.
도 10은 잔류분극량을 나타낸 그래프.
도 11은 평균 잔류분극량을 나타낸 그래프.
도 12는 잔류분극량의 편차(3σ)를 나타낸 그래프.
도 13은 잔류분극량의 열감극율(thermal depolarization rate)을 나타낸 그래프.
이하, 본 발명의 실시예에 대해서 첨부의 도면을 참조하여 구체적으로 설명한다. 이들 실시예에서는 강유전체 메모리셀부, 논리회로부, 주변회로부 및 패드부를 구비한 강유전체 메모리를 제조한다. 한편, 이하의 설명에서는 주로 강유전체 메모리셀부에 대해 설명한다.
(제 1 실시예)
먼저, 본 발명의 제 1 실시예에 대해 설명한다. 도 1a 내지 도 1o는 본 발명의 제 1 실시예에 따른 강유전체 메모리(반도체장치)의 제조방법을 공정순으로 나타낸 단면도이다.
제 1 실시예에서는 먼저, 도 1a에 나타낸 바와 같이 실리콘 등으로 이루어진 반도체기판(1)의 표면에 소자분리 절연막(2)을 형성한다. 소자분리 절연막(2)은, 예를 들면 LOCOS(local oxidation of silicon)법 또는 STI(shallow trench isolation)법에 의해 형성한다. 다음, 소자분리 절연막(2)에 의해 획정된 소자영역의 표면에 P형 불순물(예를 들면, 붕소) 이온주입을 행함으로써 P웰(3)을 형성한다. 다음으로, P웰(3) 위에 게이트 절연막(4) 및 게이트 전극(5)을 형성한다. 그 후, P웰(3)의 표면에 N형 불순물(예를 들면, 인) 이온주입을 행함으로써 얕은 불순물확산층(6)을 형성한다. 계속해서, 게이트 전극(5)의 옆쪽에 측벽 절연막(7)을 형성한다. 다음, P웰(3)의 표면에 N형 불순물(예를 들면, 비소) 이온주입을 행함으로써 깊은 불순물확산층(8)을 형성한다. 이에 따라, 트랜지스터(Tr)를 형성한다. 트랜지스터(Tr)의 채널 길이는 특별하게 한정되지 않지만, 예를 들면 360μm이다. 또한, 게이트 절연막(4)은 예를 들면 두께가 6nm～7nm인 실리콘산화막이고, 게이트 전극(5)은 예를 들면 두께가 50nm 정도인 아모르포스(amorphous) 실리콘층 및 그 위에 형성된 두께가 150nm 정도인 텅스텐 실리사이드층으로 구성된다. 또한, 1개의 트랜지스터(Tr)에는 2개의 불순물확산층(8)이 포함되어 있지만, 그 중의 한쪽은 다른 트랜지스터(Tr)와 공유되어 있다. 공유되어 있는 불순물확산층(8)이 드레인을 구성하고, 공유되어 있지 않은 불순물확산층(8)이 소스를 구성한다.
다음, 도 1b에 나타낸 바와 같이 트랜지스터(Tr)를 덮는 실리콘산질화막(11)을 플라즈마 CVD법 등에 의해 형성하고, 그 위에 TEOS를 사용한 플라즈마 CVD법 등에 의해 NSG(nondoped silicate glass)막(12)을 형성한다. 실리콘산질화막(11)의 두께는 200nm 정도로 하고, NSG막(12)의 두께는 600nm 정도로 한다. 다음으로, NSG 막(12)의 표면을 200nm 정도 연마함으로써 평탄화한다.
그 후, 도 1c에 나타낸 바와 같이 NSG막(12) 위에, TEOS를 사용한 플라즈마CVD법 등에 의해 두께가 100nm 정도인 NSG막(16)을 형성하고, 그 탈수처리를 행한다. 탈수처리에서는, 예를 들면 반도체기판(1)의 온도를 650℃로 하고, 처리 시간을 30분간으로 하고, 질소 가스의 공급량을 2l(liter)/분으로 한다. 다음, NSG막(16) 위에 PVD법 등에 의해 두께가 20nm 정도인 알루미늄산화막(17)을 형성하고 열처리를 행한다. 열처리에서는, 예를 들면 반도체기판(1)의 온도를 650℃로 하고, 처리 시간을 60초간으로 하고, 산소 가스의 공급량을 2l(liter)/분으로 하는 RTA를 행한다.
다음으로, 도 1d에 나타낸 바와 같이 알루미늄산화막(17) 위에 PVD법 등에 의해 백금막(18), PZT막(19) 및 이리듐산화막(20)을 순차적으로 형성한다. 예를 들면, 백금막(18)의 두께는 155nm로 하고, PZT막(19)의 두께는 150nm～200nm 정도로 하고, 이리듐산화막(20)의 두께는 250nm로 한다. 한편, PZT막(19)의 형성과 이리듐산화막(20)의 형성 사이에 열처리를 행한다. 이 열처리에서는, 반도체기판(1)의 온도를 563℃로 하고, 처리 시간을 90초간으로 하고, 산소 가스의 공급량을 0.055l(liter)/분으로 하고, 아르곤 가스의 공급량을 1.95l(liter)/분으로 하는 RTA를 행한다. 또한, 이리듐산화막(20)은 2층 구조로 하고, 하측의 층(두께: 50nm)을 형성한 후에도 열처리를 행한다. 이 열처리에서는 반도체기판(1)의 온도를 708℃로 하고, 처리 시간을 20초간으로 하고, 산소 가스의 공급량을 0.02l(liter)/분으로 하고, 아르곤 가스의 공급량을 2.00l(liter)/분으로 하는 RTA를 행한다.
그 후, 도 1e에 나타낸 바와 같이 이리듐산화막(20)을 패터닝하고 회복 어닐링을 행한다. 이 회복 어닐링에서는, 예를 들면 종형로(vertical furnace)를 사용하여 반도체기판(1)의 온도를 650℃로 하고, 처리 시간을 60분간으로 하고, 산소 가스의 공급량을 20l(liter)/분으로 한다. 계속해서, PZT막(19)을 패터닝하고 회복 어닐링을 행한다. 이 회복 어닐링에서는, 예를 들면 종형로를 사용하여 반도체기판(1)의 온도를 350℃로 하고, 처리 시간을 60분간으로 하고, 산소 가스의 공급량을 20l(liter)/분으로 한다. 다음, 전체 면에 PVD법 등에 의해 두께가 50nm 정도인 알루미늄산화막(21)을 형성하고 회복 어닐링을 행한다. 이 회복 어닐링에서는, 예를 들면 종형로를 사용하여 반도체기판(1)의 온도를 550℃로 하고, 처리 시간을 60분간으로 하고, 산소 가스의 공급량을 20l(liter)/분으로 한다.
다음으로, 도 1f에 나타낸 바와 같이 알루미늄산화막(21) 및 백금막(18)을 패터닝한다. 이에 따라, 강유전체 커패시터(C)를 형성한다. 그 후, 회복 어닐링을 행한다. 이 회복 어닐링에서는, 예를 들면 종형로를 사용하여 반도체기판(1)의 온도를 650℃로 하고, 처리 시간을 60분간으로 하고, 산소 가스의 공급량을 20l(liter)/분으로 한다. 또한, 전체 면에 PVD법 등에 의해 두께가 20nm 정도인 알루미늄산화막(22)을 형성하고, 회복 어닐링을 행한다. 이 회복 어닐링에서는, 예를 들면 종형로를 사용하여 반도체기판(1)의 온도를 550℃로 하고, 처리 시간을 60분간으로 하고, 산소 가스의 공급량을 20l(liter)/분으로 한다. 계속해서, 알루미늄산화막(22) 위에 TEOS를 사용한 플라즈마 CVD법 등에 의해 두께가 1500nm 정도인 NSG막(23)을 형성하고, 그 표면을 평탄화한다. 본 실시예에서는 알루미늄산화 막(21, 22) 및 NSG막(23)으로 제 1 절연막이 구성되어 있다.
다음, CVD장치 등을 이용하여 질소분위기 중에서 플라즈마 어닐링을 행함으로써, NSG막(23)의 표면을 질화한다. 이 플라즈마 어닐링에서는, 예를 들면 CVD장치 등을 사용하여 반도체기판(1)의 온도를 350℃로 하고, 처리 시간을 2분간으로 해서 N2O 플라즈마를 발생시킨다. 다음으로, 도 1g에 나타낸 바와 같이 NSG막(23) 위, 소정의 위치에 개구부를 갖는 레지스트 패턴(91)을 형성한다. 그리고, 레지스트 패턴(91)을 마스크로 하여 NSG막(23) 등의 에칭을 행함으로써, 소스까지 도달하는 콘택트홀(13s) 및 드레인까지 도달하는 콘택트홀(13d)을 형성한다.
계속해서, 도 1h에 나타낸 바와 같이 레지스트 패턴(91)을 제거한다. 다음, 전체 면에 예를 들면 PVD법에 의해 두께가 70nm 정도인 배리어 메탈막(미도시)을 형성하고, 그 위에 예를 들면 CVD법에 의해 두께가 500nm 정도인 텅스텐막(미도시)을 형성한다. 배리어 메탈막의 형성에서는, 예를 들면 두께가 20nm 정도인 티탄막을 형성한 후, 두께가 50nm 정도인 티탄질화막을 형성한다. 그리고, 텅스텐막 및 배리어 메탈막을 NSG막(23)이 노출될 때까지, 예를 들면 CMP법에 의해 연마한다. 그 결과, 콘택트홀(13s) 내에 콘택트플러그(14s)가 형성되고, 콘택트홀(13d) 내에 콘택트플러그(14d)가 형성된다. 다음으로, 질소분위기 중에서 플라즈마 어닐링을 행함으로써, NSG막(23)의 표면을 질화한다. 이 플라즈마 어닐링에서는, 예를 들면 CVD장치 등을 사용하여 반도체기판(1)의 온도를 350℃로 하고, 처리 시간을 2분간으로 해서 N2O 플라즈마를 발생시킨다. 그 후, 플라즈마 CVD법 등에 의해 두께가 100nm 정도인 실리콘산질화막(15)을 형성한다. 또한, 실리콘산질화막(15)의 두께는 50nm～200nm 정도인 것이 바람직하다. 실리콘산질화막(15)이 지나치게 두터우면 그 후의 가공이 곤란해질 경우가 있고, 지나치게 엷으면 수분 투과를 방해하는 효과가 부족할 경우가 있다. 실리콘산질화막(15) 대신에, 질소를 함유하는 다른 막을 형성할 수도 있다.
다음으로, 도 1i에 나타낸 바와 같이 실리콘산질화막(15) 위, 소정의 위치에 개구부를 갖는 레지스트 패턴(92)을 형성한다. 그리고, 레지스트 패턴(92)을 마스크로 하여 실리콘산질화막(15) 등의 에칭을 행함으로써, 도 2a에 나타낸 바와 같이 상부전극(이리듐산화막(20))까지 도달하는 콘택트홀(27t) 및 하부전극(백금막(18))까지 도달하는 콘택트홀(27b)을 형성한다. 또한, 콘택트홀(27t, 27b)의 지름은, 예를 들면 1000nm 정도로 비교적 큰 것으로 한다. 또한, 콘택트홀(27t, 27b)의 최상부에 있어서의 면적은, 상부전극(이리듐산화막(20))의 최표면(uppermost surface)의 면적의 0.9배 이상인 것이 바람직하다. 회복 어닐링 때의 산소 경로를 크게 확보하기 위해서이다. 본 실시예에서는 콘택트홀(27t, 27b)이 제 1 개구부에 해당한다.
그 후, 도 1j에 나타낸 바와 같이 레지스트 패턴(92)을 제거하고 회복 어닐링을 행한다. 이 회복 어닐링에서는, 예를 들면 종형로를 사용하여 반도체기판(1)의 온도를 500℃로하고, 처리 시간을 60분간으로 하고, 산소 가스의 공급량을 20l(liter)/분으로 한다. 계속해서, 전체 면에 예를 들면 PVD법에 의해 두께가 50nm 정도인 티탄질화막(미도시)을 배리어 메탈막으로서 형성하고, 그 위에 예를 들면 CVD법에 의해 두께가 900nm 정도인 텅스텐막(미도시)을 형성한다. 그리고, 텅 스텐막 및 배리어 메탈막을 실리콘산질화막(15)이 노출될 때까지, 예를 들면 CMP법에 의해 연마한다. 그 결과, 도 2b에 나타낸 바와 같이 콘택트홀(27t) 내에 콘택트플러그(28t)가 형성되고, 콘택트홀(27b) 내에 콘택트플러그(28b)가 형성된다. 본 실시예에서는 콘택트플러그(28t, 28b)로 도전 플러그가 구성되어 있다.
다음, 도 1k 및 도 2c에 나타낸 바와 같이 전체 면에, TEOS를 사용한 플라즈마 CVD법 등에 의해 두께가 100nm 정도인 NSG막(24)을 형성한다. 그 후, 질소분위기 중에서 플라즈마 어닐링을 행함으로써, NSG막(24)의 표면을 질화한다. 이 플라즈마 어닐링에서는, 예를 들면 CVD장치 등을 사용하여 반도체기판(1)의 온도를 350℃로 하고, 처리 시간을 2분간으로 해서 N2O 플라즈마를 발생시킨다. 본 실시예에서는 NSG막(24)으로 제 2 절연막이 구성되어 있다. 또한, NSG막(24)은 후에, 배선에 대한 에칭 스토퍼막으로서 기능한다.
다음으로, 도 1l 및 도 2d에 나타낸 바와 같이 소정의 위치에 개구부를 갖는 레지스트 패턴(93)을 형성한다. 그리고, 레지스트 패턴(93)을 마스크로 하여 NSG막(24) 등의 에칭을 행함으로써 콘택트플러그(14s)까지 도달하는 콘택트홀(25s), 콘택트플러그(14d)까지 도달하는 콘택트홀(25d), 콘택트플러그(28t)까지 도달하는 콘택트홀(25t), 및 콘택트플러그(28b)까지 도달하는 콘택트홀(25b)을 형성한다. 콘택트홀(25t, 25b)의 지름은 콘택트홀(27t, 27b)의 지름보다도 작게 한다. 본 실시예에서는 콘택트홀(25t, 25b)이 제 2 개구부에 해당한다.
그 후, 도 1m 및 도 2e에 나타낸 바와 같이 레지스트 패턴(93)을 제거한다.
계속해서, 도 1n 및 도 2f에 나타낸 바와 같이 콘택트홀(25s, 25d, 25t, 25b)을 통해 콘택트플러그(14s, 14d, 28t, 28b)에 접하는 배선(30)을 형성한다. 배선(30)은, 예를 들면 콘택트플러그(14d)와 콘택트플러그(28t)를 전기적으로 접속시킨다. 또한, 배선(30)의 형성에서는, 먼저 PVD법 등에 의해 두께가 150nm 정도인 티탄질화막, 두께가 550nm 정도인 AlCu합금막, 두께가 5nm 정도인 티탄막, 및 두께가 150nm 정도인 티탄질화막을 순차적으로 형성한다. 다음, 이들 막의 패터닝을 행한다. 이 패터닝의 때에, NSG막(24)이 에칭 스토퍼막으로서 기능한다.
배선(30)의 형성후에는 종형로를 사용하여 반도체기판(1)의 온도를 350℃로 하고, 처리 시간을 30분간으로 하고, 질소 가스의 공급량을 20l(liter)/분으로 하는 열처리를 행한다. 다음으로, 도 1n에 나타낸 바와 같이 전체 면에 PVD법 등에 의해, 두께가 20nm 정도인 알루미늄산화막(31)을 형성한다.
그 후, 도 1o에 나타낸 바와 같이 상층배선 등을 형성한다. 도 1a～도 1n에서는 도시를 생략하고 있지만, 강유전체 메모리셀부(81) 뿐만 아니라, 논리회로부(82), 주변회로부(83) 및 패드부(84)에도, 트랜지스터 및 배선 등의 형성을 행하고 있다.
이러한 제 1 실시예에서는 콘택트홀(27t, 27b)을 큰 것으로 하고 있기 때문에, 회복 어닐링 시에 PZT막(19)까지 대량의 산소를 공급할 수 있다. 또한, 배선(30)은 콘택트홀(27t, 27b)보다 최상부의 면적이 작은 콘택트홀(25t, 25b)을 통해 콘택트플러그(28t, 28b)에 접하고 있다. 이 때문에, 배선(30)의 위치 어긋남으로 인한 단락(short circuit), 콘택트플러그(28t, 28b)의 손상 등의 불량이 쉽게 발생되지 않는다. 따라서, 새로운 문제를 발생시키지 않으면서 충분한 회복 어닐링을 실행하는 것이 가능해지고, 여러가지 특성을 향상시킬 수 있다. 예를 들면, 반전 전하량의 향상, 수율(yield)의 향상, 장기(長期) 신뢰성의 향상 등의 효과를 얻을 수 있다.
(제 2 실시예)
다음, 본 발명의 제 2 실시예에 대해 설명한다. 도 3a 내지 도 3b는 본 발명의 제 2 실시예에 따른 강유전체 메모리의 제조방법을 공정순으로 나타낸 단면도이다.
제 2 실시예에서는, 먼저 제 1 실시예와 마찬가지로, 레지스트 패턴(92)의 제거까지의 처리를 행한다(도 1m참조). 다음, 전체 면에 예를 들면 PVD법에 의해 배리어 메탈막(미도시)을 형성하고, 그 위에, 예를 들면 CVD법에 의해 텅스텐막(미도시)을 형성한다. 그리고, 텅스텐막 및 배리어 메탈막을 실리콘산질화막(24)이 노출될 때까지, 예를 들면 CMP법에 의해 연마한다. 그 결과, 도 3a에 나타낸 바와 같이 콘택트홀(25s, 25d, 25t, 25b) 내에 콘택트플러그(41s, 41d, 41t, 4lb)가 형성된다. 본 실시예에서는 콘택트플러그(41t, 4lb)로 제 2 도전 플러그가 구성된다.
계속해서, 도 3b에 나타낸 바와 같이 콘택트플러그(41s, 41d, 41t, 4lb)에 접하는 배선(30)을 형성한다. 배선(30)은 예를 들면 콘택트플러그(41d)와 콘택트플러그(41t)를 전기적으로 접속시킨다.
그 후, 제 1 실시예와 마찬가지로, 열처리로부터의 처리를 행한다.
이러한 제 2 실시예에 의해서도 제 1 실시예와 동일한 효과를 얻을 수 있다.
또한, 제 1 및 제 2 실시예에서는 NSG막(24) 대신에, 두께가 20nm～100nm 정도인 다른 산화막을 CVD법 등에 의해 형성해도 좋다. 또한, 플라즈마 CVD법 등에 의해 두께가 20nm～100nm인 실리콘산질화막 또는 실리콘질화막 등의 질소를 함유하는 막을, 수분 투과를 방해하는 배리어막으로서 형성해도 좋다. 또한, PVD법 등에 의해 두께가 20nm～50nm 정도인 금속산화막을, 수분 및 수소의 투과를 방해하는 배리어막으로서 형성해도 좋다. 금속산화막으로서는 알루미늄산화막, 티탄산화막, 지르코늄산화막, 마그네슘산화막 또는 마그네슘 티탄 산화막 등을 들 수 있다. 또한, 도 4a 및 도 4b에 나타낸 바와 같이, 금속산화막(42)을 형성한 후에 NSG막(24)을 형성해도 좋다. 또한, 이들 막이 지나치게 두터우면 그 후의 가공이 곤란해질 경우가 있고, 지나치게 엷으면 에칭 스토퍼막으로서 충분히 기능하지 않을 경우가 있거나, 수분 및 수소의 투과를 방해하는 효과가 부족할 경우가 있다. 또한, 도포형의 막의 형성은 행하지 않는 것이 바람직하다. 도포형의 막을 형성할 경우에는, 많은 물이 사용되기 때문이다.
또한, 콘택트홀(27t, 27b)의 양쪽이 콘택트홀(25t, 25b)보다 큰 것이 바람직하지만, 적어도 한쪽이 크면 종래보다 높은 회복 어닐링 효과를 얻는 것이 가능하다.
(제 3 실시예)
다음, 본 발명의 제 3 실시예에 대해 설명한다. 도 5a 내지 도 5x는, 본 발명의 제 3 실시예에 따른 강유전체 메모리의 제조방법을 공정순으로 나타낸 단면도이다.
제 3 실시예에서는 먼저 제 1 실시예와 마찬가지로, 도 5a에 나타낸 바와 같이 NSG막(12)의 형성 및 평탄화까지의 처리를 행한다. 다음, NSG막(12)의 탈수처리를 행한다. 탈수처리에서는 예를 들면 반도체기판(1)의 온도를 650℃로하고, 처리 시간을 30분간으로 하고, 질소 가스의 공급량을 2l(liter)/분으로 한다.
다음으로, 도 5b에 나타낸 바와 같이 NSG막(12) 위, 소정의 위치에 개구부를 갖는 레지스트 패턴(96)을 형성한다. 그리고, 레지스트 패턴(96)을 마스크로 하여 NSG막(12) 등의 에칭을 행함으로써, 소스까지 도달하는 콘택트홀(51s) 및 드레인까지 도달하는 콘택트홀(51d)을 형성한다.
계속해서, 도 5c에 나타낸 바와 같이 레지스트 패턴(96)을 제거한다. 다음, 전체 면에 예를 들면 PVD법에 의해 두께가 70nm 정도인 배리어 메탈막(미도시)를 형성하고, 그 위에 예를 들면 CVD법에 의해 두께가 500nm 정도인 텅스텐막(미도시)을 형성한다. 배리어 메탈막의 형성에서는, 예를 들면 두께가 20nm 정도인 티탄막을 형성한 후, 두께가 50nm 정도인 티탄질화막을 형성한다. 그리고, 텅스텐막 및 배리어 메탈막을 NSG막(12)이 노출될 때까지, 예를 들면 CMP법에 의해 연마한다. 그 결과, 콘택트홀(51s) 내에 콘택트플러그(52s)가 형성되고, 콘택트홀(51d) 내에 콘택트플러그(52d)가 형성된다. 다음으로, 질소분위기 중에서 플라즈마 어닐링을 행함으로써, NSG막(12)의 표면을 질화한다. 이 플라즈마 어닐링에서는, 예를 들면 CVD장치 등을 사용하여 반도체기판(1)의 온도를 350℃로 하고, 처리 시간을 2분간으로 해서 N2O 플라즈마를 발생시킨다.
다음, 도 5d에 나타낸 바와 같이 플라즈마 CVD법 등에 의해 NSG막(12) 위에 두께가 100nm 정도인 실리콘산질화막(53)을 형성하고, 그 위에 TEOS을 사용한 플라즈마 CVD법 등에 의해 두께가 100nm 정도인 NSG막(54)을 형성한다. 또한, NSG막(54) 위에 산화방지막(55)을 형성한다. 산화방지막(55)으로서는 예를 들면 플라즈마 CVD법 등에 의해 두께가 30nm～50nm 정도인 실리콘산질화막을 형성하거나, PVD법 등에 의해 두께가 10nm～20nm 정도인 알루미늄산화막을 형성한다. 또한, 산화방지막(55)을 형성하지 않아도 좋다.
다음으로, 도 5e에 나타낸 바와 같이 산화방지막(55) 위, 소정의 위치에 개구부를 갖는 레지스트 패턴(95)을 형성한다. 그리고, 레지스트 패턴(95)을 마스크로 하여 산화방지막(55) 등의 에칭을 행함으로써, 콘택트플러그(52d)까지 도달하는 콘택트홀(56d)을 형성한다.
그 후, 도 5f에 나타낸 바와 같이 레지스트 패턴(95)을 제거한다.
계속해서, 전체 면에 예를 들면 PVD법에 의해 두께가 70nm 정도인 배리어 메탈막(미도시)을 형성하고, 그 위에 예를 들면 CVD법에 의해 두께가 500nm 정도인 텅스텐막(미도시)를 형성한다. 배리어 메탈막의 형성에서는, 예를 들면 두께가 20nm 정도인 티탄막을 형성한 후, 두께가 50nm 정도인 티탄질화막을 형성한다. 그리고, 텅스텐막 및 배리어 메탈막을 산화방지막(55)이 노출될 때까지, 예를 들면 CMP법에 의해 연마한다. 그 결과, 도 5g에 나타낸 바와 같이 콘택트홀(56d) 내에 콘택트플러그(57d)가 형성된다. 산화방지막(55)이 형성되어 있지 않은 경우, 다음으로, 질소분위기 중에서 플라즈마 어닐링을 행함으로써 NSG막(54)의 표면을 질화 한다. 플라즈마 어닐링에서는, 예를 들면 반도체기판(1)의 온도를 350℃로 하고, 처리 시간을 2분간으로 해서 N2O 플라즈마를 발생시킨다.
다음으로, 도 5h에 나타낸 바와 같이 산화방지막(55) 위에 하부전극막(58), PZT막(59) 및 상부전극막(60)(예를 들면, 이리듐산화막)을 순차적으로 형성한다. 하부전극막(58)의 형성에서는, 먼저 PVD법 등에 의해 두께가 20nm 정도인 티탄막을 형성하고, 그 위에 PVD법 등에 의해 두께가 100nm 정도인 티탄 알루미늄 질화막을 형성하고, 그 위에 두께가 100nm 정도인 이리듐막을 형성한다. 또한, PZT막(59)의 두께는 120nm 정도로 한다. 또한, 상부전극막(60)은 2층 구조로 하고, 하측의 층(두께: 50nm 정도)을 형성한 후에 열처리를 행한다. 이 열처리에서는 반도체기판(1)의 온도를 725℃로 하고, 처리 시간을 60초간으로 하고, 산소 가스의 공급량을 0.025l(liter)/분으로 하는 RTA를 행한다. 또한, 상측의 층(두께: 100nm 정도)을 형성한 후에도 열처리를 행한다. 이 열처리에서는 반도체기판(1)의 온도를 700℃로 하고, 처리 시간을 60초간으로 하고, 산소 가스의 공급량을 0.025l(liter)/분으로 하는 RTA를 행한다.
그 후, 도 5i에 나타낸 바와 같이 상부전극막(60) 위에 PVD법 등에 의해 두께가 100nm 정도인 백금막(61)을 형성하고, 그 위에 PVD법 등에 의해 두께가 200nm 정도인 티탄질화막(62)을 형성하고, 그 위에 TEOS를 사용한 플라즈마 CVD법 등에 의해 두께가 700nm 정도인 NSG막(63)을 형성한다. 또한, 백금막(61) 대신에 이리듐막을 형성해도 좋다. 또한, 백금막(61)을 상부전극막의 일부로 간주해도 좋다.
계속해서, 도 5j에 나타낸 바와 같이 NSG막(63) 위에, 강유전체 커패시터를 형성하려고 하는 영역을 덮는 레지스트 패턴(97)을 형성한다.
다음, 도 5k에 나타낸 바와 같이 레지스트 패턴(97)을 마스크로 하여 NSG막(63)의 패터닝을 행한다.
다음으로, 도 5l에 나타낸 바와 같이 레지스트 패턴(97) 및 NSG막(63)을 마스크로 하여 티탄질화막(62)의 패터닝을 행한다. 이 패터닝의 도중에 레지스트 패턴(97)은 소실한다.
그 후, 도 5m에 나타낸 바와 같이 NSG막(63) 및 티탄질화막(62)을 마스크로 하여 백금막(61), 상부전극막(60), PZT막(59) 및 하부전극막(58)을 일괄하여 패터닝한다. 이에 따라, 강유전체 커패시터(C)를 형성한다.
계속해서, 도 5n에 나타낸 바와 같이 하드 마스크(hard mask)로서 사용한 NSG막(63) 및 티탄질화막(62)을 제거하고 회복 어닐링을 행한다. NSG막(63) 및 티탄질화막(62)에서는, 예를 들면 드라이 에칭(dry etching) 및 습식 에칭(wet etching)을 행한다. 또한, 회복 어닐링에서는 예를 들면 종형로를 사용하여 반도체기판(1)의 온도를 350℃로 하고, 처리 시간을 40분간으로 하고, 산소 가스의 공급량을 20l(liter)/분으로 한다.
다음, 도 5o에 나타낸 바와 같이 전체 면에 ALD(atomic layer deposition)법 등에 의해 두께가 50nm 정도인 알루미늄산화막(64)을 형성한다. 한편, 알루미늄산화막(64)은 2층 구조로 하고, 하측의 층(두께: 2nm 정도)을 형성한 후에 회복 어닐링을 행한다. 이 회복 어닐링에서는 반도체기판(1)의 온도를 600℃로 하고, 처리 시간을 40분간으로 하고, 산소 가스의 공급량을 20l(liter)/분으로 하는 RTA를 행 한다. 또한, 상측의 층의 두께는 48nm 정도로 한다.
다음으로, 도 5p에 나타낸 바와 같이 전체 면에 고밀도 플라즈마 CVD법 등에 의해 두께가 1500nm 정도인 실리콘산화막(65)을 형성하고, 그 표면을 평탄화한다. 본 실시예에서는 알루미늄산화막(64) 및 실리콘산화막(65)으로 제 1 절연막이 구성되어 있다. 그 후, 실리콘산화막(65) 위, 소정의 위치에 개구부를 갖는 레지스트 패턴(98)을 형성한다. 그리고, 레지스트 패턴(98)을 마스크로 하여 실리콘산화막(65) 등의 에칭을 행함으로써, 콘택트플러그(52s)까지 도달하는 콘택트홀(66s)을 형성한다.
계속해서, 도 5q에 나타낸 바와 같이 레지스트 패턴(98)을 제거한다.
다음, 전체 면에 예를 들면 PVD법에 의해 두께가 70nm 정도인 배리어 메탈막(미도시)을 형성하고, 그 위에 예를 들면 CVD법에 의해 두께가 500nm 정도인 텅스텐막(미도시)을 형성한다. 배리어 메탈막의 형성에서는 예를 들면 두께가 20nm 정도인 티탄막을 형성한 후, 두께가 50nm 정도인 티탄질화막을 형성한다. 그리고, 텅스텐막 및 배리어 메탈막을 실리콘산화막(65)이 노출될 때까지, 예를 들면 CMP법에 의해 연마한다. 그 결과, 도 5q에 나타낸 바와 같이 콘택트홀(66s) 내에 콘택트플러그(67s)가 형성된다.
다음으로, 도 5r에 나타낸 바와 같이 실리콘산화막(65) 위에 플라즈마 CVD법 등에 의해 두께가 100nm 정도인 실리콘산질화막(68)을 형성한다.
그 후, 도 5s에 나타낸 바와 같이 전체 면에, 소정의 위치에 개구부를 갖는 레지스트 패턴(99)을 형성한다. 그리고, 레지스트 패턴(99)을 마스크로 하여 실리 콘산질화막(68) 등의 에칭을 행함으로써, 백금막(61)까지 도달하는 콘택트홀(69t)을 형성한다. 또한, 콘택트홀(69t)의 지름은 예를 들면 1000nm 정도로 비교적 큰 것으로 한다. 또한, 콘택트홀(69t)의 최상부에 있어서의 면적은, 상부전극의 최표면(uppermost surface)의 면적의 0.9배 이상인 것이 바람직하다. 회복 어닐링 때의 산소 경로를 크게 확보하기 위해서이다. 본 실시예에서는 콘택트홀(69t)이 제 1 개구부에 해당한다.
계속해서, 도 5t에 나타낸 바와 같이 레지스트 패턴(99)을 제거하고 회복 어닐링을 행한다. 이 회복 어닐링에서는, 예를 들면 종형로를 사용하여 반도체기판(1)의 온도를 500℃로 하고, 처리 시간을 60분간으로 하고, 산소 가스의 공급량을 20l(liter)/분으로 한다. 다음, 전체 면에 예를 들면 PVD법에 의해 두께가 70nm 정도인 배리어 메탈막(미도시)를 형성하고, 그 위에 예를 들면 CVD법에 의해 두께가 800nm 정도인 텅스텐막(미도시)을 형성한다. 배리어 메탈막의 형성에서는 예를 들면 두께가 20nm 정도인 티탄막을 형성한 후, 두께가 50nm 정도인 티탄질화막을 형성한다. 그리고, 텅스텐막 및 배리어 메탈막을 실리콘산질화막(68)이 노출될 때까지, 예를 들면 CMP법에 의해 연마한다. 그 결과, 콘택트홀(69t) 내에 콘택트플러그(70t)가 형성된다. 본 실시예에서는 콘택트플러그(70t)로 도전 플러그가 구성되어 있다.
다음으로, 도 5u에 나타낸 바와 같이 전체 면에 TEOS를 사용한 플라즈마 CVD법 등에 의해 두께가 100nm 정도인 NSG막(71)을 형성한다. 그 후, 질소분위기 중에서 플라즈마 어닐링을 행함으로써, NSG막(71)의 표면을 질화한다. 이 플라즈마 어 닐링에서는 예를 들면 CVD장치를 사용하여 반도체기판(1)의 온도를 350℃로 하고, 처리 시간을 2분간으로 해서 N2O 플라즈마를 발생시킨다. 본 실시예에서는 NSG막(71)으로 제 2 절연막이 구성되어 있다. 또한, NSG막(71)은 후에, 배선에 대한 에칭 스토퍼막으로서 기능한다.
그 후, 도 5v에 나타낸 바와 같이 전체 면에, 소정의 위치에 개구부를 갖는 레지스트 패턴(100)을 형성한다. 그리고, 레지스트 패턴(100)을 마스크로 하여 NSG막(71) 등의 에칭을 행함으로써, 콘택트플러그(70t)까지 도달하는 콘택트홀(72t)을 형성한다. 콘택트홀(72t)의 지름은 콘택트홀(69t)의 지름보다 작게 한다. 본 실시예에서는 콘택트홀(72t)이 제 2 개구부에 해당한다.
계속해서, 도 5w에 나타낸 바와 같이 레지스트 패턴(100)을 제거한다.
다음, 도 5x에 나타낸 바와 같이 콘택트플러그(70t, 67s)에 접하는 배선(73)을 형성한다. 또한, 배선(73)의 형성에서는 먼저 PVD법 등에 의해 두께가 150nm 정도인 티탄질화막, 두께가 550nm 정도인 AlCu합금막, 두께가 5nm 정도인 티탄막, 및 두께가 150nm 정도인 티탄질화막을 순차적으로 형성한다. 다음, 이들 막의 패터닝을 행한다.
배선(73)의 형성 후에는 종형로를 사용하여 반도체기판(1)의 온도를 350℃로 하고, 처리 시간을 30분간으로 하고, 질소 가스의 공급량을 20l(liter)/분으로 하는 열처리를 행한다. 다음으로, 전체 면에 PVD법 등에 의해 두께가 20nm 정도인 알루미늄산화막(74)을 형성한다.
그 후, 상층배선 등을 형성한다. 또한, 도 5a～도 5x에서는 도시를 생략하고 있지만, 제 1 실시예와 마찬가지로, 강유전체 메모리셀부 뿐만 아니라, 논리회로부, 주변회로부 및 패드부에도, 트랜지스터 및 배선 등의 형성을 행하고 있다.
이러한 제 3 실시예에서는 콘택트홀(69t)을 큰 것으로 하고 있기 때문에, 회복 어닐링 시에 PZT막(59)까지 대량의 산소를 공급할 수 있다. 또한, 배선(73)은 콘택트홀(69t)보다 최상부의 면적이 작은 콘택트홀(72t)을 통해 콘택트플러그(70t)에 접하고 있다. 이 때문에, 배선(73)의 위치 어긋남으로 인한 단락(short circuit), 콘택트플러그(70t)의 손상 등의 불량이 쉽게 발생되지 않는다. 따라서, 제 1 실시예와 마찬가지로, 새로운 문제를 발생시키지 않으면서 충분한 회복 어닐링을 실행하는 것이 가능해지고, 여러 가지 특성을 향상시킬 수 있다.
(제 4 실시예)
다음, 본 발명의 제 4 실시예에 대해 설명한다. 도 6a 내지 도 6b는 본 발명의 제 4 실시예에 따른 강유전체 메모리의 제조방법을 공정순으로 나타낸 단면도이다.
제 4 실시예에서는 먼저 제 3 실시예와 마찬가지로, 도 6a에 나타낸 바와 같이 알루미늄산화막(64) 형성까지의 처리를 행한다. 다음, 알루미늄산화막(64) 위에, ALD법 등에 의해 두께가 50nm 정도인 알루미늄산화막(82)을 형성한다.
다음으로, 알루미늄산화막(82)의 에치백을 행함으로써, 도 6b에 나타낸 바와 같이 강유전체 커패시터(C)의 옆쪽에 알루미늄산화막(82)의 일부를 측벽 절연막으로서 남긴다.
그 후, 제 3 실시예와 마찬가지로, 실리콘산화막(65) 형성으로부터의 처리를 행한다.
이러한 제 4 실시예에서는 강유전체 커패시터(C)의 옆쪽에 알루미늄산화막(82)이 측벽 절연막으로서 형성되기 때문에, 수소 침입으로 인한 강유전체 커패시터(C)의 열화를 보다 억제하는 것이 가능해 진다.
또한, 알루미늄산화막(82) 대신에, 플라즈마 CVD법 등에 의해 실리콘산질화막 등의 질소를 함유하는 막을 형성해도 좋다. 또한, 티탄산화막, 지르코늄산화막, 마그네슘산화막 또는 마그네슘 티탄 산화막 등의 금속산화막을 형성해도 좋다.
또한, 제 3 및 제 4 실시예에 있어서, 제 2 실시예와 같이 콘택트홀(72s, 72t) 내에 콘택트플러그(제 2 도전 플러그)를 형성한 후에, 배선(73)을 형성해도 좋다.
또한, NSG막(71) 대신에 두께가 20nm～100nm 정도인 다른 산화막을 CVD법 등에 의해 형성해도 좋다. 또한, 플라즈마 CVD법 등에 의해 두께가 20nm～100nm인 실리콘산질화막 또는 실리콘질화막 등의 질소를 함유하는 막을, 수분 투과를 방해하는 배리어막으로서 형성해도 좋다. 또한, PVD법 등에 의해 두께가 20nm～50nm 정도인 금속산화막을, 수분 및 수소의 투과를 방해하는 배리어막으로서 형성해도 좋다. 금속산화막으로서는 알루미늄산화막, 티탄산화막, 지르코늄산화막, 마그네슘산화막 또는 마그네슘 티탄 산화막 등을 들 수 있다. 또한, 도 7에 나타낸 바와 같이 금속산화막(81)을 형성한 후에 NSG막(71)을 형성해도 좋다. 또한, 이들 막이 지나치게 두터우면 그 후의 가공이 곤란해질 경우가 있고, 지나치게 엷으면 에칭 스토퍼막으 로서 충분히 기능하지 않을 경우가 있거나, 수분 및 수소의 투과를 방해하는 효과가 부족할 경우가 있다. 또한, 도포형의 막의 형성은 행하지 않는 것이 바람직하다. 도포형의 막을 형성할 경우에는, 많은 물이 사용되기 때문이다.
또한, 제 1 및 제 2 실시예에서는 콘택트플러그(14s, 14d)를, 예를 들면 NSG막(12)의 표면을 기준으로 2분할하여 형성해도 좋다. 또한, 제 3 및 제 4 실시예에서는 콘택트플러그(52s, 67s)를 단일의 콘택트플러그로서 형성해도 좋다.
여기서, 본원 발명자가 행한 실험에 대해 설명한다. 이 실험에서는, 5개의 시료(시료No.1～No.5)를 제작하였다. 시료No.1은 도 8a 내지 도 8l에 나타낸 종래의 방법으로 제작한 강유전체 메모리이다. 시료No.2는 시료No.1에 대해, 콘택트홀(127t)의 크기를 50%까지 감(減)하여 제작한 강유전체 메모리이다. 시료No.3은 시료No.1에 대해, 콘택트홀(127t)을 형성한 후의 회복 어닐링 시간을 10% 증가시켜서 제작한 강유전체 메모리이다. 시료No.4 및 5는 도 1a 내지 도 1o에 나타낸 제 1 실시예에 따른 방법으로 제작한 강유전체 메모리이다. 또한, 시료No.1에서는 콘택트홀(127t)의 평균 지름을 600nm로 하고, 시료No.4 및 5에서는 콘택트홀(27t)의 평균 지름을 800nm로 하였다.
그리고, 이들 시료에 대해서, 잔류분극량(Qsw)을 측정하고, 그 열감극율(thermal depolarization rate)도 구하였다. 또한, 잔류분극량의 측정은, 1매의 웨이퍼 내의 90점(points)에서 행했다. 또한, 열감극율로서는 24℃에서의 잔류분극량을 기준으로 하여, 24℃에서의 잔류분극량과 90℃에서의 잔류분극량의 차이 비율(%)을 구하였다. 즉, 열감극율로서는「((24℃에서의 Qsw)-(90℃에서의 Qsw))/(24 ℃에서의 QSW)× 100」를 구하였다. 도 10은 잔류분극량을 나타낸 그래프이고, 도 11은 평균 잔류분극량을 나타낸 그래프이며, 도 12는 잔류분극량의 편차(3σ)를 나타낸 그래프이다. 또한, 도 13은 잔류분극량의 열감극율을 나타낸 그래프이다.
도 10～도 12에 나타낸 바와 같이 시료No.4 및 5에서, 시료No.1～3보다 높은 잔류분극량을 얻을 수 있었다. 이 것은, 제 1 실시예에 의하면 잔류분극량을 종래의 것보다 향상시킬 수 있다는 것을 의미한다. 또한, 시료No.2에서는 시료No.1보다 잔류분극량이 낮았다. 또한, 시료No.3에서는 회복 어닐링의 시간이 길었지만, 잔류분극량은 시료No.1과 같은 정도였다.
열감극율은 온도상승에 따른 잔류분극량 변화의 비율을 나타내고, 이 값이 작은 만큼 온도상승의 영향을 받지 않고 데이터를 안정하게 유지할 수 있다고 할 수 있다. 즉, 열감극율이 낮은 만큼 데이터 유지 성능(리텐션(Retention) 특성)이 높고, 높은 수율(yield) 및 장기 신뢰성을 얻을 수 있다. 그리고, 이 실험의 결과에 의하면, 도 13에 나타낸 바와 같이 시료No.4 및 5에서, 시료No.1～3보다 낮은 열감극율을 얻을 수 있었다. 이것은 제 1 실시예에 의하면, 데이터 유지 성능을 종래의 것보다 향상시킬 수 있다는 것을 의미한다.
본 발명에 의하면 회복 어닐링의 때에 제 1 개구부를 통해 대량의 산소를 강유전체 커패시터에 공급할 수 있다. 또한, 제 1 개구부 내에 형성된 제 1 도전 플러그와 배선 사이에, 제 1 개구부보다 작은 제 2 개구부를 개재시키고 있기 때문에, 배선의 위치 어긋남 마진(margin)을 좁히지 않아도 된다.
Claims (20)
- 반도체기판의 상측에 강유전체 커패시터를 형성하는 공정과,상기 강유전체 커패시터를 덮는 제 1 절연막을 형성하는 공정과,상기 제 1 절연막에 상기 강유전체 커패시터의 전극까지 도달하는 제 1 개구부를 형성하는 공정과,상기 강유전체 커패시터의 회복 어닐링을 행하는 공정과,상기 제 1 개구부 내에 도전 플러그를 형성하는 공정과,상기 제 1 절연막 및 도전 플러그를 덮는 제 2 절연막을 형성하는 공정과,상기 제 2 절연막에 상기 제 1 개구부보다 작고, 상기 도전 플러그까지 도달하는 제 2 개구부를 형성하는 공정과,상기 제 2 절연막 위에, 상기 제 2 개구부를 통해 상기 도전 플러그에 전기적으로 접속되는 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서,상기 제 1 개구부로서, 적어도 상기 강유전체 커패시터의 상부전극까지 도달하는 것을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 2 항에 있어서,상기 제 1 개구부의 최상부에서의 면적은, 상기 상부전극의 최표면(uppermost surface)의 면적의 0.9배 이상인 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서,상기 배선으로서, 상기 도전 플러그에 접하는 것을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서,상기 제 2 개구부를 형성하는 공정과 상기 배선을 형성하는 공정 사이에,상기 제 2 개구부 내에 제 2 도전 플러그를 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서,상기 강유전체 커패시터로서, 플래너형(planar-type) 구조의 것을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서,상기 강유전체 커패시터로서, 스택형(stack-type) 구조의 것을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 7 항에 있어서,상기 강유전체 커패시터를 형성하는 공정과 상기 제 1 절연막을 형성하는 공정 사이에, 상기 강유전체 커패시터의 옆쪽에 측벽 절연막을 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서,상기 제 2 절연막을 형성하는 공정은,수분 및 수소의 투과를 방해하는 배리어막을 형성하는 공정과,다음으로, 상기 배리어막 위에, 상기 배선에 대한 에칭 스토퍼막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 9 항에 있어서,상기 배리어막으로서 금속산화막을 형성하고,상기 에칭 스토퍼막으로서 CVD법에 의해 산화막을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2007/055667 WO2008114413A1 (ja) | 2007-03-20 | 2007-03-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100005008A KR20100005008A (ko) | 2010-01-13 |
| KR101110802B1 true KR101110802B1 (ko) | 2012-02-24 |
Family
ID=39765534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020097018776A KR101110802B1 (ko) | 2007-03-20 | 2007-03-20 | 반도체장치의 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8628981B2 (ko) |
| JP (1) | JP5040993B2 (ko) |
| KR (1) | KR101110802B1 (ko) |
| WO (1) | WO2008114413A1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3047604B1 (fr) * | 2016-02-04 | 2018-02-02 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Dispositif electronique hybride protege contre l'humidite et procede de protection contre l'humidite d'un dispositif electronique hybride |
| US11430861B2 (en) | 2019-12-27 | 2022-08-30 | Kepler Computing Inc. | Ferroelectric capacitor and method of patterning such |
| US11482528B2 (en) | 2019-12-27 | 2022-10-25 | Kepler Computing Inc. | Pillar capacitor and method of fabricating such |
| US11289497B2 (en) | 2019-12-27 | 2022-03-29 | Kepler Computing Inc. | Integration method of ferroelectric memory array |
| US11785782B1 (en) | 2021-06-11 | 2023-10-10 | Kepler Computing Inc. | Embedded memory with encapsulation layer adjacent to a memory stack |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110095A (ja) | 2001-08-08 | 2003-04-11 | Agilent Technol Inc | 集積回路およびその形成方法 |
| JP2003257942A (ja) | 2002-02-28 | 2003-09-12 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001358309A (ja) | 1999-05-14 | 2001-12-26 | Toshiba Corp | 半導体装置 |
| US6611014B1 (en) | 1999-05-14 | 2003-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof |
| JP3331334B2 (ja) | 1999-05-14 | 2002-10-07 | 株式会社東芝 | 半導体装置の製造方法 |
| JP4601896B2 (ja) * | 2002-10-30 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP2004281935A (ja) * | 2003-03-18 | 2004-10-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6982448B2 (en) * | 2004-03-18 | 2006-01-03 | Texas Instruments Incorporated | Ferroelectric capacitor hydrogen barriers and methods for fabricating the same |
| JP2006344783A (ja) * | 2005-06-09 | 2006-12-21 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4537899B2 (ja) * | 2005-07-05 | 2010-09-08 | 富士通セミコンダクター株式会社 | 成膜方法及び半導体装置の製造方法 |
-
2007
- 2007-03-20 KR KR1020097018776A patent/KR101110802B1/ko active IP Right Grant
- 2007-03-20 WO PCT/JP2007/055667 patent/WO2008114413A1/ja active Application Filing
- 2007-03-20 JP JP2009505012A patent/JP5040993B2/ja not_active Expired - Fee Related
-
2009
- 2009-08-10 US US12/538,216 patent/US8628981B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110095A (ja) | 2001-08-08 | 2003-04-11 | Agilent Technol Inc | 集積回路およびその形成方法 |
| JP2003257942A (ja) | 2002-02-28 | 2003-09-12 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPWO2008114413A1 (ja) | 2010-07-01 |
| WO2008114413A1 (ja) | 2008-09-25 |
| US20090298201A1 (en) | 2009-12-03 |
| US8628981B2 (en) | 2014-01-14 |
| KR20100005008A (ko) | 2010-01-13 |
| JP5040993B2 (ja) | 2012-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20150105 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20151217 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20161220 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20171219 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20181226 Year of fee payment: 8 |