JP2009164170A - 強誘電体メモリ装置及びその製造方法 - Google Patents

Abstract

【課題】工数の増加及び強誘電体メモリ装置の特性劣化を生じさせることなく、コンタクトホールのアスペクト比が小さい強誘電体メモリ装置を実現できるようにする。
【解決手段】強誘電体メモリ装置は、基板１１の上に形成された第１の層間絶縁膜１３と、第１の層間絶縁膜１３の上に選択的に形成された強誘電体キャパシタ本体２２及び第２の層間絶縁膜２１を含むメサ部２４と、メサ部２４の側壁上に形成されたサイドウォール２５と、上部電極２０の上面及びサイドウォール２５と接してこれを覆う絶縁性の上部水素バリア膜２６と、第１の層間絶縁膜１３の上に形成され、上部水素バリア膜２６を覆う第３の層間絶縁膜２７と、メサ部２４と間隔をおいて形成され、第１の層間絶縁膜１３及び第３の層間絶縁膜２７を貫通する配線コンタクトプラグ２９とを備えている。
【選択図】図１

Description

本発明は、強誘電体メモリ装置及びその製造方法に関する。

近年、運転免許証やパスポート等に半導体チップを埋め込み、個人を認証できるサービスが提供される環境が整ってきた。これらのアプリケーションを実現するＩＣカード及び埋込みチップには、小型化と共に高いセキュリティが求められており、搭載する不揮発性の半導体メモリには、消費電力が少なく且つ動作が高速であることが求められている。

強誘電体メモリ装置は、強誘電体薄膜の高速な分極反転と残留分極とを利用した高速書き換えが可能な不揮発性メモリ装置である。強誘電体メモリ装置のうちＦｅＲＡＭ（Ferroelectric random access memory）は、特に消費電力が少なく高速に動作させることができる半導体メモリとして有望である。このため、各社とも低消費電力及び高速動作を実現すると共に、ＦｅＲＡＭの微細化を進めて、コスト競争力の向上にしのぎを削っている。

ＦｅＲＡＭをはじめとする強誘電体メモリ装置は、強誘電体キャパシタ部を必要とする。強誘電体キャパシタ部は、一般に、トランジスタ等が形成された基板の上に、第１の層間絶縁膜を介在させて形成する。強誘電体キャパシタ部の上には、第２の層間絶縁膜を形成し、その上に配線層を形成する（例えば、非特許文献１を参照。）。

このため、強誘電体メモリ装置においては、配線層と基板との距離が強誘電体キャパシタ部を有していない半導体装置よりも大きくなる。このため、配線層と基板とを接続するコンタクトを形成するためには、少なくとも強誘電体キャパシタ部の分だけ深いコンタクトホールを形成する必要があり、コンタクトホールのアスペクト比（＝コンタクトホールの深さ／コンタクトホールの直径）が大きくなる。

通常、半導体装置のコンタクト形成はドライエッチングで行うが、アスペクト比が大きくなるとマイクロローディング効果によりエッチングイオン種がコンタクトホール底部で活性化しなくなりエッチング速度が低下する（例えば非特許文献２参照）。このため、アスペクト比が大きくなるに従い、コンタクトホールの形成が困難となり、不良が発生する原因となる。

アスペクト比が６〜１０のコンタクトホールを形成することは不可能ではないが、複雑な製造技術が必要であり、コスト面において現実的ではない（例えば、特許文献１を参照。）。

このため、強誘電体キャパシタ部の高さを低くしたり、コンタクトホールの形成を複数回に分けたりすることにより、コンタクトホールのアスペクト比を小さくし、不良の発生を抑える方法が検討されている（例えば、特許文献２を参照。）。
特開２００２−１１０６４７号公報 特開２００６−１３５０７７号公報 特開２００３−０６８９８７号公報 特開２００６−０３２４５１号公報 K. Ashikaga el. "Development of Integration Technology of Stacked Capacitors Using SrBi2Ta2O9 Thin Films Applicable to 0.25um FeRAM"、ＩＳＡＦ、２００７年 Hayashi et al. "Pattern size dependence of SiO2 etching characteristics when using CF4+H2 plasma"、ＩＥＥＪ、１９９２年

しかしながら、前記従来のアスペクト比を小さくする方法には、以下のような問題がある。

まず、コンタクトホールの形成を複数回に分けた場合には、製造工数が増加することになり、製造コストがかさむという問題がある。

また、強誘電体キャパシタ部の高さを低くすることは、容易ではない。強誘電体キャパシタ部を構成する各膜は機能膜である。このため、それぞれ必要最低限の膜厚値が存在する。強誘電体キャパシタ本体を構成する電極膜及び強誘電体膜の膜厚は、強誘電体キャパシタ部の特性に直接影響するため、変更することは容易ではない。

また、強誘電体キャパシタ部には強誘電体膜の劣化を防ぎ、強誘電体メモリの信頼性を確保する水素バリア膜が必須である。水素バリア膜は、強誘電体キャパシタ本体を囲むように形成する必要がある。例えば、水素バリア膜には、硬質なシリコン窒化膜（ＳｉＮ膜）又はシリコン酸窒化膜（ＳｉＯＮ）膜等が用いられるが、その膜厚は５ｎｍ以上必要であるといわれている（例えば、特許文献３を参照。）。さらに、水素バリア膜の水素バリア機能を確保するためには、上部電極と水素バリア膜との間に層間絶縁膜を形成する必要がある。

また、下部電極には、電極としての機能を果たす電極膜だけでなく、コンタクトの酸化を防ぐ酸素バリア膜が必要である。酸素バリア膜には、イリジウム及び酸化イリジウムが一般的に用いられるが、その膜厚は５０ｎｍ〜１００ｎｍとすることが好ましいとされている（例えば、特許文献４を参照。）。

このように、強誘電体キャパシタ部の各膜の膜厚は、その機能を損なうことなく単純に薄くすることができないため、強誘電体キャパシタ部の高さを低くすることは困難であるという問題がある。

本発明は、前記従来の問題を解決し、工数の増加及び強誘電体メモリ装置の特性劣化を生じさせることなく、コンタクトホールのアスペクト比が小さい強誘電体メモリ装置を実現できるようにすることを目的とする。

前記の目的を達成するため、本発明は強誘電体メモリ装置の製造方法を、上部電極の上を露出し且つ上部電極と強誘電体膜の側面を被覆した状態で、上部水素バリア膜を形成する構成とする。

具体的に、本発明に係る第１の強誘電体メモリ装置の製造方法は、下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタ本体を備えた強誘電体メモリ装置の製造方法を対象とし、第１の拡散層及び第２の拡散層が形成された基板の上に、第１の層間絶縁膜を形成する工程（ａ）と、第１の層間絶縁膜の上に下部電極を選択的に形成する工程（ｂ）と、第１の層間絶縁膜の上に下部電極の側面を覆い且つ上面を露出する第２の層間絶縁膜を形成する工程（ｃ）と、第２の層間絶縁膜及び下部電極の上に、強誘電体膜を形成する工程（ｄ）と、強誘電体膜の上に、上部電極を形成する工程（ｅ）と、上部電極、強誘電体膜及び第２の層間絶縁膜を一括して選択的に除去することにより、側壁に上部電極、強誘電体膜及び第２の層間絶縁膜の側面が露出したメサ部を形成する工程（ｆ）と、メサ部の側壁上にサイドウォールを形成した後、第１の層間絶縁膜の上に、上部電極の上面及びサイドウォールと接してこれを覆う絶縁性の上部水素バリア膜を形成する工程（ｇ）と、上部水素バリア膜の上に第３の層間絶縁膜を形成する工程（ｈ）と、メサ部と間隔をおいて、第３の層間絶縁膜、上部水素バリア膜及び第１の層間絶縁膜を貫通し、第１の拡散層と接続された配線コンタクトプラグを形成する工程（ｉ）と、第３の層間絶縁膜の上に、配線コンタクトプラグと接続された配線を形成する工程（ｊ）とを備えていることを特徴とする。

第１の強誘電体メモリ装置の製造方法は、メサ部の側壁上にサイドウォールを形成した後、第１の層間絶縁膜の上に、上部電極の上面及びサイドウォールと接してこれを覆う絶縁性の上部水素バリア膜を形成する工程を備えている。このようにすれば、上部電極の上面を覆う層間絶縁膜を形成しないため、配線コンタクトプラグを形成するコンタクトホールのアスペクト比を小さくすることができる。層間絶縁膜を形成しない場合には、上部水素バリア膜の被覆性が悪化するおそれがある。しかし、上部水素バリア膜の被覆性を悪化させる原因となる、上部電極及び強誘電体膜の側面に生じる段差部を覆うサイドウォールを形成するため上部水素バリア膜の被覆性が悪化することはない。従って、コンタクトホールのアスペクト比を小さくすると共に、強誘電体メモリ装置の特性劣化を抑えることが可能となる。

第１の強誘電体メモリ装置の製造方法において、サイドウォール膜は酸化膜又は窒化膜であってもよい。また、サイドウォール膜は水素バリア機能を有していてもよい。

本発明に係る第２の強誘電体メモリ装置の製造方法は、下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタ本体を備えた強誘電体メモリ装置の製造方法を対象とし、第１の拡散層及び第２の拡散層が形成された基板の上に、第１の層間絶縁膜を形成する工程（ａ）と、第１の層間絶縁膜の上に下部電極を選択的に形成する工程（ｂ）と、第１の層間絶縁膜の上に下部電極の側面を覆い且つ上面を露出する第２の層間絶縁膜を形成する工程（ｃ）と、第２の層間絶縁膜及び下部電極の上に、強誘電体膜を形成する工程（ｄ）と、強誘電体膜の上に、上部電極を形成する工程（ｅ）と、上部電極及び強誘電体膜を選択的に順テーパ形状にパターニングした後、パターニングした上部電極及び強誘電体膜をマスクとして、第２の層間絶縁膜を選択的に除去することにより、側壁に上部電極、強誘電体膜及び第２の層間絶縁膜の側面が露出したメサ部を形成する工程（ｆ）と、第１の層間絶縁膜の上に、メサ部と接してこれを覆う絶縁性の上部水素バリア膜を形成する工程（ｇ）と、上部水素バリア膜の上に第３の層間絶縁膜を形成する工程（ｈ）と、メサ部と間隔をおいて、第３の層間絶縁膜、上部水素バリア膜及び第１の層間絶縁膜を貫通し、第１の拡散層と接続された配線コンタクトプラグを形成する工程（ｉ）と、第３の層間絶縁膜の上に、配線コンタクトプラグと接続された配線を形成する工程（ｊ）とを備えていることを特徴とする。

第２の強誘電体メモリ装置の製造方法は、上部電極及び強誘電体膜を選択的に順テーパ形状にパターニングする。このため、メサ部と接してこれを覆う絶縁性の上部水素バリア膜を形成する際に、上部水素バリア膜の被覆性が悪化することがない。従って、従って、配線コンタクトプラグを形成するコンタクトホールのアスペクト比を小さくすると共に、強誘電体メモリ装置の特性劣化を抑えることが可能となる。

第２の強誘電体メモリ装置の製造方法において、工程（ｆ）において、上部電極及び容量絶縁膜を順テーパ形状にパターニングする際の角度は４５°以上且つ７５°以下であることが好ましい。

第１及び第２の強誘電体メモリ装置の製造方法において、工程（ａ）よりも後で且つ工程（ｂ）よりも前に、第１の層間絶縁膜の上に絶縁性の下部水素バリア膜を形成する工程（ｋ）をさらに備え、工程（ｂ）では、下部電極を下部水素バリア膜の上に形成してもよい。

第１及び第２の強誘電体メモリ装置の製造方法において、工程（ｋ）よりも後で且つ工程（ｂ）よりも前に、第１の層間絶縁膜及び下部水素バリア膜を貫通して第２の拡散層と接続されたキャパシタコンタクトプラグを形成する工程（ｌ）をさらに備え、工程（ｂ）では、下部電極をキャパシタコンタクトプラグと接続されるように形成してもよい。

第１及び第２の強誘電体メモリ装置の製造方法において、工程（ｇ）では、上部水素バリア膜を、メサ部の周囲において下部水素バリア膜と接続するように形成してもよい。

第１及び第２の強誘電体メモリ装置の製造方法において、工程（ｂ）では、下部電極を互いに間隔をおいて複数形成し、工程（ｄ）よりも後で且つ工程（ｅ）よりも前に、強誘電体膜に複数の下部電極のうちの一部の下部電極の上面を露出する開口部を形成する工程（ｍ）をさらに備え、工程（ｅ）では、上部電極を、開口部において対応する下部電極の上面と接するように形成することにより、上部電極が下部電極とキャパシタコンタクトプラグとを介して第２の拡散層と接続されたドロップコンタクトを形成してもよい。

本発明に係る第１の強誘電体メモリ装置は、下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタ本体を備えた強誘電体メモリ装置を対象とし、第１の拡散層及び第２の拡散層を有する基板と、基板の上に形成された第１の層間絶縁膜と、第１の層間絶縁膜の上に選択的に形成された下部電極と、第１の層間絶縁膜の上に選択的に形成され、下部電極の側面を覆い且つ上面を露出する第２の層間絶縁膜と、下部電極及び第２の層間絶縁膜の上に形成された強誘電体膜と、強誘電体膜の上に形成された上部電極と、第２の層間絶縁膜、強誘電体膜及び上部電極とにより形成されたメサ部の側壁上に形成されたサイドウォールと、上部電極の上面及びサイドウォールと接してこれを覆う絶縁性の上部水素バリア膜と、第１の層間絶縁膜の上に形成され、上部水素バリア膜を覆う第３の層間絶縁膜と、メサ部と間隔をおいて形成され、第１の層間絶縁膜及び第３の層間絶縁膜を貫通し、第１の拡散層と接続された配線コンタクトプラグとを備えていることを特徴とする。

第１の強誘電体メモリ装置は、上部電極の上面及びサイドウォールと接してこれを覆う絶縁性の上部水素バリア膜を備えている。このように、上部電極の上面を覆う層間絶縁膜が形成されていないため、強誘電体キャパシタの高さを低く抑えることができる。これにより、配線コンタクトプラグを形成するコンタクトホールのアスペクト比を小さくすることが可能となる。また、メサ部の側壁上に形成されたサイドウォールを備えているため、上部電極及び強誘電体膜の側面に生じる段差部により、上部水素バリア膜の被覆性が悪化することがない。従って、コンタクトホールのアスペクト比を小さくしつつ、強誘電体メモリ装置の特性劣化を抑えることができる。

本発明に係る第２の強誘電体メモリ装置は、下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタ本体を備えた強誘電体メモリ装置を対象とし、第１の拡散層及び第２の拡散層を有する基板と、基板の上に形成された第１の層間絶縁膜と、第１の層間絶縁膜の上に選択的に形成された下部電極と、第１の層間絶縁膜の上に選択的に形成され、下部電極の側面を覆い且つ上面を露出する第２の層間絶縁膜と、下部電極及び第２の層間絶縁膜の上に形成された強誘電体膜と、強誘電体膜の上に形成された上部電極と、第２の層間絶縁膜、強誘電体膜及び上部電極とにより形成されたメサ部の上面及び側面と接してこれを覆う絶縁性の上部水素バリア膜と、第１の層間絶縁膜の上に形成され、上部水素バリア膜を覆う第３の層間絶縁膜と、メサ部と間隔をおいて形成され、第１の層間絶縁膜及び第３の層間絶縁膜を貫通し、第１の拡散層と接続された配線コンタクトプラグとを備え、強誘電体膜及び上部電極の側面は順テーパ形状に形成されていることを特徴とする。

第２の強誘電体メモリ装置は、メサ部の上面及び側面と接してこれを覆う絶縁性の上部水素バリア膜を備えている。このように、上部電極の上面を覆う層間絶縁膜が形成されていないため、強誘電体キャパシタの高さを低く抑えることができる。これにより、配線コンタクトプラグを形成するコンタクトホールのアスペクト比を小さくすることが可能となる。また、強誘電体膜及び上部電極の側面は順テーパ形状に形成されている。このため、上部電極及び強誘電体膜の側面に生じる段差部により、上部水素バリア膜の被覆性が悪化することがない。従って、コンタクトホールのアスペクト比を小さくしつつ、強誘電体メモリ装置の特性劣化を抑えることができる。

第１及び第２の強誘電体メモリ装置において、第１の層間絶縁膜と下部電極及び第２の層間絶縁膜との間に形成され、メサ部の周囲の領域において上部水素バリア膜と接する、絶縁性の下部水素バリア膜をさらに備えていてもよい。

第１及び第２の強誘電体メモリ装置において、第１の層間絶縁膜及び下部水素バリアを貫通し下部電極と第２の拡散層とを接続するキャパシタコンタクトプラグをさらに備えていてもよい。

本発明に係る半導体装置の製造方法によれば、工数の増加及び強誘電体メモリ装置の特性劣化を生じさせることなく、コンタクトホールのアスペクト比が小さい強誘電体メモリ装置を実現できる。

（第１の実施形態）
本発明の第１の実施形態について、図面を参照して説明する。図１（ａ）及び（ｂ）は第１の実施形態に係る強誘電体メモリ装置の断面構成であり、（ａ）はビット線方向の断面を示し、（ｂ）はワード線方向の断面を示している。

図１に示すように本実施形態の強誘電体メモリは、半導体基板１１の上に、第１の層間絶縁膜１３を介在させて形成された複数の強誘電体キャパシタ本体２２を備えている。半導体基板１１には、複数の拡散層１２Ａが形成されている。拡散層１２Ａの少なくとも一部は、半導体基板１１の上に形成されたゲート電極１２Ｂと共にトランジスタ１２を形成している。

半導体基板１１の上には、ゲート電極１２Ｂを覆うように第１の層間絶縁膜１３が形成されている。第１の層間絶縁膜１３は、例えば膜厚が５００ｎｍのボロンリンドープ酸化膜（Boro-phophosilicate glass：ＢＰＳＧ膜）である。第１の層間絶縁膜１３の上には、絶縁性の下部水素バリア膜１４が形成されている。下部水素バリア膜１４は、例えば膜厚が５０ｎｍのシリコン窒化膜（ＳｉＮ膜）である。

下部水素バリア膜１４の上には、複数の下部電極１８が形成されている。下部電極１８は、例えばイリジウム（Ｉｒ）及び酸化イリジウム（ＩｒＯ₂）からなる酸素バリア膜と、白金（Ｐｔ）からなる電極膜とが積層されており、膜厚は３００ｎｍである。各下部電極１８は、第１の層間絶縁膜１３と下部水素バリア膜１４とからなる絶縁膜積層体１５を貫通するキャパシタコンタクトプラグ１６により拡散層１２Ａと接続されている。

下部水素バリア膜１４の上には、下部電極１８の側面を覆い且つ上面を露出する第２の層間絶縁膜２１が選択的に形成されている。第２の層間絶縁膜２１は、例えばアンドープ酸化膜（Undoped silicate glass：ＵＳＧ膜）からなる。下部電極１８及び第２の層間絶縁膜２１の上には、強誘電体膜１９が形成されている。強誘電体膜１９は、例えば膜厚が１５０ｎｍのＳＢＴ膜（ＳｒＢｉ₂Ｔａ₂Ｏ₉膜）又はＰＺＴ膜（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃膜）である。強誘電体膜１９の上には、上部電極２０が形成されている。上部電極２０は、例えば膜厚が１００ｎｍのＰｔからなる。

下部電極１８、強誘電体膜１９及び上部電極２０により、強誘電体キャパシタ本体２２が形成されている。上部電極２０は、強誘電体膜１９に形成された開口部を介して一部の下部電極１８の上面と接している。上部電極２０と接続された下部電極１８及びキャパシタコンタクトプラグ１６により上部電極２０と拡散層１２Ａとを接続するドロップコンタクト２３が形成されている。

下部電極１８の側面を覆う第２の層間絶縁膜２１、強誘電体膜１９及び上部電極２０により、メサ部２４が形成されている。メサ部２４の側壁上にはサイドウォール２５が形成されている。サイドウォール２５は、例えばオゾン酸化により形成された酸化膜、炭化硅素（ＳｉＣ）膜、窒化膜（ＳｉＮ）又は酸化チタンアルミニウム膜（ＴｉＡｌＯ）等からなる。

メサ部２４の上面及びサイドウォール２５を覆うように、上部水素バリア膜２６が形成されている。上部水素バリア膜２６は、例えば膜厚が５０ｎｍのシリコン窒化膜（ＳｉＮ膜）である。上部水素バリア膜２６は、メサ部２４の周囲の領域において下部水素バリア膜１４と接している。

上部水素バリア膜２６の上には、第３の層間絶縁膜２７が形成されている。第３の層間絶縁膜２７は、例えばＢＰＳＧ膜、リンドープ酸化膜（Phophosilicate glass：ＰＳＧ膜）又はＵＳＧ膜等からなる。第３の層間絶縁膜２７の膜厚は、メサ部２４の上において、１００ｎｍ程度である。

第３の層間絶縁膜２７の上には、配線２８Ａと層間絶縁膜２８Ｂとを有する配線層２８が形成されている。配線２８Ａは、第３の層間絶縁膜２７、上部水素バリア膜２６、下部水素バリア膜１４及び第１の層間絶縁膜１３を貫通する配線コンタクトプラグ２９により拡散層１２Ａと接続されている。

本実施形態の強誘電体メモリ装置は、上部電極２０の上面と上部水素バリア膜２６との間に層間絶縁膜が形成されていない。このため、半導体基板から配線層までの高さを低く抑えることができる。従って、配線コンタクトプラグ２９を形成するコンタクトホールのアスペクト比を小さくすることが可能となる。また、後で説明するように、メサ部２４の側壁上を覆うサイドウォール２５を備えている。このため、上部電極２０の上面と上部水素バリア膜２６との間に層間絶縁膜が形成されていなくても、十分な水素バリア機能を確保することができる。

以下に、本実施形態の強誘電体メモリ装置の製造方法について図面を参照して説明する。図２〜６はそれぞれ本実施形態の強誘電体メモリ装置の製造方法の一工程を示し、（ａ）はビット線方向の断面を示し、（ｂ）はワード線方向の断面を示している。

まず、図２に示すように、トランジスタ１２が形成された半導体基板１１の上に、絶縁膜積層体１５を形成する。トランジスタ１２は、それぞれがソース拡散層及びドレイン拡散層の一方となる拡散層１２Ａとゲート電極１２Ｂとを有している。絶縁膜積層体は、例えば順次形成されたＢＰＳＧ膜等からなる膜厚が５００ｎｍの第１の層間絶縁膜１３と、シリコン窒化膜（ＳｉＮ膜）等からなる膜厚が５０ｎｍの下部水素バリア膜１４とからなる。下部水素バリア膜１４は、強誘電体膜が水素による還元を受けることを防止するための膜である。続いて、マスク３１を用いてこの絶縁膜積層体１５を貫通し、拡散層１２Ａと接続されたキャパシタコンタクトプラグ１６を形成する。

次に、図３に示すように、マスク３２を用いて例えばイリジウム（Ｉｒ）及び酸化イリジウム（ＩｒＯ₂）からなる酸素バリア膜と、白金（Ｐｔ）からなる電極膜とが積層された下部電極１８を形成する。酸素バリア膜は、酸素によるコンタクトプラグの酸化を防止するための膜である。下部電極１８の膜厚は、例えば３００ｎｍとすればよい。

次に、図４に示すように、半導体基板１１上の全面に、例えばＵＳＧ膜（Undoped silicate glass）からなる第２の層間絶縁膜２１を形成した後、形成した第２の層間絶縁膜２１をＣＭＰ（Chemical Mechanical Polish）法により研磨して下部電極１８の上面を露出する。その後、下部電極１８と第２の層間絶縁膜２１の上面上に膜厚１００ｎｍの強誘電体膜１９を形成する。次に、マスク３３を用いたフォトリソグラフィ技術及びエッチング技術を利用して、強誘電体膜１９の一部を選択的に除去し、ドロップコンタクト２３となる下部電極１８の上面を露出する。

次に、図５に示すように、半導体基板１１上の全面にＰｔからなる膜厚が１００ｎｍの上部電極２０を形成した後、マスク３４を用いて上部電極２０と強誘電体膜１９と第２の層間絶縁膜２１とを一括してエッチングする。これにより、上部電極２０、強誘電体膜１９及び第２の層間絶縁膜２１の側面が側壁に露出するメサ部２４を形成する。

続いて、強誘電体膜１９を結晶化するための熱処理を実施する。熱処理は、ホットウォール型のアニール装置を用いて、６５０℃〜８５０℃の温度で、３０秒〜１８０秒間実施する。これにより、下部電極１８、強誘電体膜１９及び上部電極２０を有する強誘電体キャパシタ本体２２が形成される。また、強誘電体膜１９が除去された下部電極１８は、上部電極２０と接続され、上部電極２０と拡散層１２Ａとを接続するドロップコンタクト２３となる。なお、この結晶化のための熱処理は、このタイミングに限られるものではなく、例えば強誘電体膜１９の形成後又は上部電極２０の形成後に実施してもよい。

次に、図６に示すように、例えばＳｉＣ、ＳｉＮ又はＴｉＡｌＯ等からなる膜厚が５０ｎｍの水素バリア機能を有する絶縁膜を上部電極２０の上に形成した後、全面エッチバックを行い、メサ部２４の側壁上にサイドウォール２５を形成する。続いて、メサ部２４の上面及びサイドウォール２５を覆うように、上部水素バリア膜２６を形成する。この際に、メサ部２４の周囲の領域において、上部水素バリア膜２６と下部水素バリア膜１４とを接するように形成すれば、強誘電体キャパシタ本体２２が、キャパシタコンタクトプラグ１６と接続された部分を除いて上部水素バリア膜２６及び下部水素バリア膜１４に覆われる。

続いて、半導体基板１１上の全面に、ＢＰＳＧ膜、ＰＳＧ膜又はＵＳＧ膜等からなる第３の層間絶縁膜２７を形成する。その後、第３の層間絶縁膜２７をＣＭＰ法等により平坦化してグローバル段差及びローカル段差を解消する。平坦化後における第３の層間絶縁膜２７の膜厚は、メサ部２４の上において１００ｎｍとすればよい。

次に、マスク（図示せず）を用いて第３の層間絶縁膜２７、上部水素バリア膜２６、下部水素バリア膜１４、第１の層間絶縁膜１３を順次エッチングする。これにより、拡散層１２Ａを露出するコンタクトホール２９ａを形成する。

以降の製造工程については図示を省略するが、コンタクトホールに導電性材料を堆積することにより、配線と拡散層とを接続する配線コンタクトプラグを形成する。半導体装置の既知の製造方法を用いて、配線層を形成し、半導体メモリ装置を完成させる。なお、ワード線方向に１つの強誘電体キャパシタ本体２２が形成された例について説明したが、複数の強誘電体キャパシタ本体２２が形成されていてもよい。

本実施形態の強誘電体メモリ装置は、上部電極２０と上部水素バリア膜２６との間に層間絶縁膜が形成されていない。このため、強誘電体キャパシタ部の高さを低くすることができ、コンタクトホールのアスペクト比を小さくすることができる。一方、強誘電体キャパシタ本体２２を含むメサ部２４の側壁を覆うサイドウォール２５を有している。これにより、水素による強誘電体キャパシタ本体２２の劣化を防ぐことができる。以下に、サイドウォール２５を形成することにより、強誘電体キャパシタ本体２２の劣化を防ぐことができる理由を説明する。

図７（ａ）及び（ｂ）は、上部電極２０及び強誘電体膜１９の側面を拡大して示し、（ａ）はメサ部２４の側壁上にサイドウォール２５がない場合であり、（ｂ）はサイドウォール２５を形成した場合である。

一般に、上部電極２０には貴金属であるＰｔ等が用いられ、強誘電体膜１９にはＳＢＴ又はＰＺＴ等が用いられる。貴金属は難エッチング材料であるため、図５に示す工程においてメサ部２４を形成すると、上部電極２０が強誘電体膜１９よりも横にはみ出した、ひさし状にパターニングされる。

このような形状の上に、上部水素バリア膜２６を直接形成すると、図７（ａ）に示すように、その段差被覆性が確保できず、部分的に薄膜化して水素バリア性が低下するおそれがある。強誘電体キャパシタの特性が劣化しやすくなる。

一方、図７（ｂ）に示すように、上部電極２０、強誘電体膜１９及び第２の層間絶縁膜２１の側面を覆うサイドウォール２５を形成すれば、上部水素バリア膜２６の段差被覆性を向上させることができる。このため、水素の侵入を抑えることができ、強誘電体キャパシタの劣化を抑えることが可能となる。

なお、サイドウォール２５は、段差被覆性の観点からはオゾン酸化膜とすることが好ましい。オゾン酸化膜は表面反応による酸化膜であるため、段差被覆性が１００％以上あり、堆積時点においていわゆるフロー形状となる。このため、上部電極２０がひさし状にパターニングされた場合においても、フロー形状のサイドウォール２５が形成される。このため、良好な上部水素バリア膜２６が形成できる。また、サイドウォール２５はＳｉＮ及びＴｉＡｌＯ等の水素バリア性を有する材料を用いて形成してもよい。このようにすることにより、サイドウォール２５も水素バリア性を付与できるため、全体としての水素バリア特性が向上する。

本実施形態において例示した各膜の膜厚を積算すると、半導体基板から配線層までの高さは１２００ｎｍとなる。従って、配線コンタクトプラグ２９の直径を２５０ｎｍとするとアスペクト比は４．８となる。

一方、比較のために非特許文献１に記載された強誘電体メモリ装置について同様の検討を行うと、半導体基板から配線層までの高さは１７００ｎｍとなる。従って、直径２５０ｎｍのコンタクトプラグを形成する場合には、アスペクト比が６．８となる。

このように、本実施形態の強誘電体メモリ装置は、配線コンタクトを形成するためのコンタクトホールのアスペクト比を大幅に改善することが可能である。コンタクトホールのアスペクト比が改善されることにより、コンタクトホールを形成する工程を分割する必要がなくなり、製造工程を簡略化することができる。また、サイドウォールを形成する工程は、従来のメサ部を覆う層間絶縁膜を形成する工程に代えて行われるため、これにより工数が増加することはない。

なお、本実施形態において示した各膜の膜厚は一例であって、これらの膜厚に限定されるものではない。適正な膜厚は、強誘電体メモリ装置が正常に形成される範囲で所定の幅を持つものである。また、従来例との比較を明確にするために、従来例と対応する膜の膜厚としては従来例の膜厚をそのまま適用している。

また、本実施形態の強誘電体メモリ装置のように、上部電極とビット線等に用いる引き出し配線とを、下方から接続する構造（ドロップコンタクト構造）とすることにより、上部電極の上方から接続する場合と比べてアスペクト比を約３０％低減することができる。

（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照して説明する。図８は第２の実施形態に係る強誘電体メモリ装置のビット線方向の断面構成を示している。図８において図１（ａ）と同一の構成要素には同一の符号を附すことにより説明を省略する。

図８に示すように、本実施形態に強誘電体メモリ装置は、強誘電体膜１９及び上部電極２０が、順テーパ形状の側面を有していることを特徴とする。強誘電体膜１９及び上部電極２０の側面を順テーパ形状とすることにより、上部水素バリア膜２６の形成不良の原因となる、庇状の段差部が発生しない。このため、上部水素バリア膜２６と上部電極２０との間に層間絶縁膜を形成する必要がない。従って、強誘電体キャパシタ部の高さを低く抑えることが可能となり、配線コンタクトプラグのアスペクト比を小さくできる。

以下に、本実施形態に係る強誘電体メモリ装置の製造方法について図面を参照して説明する。本実施形態の強誘電体メモリ装置の製造方法において、第２の層間絶縁膜２１及び下部電極１８の上に、強誘電体膜１９及び上部電極２０を形成するまでの工程は、第１の実施形態と同じであるため、説明を省略する。

図９に示すように、強誘電体膜１９及び上部電極２０を形成した後、フォトレジストからなるマスク３６を後退させながら、上部電極２０と強誘電体膜１９とをエッチングする。

このようにすれば、図１０に示すように、上部電極２０と強誘電体膜１９の側面が角度（テーパ）を有する順テーパ形状となり、図７（ａ）に示したような庇状の形状は発生しない。

上部電極２０と強誘電体膜１９とのエッチングは、具体的にはエッチングガスとしてアルゴン（Ａｒ）と塩素（Ｃｌ）とを用いて行えばよい。ＡｒとＣｌとの比率は、１：０．６７〜１：１．５０の範囲とすることが好ましく、圧力を０．７Ｐａ〜３．０Ｐａとし、印加電力を３５０Ｗ〜５００Ｗとし、エッチングの際の温度を３０℃〜８０℃とすればよい。

このような条件によりエッチングを行うと、フォトレジストを後退させながら上部電極２０と強誘電体膜１９とをエッチングできる。このため、上部電極２０と強誘電体膜１９との側面に４５°〜７５°の角度を持たせることができる。

図１１はこのような製造方法によりエッチング加工した上部電極２０と強誘電体膜１９との端部を走査型電子顕微鏡（ＳＥＭ）により観察した結果を示している。ＳＥＭ写真からわかるように、上部電極２０と強誘電体膜１９の側面に角度が約６０°の順テーパ形状が形成されている。

続いて、第２の層間絶縁膜２１をエッチングしてメサ部２４を形成する。第２の層間絶縁膜２１は、強誘電体膜１９のエッチングの後、マスク３６を残存させたまま、マスク３６、上部電極２０及び強誘電体膜１９をマスクとして引き続いて一括してエッチングすればよい。また、上部電極２０と強誘電体膜１９とのエッチングが終了した後、マスク３６を除去した後、上部電極２０と強誘電体膜１９とをハードマスクとしてエッチングしてもよい。

この後、強誘電体膜１９を結晶化するための熱処理を実施する。熱処理は、ホットウォール型のアニール装置を用いて、６５０℃〜８５０℃の温度で、３０秒〜１８０秒間実施する。なお、この結晶化のための熱処理は、このタイミングに限られるものではなく、例えば強誘電体膜１９の形成後又は上部電極２０の形成後に実施しても構わない。これにより、下部電極１８、強誘電体膜１９及び上部電極２０からなる強誘電体キャパシタ本体２２が形成される。

次に、図１２に示すように、メサ部２４の上面及び側面を直接覆うように、上部水素バリア膜２６を形成する。この際、上部水素バリア膜２６は、メサ部２４の周囲の領域において下部水素バリア膜１４と接続するように形成すればよい。これにより、強誘電体キャパシタ本体２２はキャパシタコンタクトプラグ１６との接続部分を除いて、その周囲全体が絶縁性の水素バリア膜によって覆われる。

続いて、半導体基板１１上の全面に、ＢＰＳＧ膜、ＰＳＧ膜又はＵＳＧ膜等からなる第３の層間絶縁膜２７を形成する。その後、第３の層間絶縁膜２７をＣＭＰ法等により平坦化してグローバル段差及びローカル段差を解消する。平坦化後における第３の層間絶縁膜２７の膜厚は、メサ部２４の上において１００ｎｍとすればよい。

次に、マスク（図示せず）を用いて第３の層間絶縁膜２７、上部水素バリア膜２６、下部水素バリア膜１４、第１の層間絶縁膜１３を順次エッチングする。これにより、拡散層１２Ａを露出するコンタクトホール２９ａを形成する。

以降の製造工程については図示を省略するが、形成したコンタクトホールに導電性材料を堆積することにより、配線層と拡散層とを接続する配線コンタクトプラグ２９を形成する。半導体装置の既知の製造方法を用いて、配線層を形成し、強誘電体メモリ装置を完成させる。

本実施形態の強誘電体メモリ装置の製造方法は、フォトレジストを後退させながらエッチングすることによって、上部電極２０と強誘電体膜１９０との側面を順テーパ形状としている。このため、上部水素バリア膜２６の段差被覆性が向上する。メサ部の側壁を覆うサイドウォールが不要となるため、第１の実施形態の強誘電体メモリ装置と比較して、コストが低減できる。

本発明に係る強誘電体メモリ装置及びその製造方法は、工数の増加及び強誘電体メモリ装置の特性劣化を生じさせることなく、コンタクトホールのアスペクト比が小さい強誘電体メモリ装置を実現でき、強誘電体メモリ装置及びその製造方法等として有用である。

（ａ）及び（ｂ）は本発明の第１の実施形態に係る強誘電体メモリ装置を示し、（ａ）はビット線方向の断面図であり、（ｂ）はワード線方向の断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る強誘電体メモリ装置の製造方法の一工程を示し、（ａ）はビット線方向の断面図であり、（ｂ）はワード線方向の断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る強誘電体メモリ装置の製造方法の一工程を示し、（ａ）はビット線方向の断面図であり、（ｂ）はワード線方向の断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る強誘電体メモリ装置の製造方法の一工程を示し、（ａ）はビット線方向の断面図であり、（ｂ）はワード線方向の断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る強誘電体メモリ装置の製造方法の一工程を示し、（ａ）はビット線方向の断面図であり、（ｂ）はワード線方向の断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る強誘電体メモリ装置の製造方法の一工程を示し、（ａ）はビット線方向の断面図であり、（ｂ）はワード線方向の断面図である。 （ａ）及び（ｂ）は上部電極及び強誘電体膜の側面を拡大して示す断面図であり、（ａ）は本発明の第１の実施形態に係る強誘電体メモリ装置であり、（ｂ）は従来の強誘電体メモリ装置である。 本発明の第２の実施形態に係る強誘電体メモリ装置を示す断面図である。 本発明の第２の実施形態に係る強誘電体メモリ装置の製造方法の一工程を示す断面図である。 本発明の第２の実施形態に係る強誘電体メモリ装置の製造方法の一工程を示す断面図である。 本発明の第２の実施形態に係る強誘電体メモリ装置の製造方法により形成した上部電極及び強誘電体膜の形状の一例を示す電子顕微鏡写真である。 本発明の第２の実施形態に係る強誘電体メモリ装置の製造方法の一工程を示す断面図である。

符号の説明

１１ 半導体基板
１２ トランジスタ
１２Ａ 拡散層
１２Ｂ ゲート電極
１３ 第１の層間絶縁膜
１４ 下部水素バリア膜
１５ 絶縁膜積層体
１６ キャパシタコンタクトプラグ
１８ 下部電極
１９ 強誘電体膜
２０ 上部電極
２１ 第２の層間絶縁膜
２２ 強誘電体キャパシタ本体
２３ ドロップコンタクト
２４ メサ部
２５ サイドウォール
２６ 上部水素バリア膜
２７ 第３の層間絶縁膜
２８ 配線層
２９ 配線コンタクトプラグ
２９ａ コンタクトホール
３１ マスク
３２ マスク
３３ マスク
３４ マスク
３６ マスク

Claims (13)

1. 下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタ本体を備えた強誘電体メモリ装置の製造方法であって、
   第１の拡散層及び第２の拡散層が形成された基板の上に、第１の層間絶縁膜を形成する工程（ａ）と、
   前記第１の層間絶縁膜の上に前記下部電極を選択的に形成する工程（ｂ）と、
   前記第１の層間絶縁膜の上に前記下部電極の側面を覆い且つ上面を露出する第２の層間絶縁膜を形成する工程（ｃ）と、
   前記第２の層間絶縁膜及び下部電極の上に、前記強誘電体膜を形成する工程（ｄ）と、
   前記前記強誘電体膜の上に、前記上部電極を形成する工程（ｅ）と、
   前記上部電極、強誘電体膜及び第２の層間絶縁膜を一括して選択的に除去することにより、側壁に前記上部電極、強誘電体膜及び第２の層間絶縁膜の側面が露出したメサ部を形成する工程（ｆ）と、
   前記メサ部の側壁上にサイドウォールを形成した後、前記第１の層間絶縁膜の上に、前記上部電極の上面及びサイドウォールと接してこれを覆う絶縁性の上部水素バリア膜を形成する工程（ｇ）と、
   前記上部水素バリア膜の上に第３の層間絶縁膜を形成する工程（ｈ）と、
   前記メサ部と間隔をおいて、前記第３の層間絶縁膜、上部水素バリア膜及び第１の層間絶縁膜を貫通し、前記第１の拡散層と接続された配線コンタクトプラグを形成する工程（ｉ）と、
   前記第３の層間絶縁膜の上に、前記配線コンタクトプラグと接続された配線を形成する工程（ｊ）とを備えていることを特徴とする強誘電体メモリ装置の製造方法。
2. 前記サイドウォール膜は、酸化膜又は窒化膜であることを特徴とする請求項１に記載の強誘電体メモリ装置の製造方法。
3. 前記サイドウォール膜は、水素バリア機能を有していることを特徴とする請求項１又は２に記載の強誘電体メモリ装置の製造方法。
4. 下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタ本体を備えた強誘電体メモリ装置の製造方法であって、
   第１の拡散層及び第２の拡散層が形成された基板の上に、第１の層間絶縁膜を形成する工程（ａ）と、
   前記第１の層間絶縁膜の上に前記下部電極を選択的に形成する工程（ｂ）と、
   前記第１の層間絶縁膜の上に前記下部電極の側面を覆い且つ上面を露出する第２の層間絶縁膜を形成する工程（ｃ）と、
   前記第２の層間絶縁膜及び下部電極の上に、前記強誘電体膜を形成する工程（ｄ）と、
   前記強誘電体膜の上に、前記上部電極を形成する工程（ｅ）と、
   前記上部電極及び強誘電体膜を選択的に順テーパ形状にパターニングした後、パターニングした前記上部電極及び強誘電体膜をマスクとして、前記第２の層間絶縁膜を選択的に除去することにより、側壁に前記上部電極、強誘電体膜及び第２の層間絶縁膜の側面が露出したメサ部を形成する工程（ｆ）と、
   前記第１の層間絶縁膜の上に、前記メサ部と接してこれを覆う絶縁性の上部水素バリア膜を形成する工程（ｇ）と、
   前記上部水素バリア膜の上に第３の層間絶縁膜を形成する工程（ｈ）と、
   前記メサ部と間隔をおいて、前記第３の層間絶縁膜、上部水素バリア膜及び第１の層間絶縁膜を貫通し、前記第１の拡散層と接続された配線コンタクトプラグを形成する工程（ｉ）と、
   前記第３の層間絶縁膜の上に、前記配線コンタクトプラグと接続された配線を形成する工程（ｊ）とを備えていることを特徴とする強誘電体メモリ装置の製造方法。
5. 前記工程（ｆ）において、前記上部電極及び容量絶縁膜を順テーパ形状にパターニングする際の角度は４５°以上且つ７５°以下であることを特徴とする請求項４に記載の強誘電体メモリ装置の製造方法。
6. 前記工程（ａ）よりも後で且つ前記工程（ｂ）よりも前に、前記第１の層間絶縁膜の上に絶縁性の下部水素バリア膜を形成する工程（ｋ）をさらに備え、
   前記工程（ｂ）では、前記下部電極を前記下部水素バリア膜の上に形成することを特徴とする請求項１〜５のいずれか１項に記載の強誘電体メモリ装置の製造方法。
7. 前記工程（ｋ）よりも後で且つ前記工程（ｂ）よりも前に、前記第１の層間絶縁膜及び下部水素バリア膜を貫通して前記第２の拡散層と接続されたキャパシタコンタクトプラグを形成する工程（ｌ）をさらに備え、
   前記工程（ｂ）では、前記下部電極を前記キャパシタコンタクトプラグと接続されるように形成することを特徴とする請求項６に記載の強誘電体メモリ装置の製造方法。
8. 前記工程（ｇ）では、前記上部水素バリア膜を、前記メサ部の周囲において前記下部水素バリア膜と接続するように形成することを特徴とする請求項６又は７に記載の強誘電体メモリ装置の製造方法。
9. 前記工程（ｂ）では、前記下部電極を互いに間隔をおいて複数形成し、
   前記工程（ｄ）よりも後で且つ前記工程（ｅ）よりも前に、前記強誘電体膜に前記複数の下部電極のうちの一部の下部電極の上面を露出する開口部を形成する工程（ｍ）をさらに備え、
   前記工程（ｅ）では、前記上部電極を、前記開口部において対応する前記下部電極の上面と接するように形成することにより、前記上部電極が前記下部電極と前記キャパシタコンタクトプラグとを介して前記第２の拡散層と接続されたドロップコンタクトを形成することを特徴とする請求項７に記載の強誘電体メモリ装置の製造方法。
10. 下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタ本体を備えた強誘電体メモリ装置であって、
    第１の拡散層及び第２の拡散層を有する基板と、
    前記基板の上に形成された第１の層間絶縁膜と、
    前記第１の層間絶縁膜の上に選択的に形成された前記下部電極と、
    前記第１の層間絶縁膜の上に選択的に形成され、前記下部電極の側面を覆い且つ上面を露出する第２の層間絶縁膜と、
    前記下部電極及び第２の層間絶縁膜の上に形成された前記強誘電体膜と、
    前記強誘電体膜の上に形成された前記上部電極と、
    前記第２の層間絶縁膜、強誘電体膜及び上部電極とにより形成されたメサ部の側壁上に形成されたサイドウォールと、
    前記上部電極の上面及び前記サイドウォールと接してこれを覆う絶縁性の上部水素バリア膜と、
    前記第１の層間絶縁膜の上に形成され、前記上部水素バリア膜を覆う第３の層間絶縁膜と、
    前記メサ部と間隔をおいて形成され、前記第１の層間絶縁膜及び第３の層間絶縁膜を貫通し、前記第１の拡散層と接続された配線コンタクトプラグとを備えていることを特徴とする強誘電体メモリ装置。
11. 下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタ本体を備えた強誘電体メモリ装置であって、
    第１の拡散層及び第２の拡散層を有する基板と、
    前記基板の上に形成された第１の層間絶縁膜と、
    前記第１の層間絶縁膜の上に選択的に形成された前記下部電極と、
    前記第１の層間絶縁膜の上に選択的に形成され、前記下部電極の側面を覆い且つ上面を露出する第２の層間絶縁膜と、
    前記下部電極及び第２の層間絶縁膜の上に形成された前記強誘電体膜と、
    前記強誘電体膜の上に形成された前記上部電極と、
    前記第２の層間絶縁膜、強誘電体膜及び上部電極とにより形成されたメサ部の上面及び側面と接してこれを覆う絶縁性の上部水素バリア膜と、
    前記第１の層間絶縁膜の上に形成され、前記上部水素バリア膜を覆う第３の層間絶縁膜と、
    前記メサ部と間隔をおいて形成され、前記第１の層間絶縁膜及び第３の層間絶縁膜を貫通し、前記第１の拡散層と接続された配線コンタクトプラグとを備え、
    前記強誘電体膜及び上部電極の側面は順テーパ形状に形成されていることを特徴とする強誘電体メモリ装置。
12. 前記第１の層間絶縁膜と前記下部電極及び第２の層間絶縁膜との間に形成され、前記メサ部の周囲の領域において前記上部水素バリア膜と接する、絶縁性の下部水素バリア膜をさらに備えていることを特徴とする請求項１０又は１１に記載の強誘電体メモリ装置。
13. 前記第１の層間絶縁膜及び前記下部水素バリアを貫通し前記下部電極と前記第２の拡散層とを接続するキャパシタコンタクトプラグをさらに備えていることを特徴とする請求項１２に記載の強誘電体メモリ装置。