JP5040993B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、強誘電体メモリに好適な半導体装置の製造方法に関する。

近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタに保持する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、電源を切っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性及び低消費電力を実現できる。

強誘電体キャパシタを構成する強誘電体膜の材料としては、残留分極量が大きなＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等のペロブスカイト結晶構造を有する強誘電体酸化物が主として用いられている。ＰＺＴの残留分極量は、１０〜３０μＣ／ｃｍ^２程度である。但し、強誘電体膜の特性は、シリコン酸化膜等の水との親和性が高い層間絶縁膜を介して外部から侵入した水分により劣化しやすい。即ち、層間絶縁膜又は金属配線の形成時等の高温プロセスの際に水分が水素及び酸素に分解され、この水素が強誘電体膜中に侵入して強誘電体膜を構成する酸素と反応し、強誘電体膜に酸素欠陥が生じてしまう。この結果、強誘電体膜の結晶性が低下するのである。

また、強誘電体キャパシタを形成し後には、これを覆う層間絶縁膜を形成する。層間絶縁膜の形成では、ＴＥＯＳを用いたプラズマＣＶＤ法、高密度プラズマ法等が採用されている。従って、層間絶縁膜の形成の際に強誘電体キャパシタがプラズマに晒され、その特性が低下してしまう。強誘電体キャパシタをアルミニウム酸化膜等の保護膜により覆った後で層間絶縁膜を形成するという技術もあるが、この技術によっても特性を十分に保持することは困難である。

更に、層間絶縁膜を形成した後には、強誘電体キャパシタの電極まで達する開口部を形成し、電極に繋がる配線を形成する。開口部の形成では、プラズマを用いたエッチングが行われる。従って、開口部の形成の際にも強誘電体キャパシタがプラズマに晒されてしまい、その特性が低下してしまう。

このように、強誘電体キャパシタを備えた強誘電体メモリの製造には、すでに形成された強誘電体キャパシタの特性の低下を回避できない工程が含まれている。このため、従来、強誘電体キャパシタに対して酸素を供給することにより、その特性を回復させるアニール（回復アニール）が行われている。この回復アニールでは、強誘電体膜まで酸素を十分に拡散させることが重要である。

ここで、プレーナ型強誘電体メモリの従来の製造方法について説明する。図８Ａ乃至図８Ｌは、プレーナ型強誘電体メモリの従来の製造方法を工程順に示す断面図である。

先ず、図８Ａに示すように、シリコン等からなる半導体基板１０１の表面に素子分離絶縁膜１０２を形成する。次に、素子分離絶縁膜１０２により画定された素子領域の表面にＢ（ホウ素）のイオン注入を行うことにより、Ｐウェル１０３を形成する。次いで、Ｐウェル１０３上にゲート絶縁膜１０４及びゲート電極１０５を形成する。その後、Ｐウェル１０３の表面にＰ（リン）のイオン注入を行うことにより、浅い不純物拡散層１０６を形成する。続いて、ゲート電極１０５の側方にサイドウォール絶縁膜１０７を形成する。次に、Ｐウェル１０３の表面にＡｓ（砒素）のイオン注入を行うことにより、深い不純物拡散層１０８を形成する。このようにして、トランジスタＴｒを形成する。なお、１個のトランジスタＴｒには、２個の不純物拡散層１０８が含まれているが、そのうちの一方は、他のトランジスタＴｒと共有されている。共有されている不純物拡散層１０８がドレインを構成し、共有されていない不純物拡散層１０８がソースを構成する。

次に、図８Ｂに示すように、トランジスタＴｒを覆うシリコン酸窒化膜１１１を形成し、その上に、ＴＥＯＳを用いてＮＳＧ膜１１２を形成する。次いで、ＮＳＧ膜１１２の表面を平坦化する。

その後、図８Ｃに示すように、ＮＳＧ膜１１２上に、ＴＥＯＳを用いてＮＳＧ膜１１６を形成し、その脱水処理を行う。次に、ＮＳＧ膜１１６上にアルミニウム酸化膜１１７を形成し、熱処理（ＲＴＡ）を行う。

次いで、図８Ｄに示すように、アルミニウム酸化膜１１７上に白金膜１１８、ＰＺＴ膜１１９及びイリジウム酸化膜１２０を順次形成する。但し、ＰＺＴ膜１１９の形成とイリジウム酸化膜１２０の形成との間に熱処理（ＲＴＡ）を行う。また、イリジウム酸化膜１２０は２層構造とし、下側の層を形成した後にも熱処理（ＲＴＡ）を行う。

その後、図８Ｅに示すように、イリジウム酸化膜１２０をパターニングし、回復アニールを行う。続いて、ＰＺＴ膜１１９をパターニングし、回復アニールを行う。次に、全面にアルミニウム酸化膜１２１を形成し、回復アニールを行う。

次いで、図８Ｆに示すように、アルミニウム酸化膜１２１及び白金膜１１８をパターニングする。このようにして、強誘電体キャパシタＣを形成する。その後、回復アニールを行う。また、全面にアルミニウム酸化膜１２２を形成し、回復アニールを行う。続いて、アルミニウム酸化膜１２２上に、ＴＥＯＳを用いてＮＳＧ膜１２３を形成し、その表面を平坦化する。

次に、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜１２３の表面を窒化する。次いで、図８Ｇに示すように、ＮＳＧ膜１２３上に、所定の位置に開口部を有するレジストパターン１９１を形成する。そして、レジストパターン１９１をマスクとしてＮＳＧ膜１２３等のエッチングを行うことにより、ソースまで達するコンタクトホール１１３ｓ及びドレインまで達するコンタクトホール１１３ｄを形成する。

続いて、図８Ｈに示すように、レジストパターン１９１を除去する。次に、全面にバリアメタル膜（図示せず）を形成し、その上に、タングステン膜（図示せず）を形成する。そして、タングステン膜及びバリアメタル膜をＮＳＧ膜１２３が露出するまで研磨する。この結果、コンタクトホール１１３ｓ内にコンタクトプラグ１１４ｓが形成され、コンタクトホール１１３ｄ内にコンタクトプラグ１１４ｄが形成される。次いで、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜１２３の表面を窒化する。その後、ＮＳＧ膜１２３上にシリコン酸窒化膜１１５を形成する。

次いで、図８Ｉに示すように、シリコン酸窒化膜１１５上に、所定の位置に開口部を有するレジストパターン１９２を形成する。そして、レジストパターン１９２をマスクとしてシリコン酸窒化膜１１５等のエッチングを行うことにより、上部電極（イリジウム酸化膜１２０）まで達するコンタクトホール１２７ｔ及び下部電極（白金膜１１８）まで達するコンタクトホール１２７ｂを形成する。

その後、図８Ｊに示すように、レジストパターン１９２を除去し、回復アニールを行う。

続いて、図８Ｋに示すように、エッチバックにより、シリコン酸窒化膜１１５を除去する。

次いで、図８Ｌに示すように、コンタクトプラグ１１４ｓ及び１１４ｄ、上部電極（イリジウム酸化膜１２０）並びに下部電極（白金膜１１８）に接する配線１３０を形成する。その後、窒素雰囲気中での熱処理を行う。続いて、全面にアルミニウム酸化膜１３１を形成する。その後、上層の配線等を形成する。

次に、スタック型強誘電体メモリの従来の製造方法について説明する。図９Ａ乃至図９Ｌは、スタック型強誘電体メモリの従来の製造方法を工程順に示す断面図である。

先ず、プレーナ型強誘電体メモリを製造する場合と同様にして、図９Ａに示すように、ＮＳＧ膜１１２の平坦化までの処理を行う。次に、ＮＳＧ膜１１２の脱水処理を行う。

次いで、図９Ｂに示すように、ＮＳＧ膜１１２上に、所定の位置に開口部を有するレジストパターン１９６を形成する。そして、レジストパターン１９６をマスクとしてＮＳＧ膜１１２等のエッチングを行うことにより、ソースまで達するコンタクトホール１５１ｓ及びドレインまで達するコンタクトホール１５１ｄを形成する。

続いて、図９Ｃに示すように、レジストパターン１９６を除去する。次に、全面にバリアメタル膜（図示せず）を形成し、その上に、タングステン膜（図示せず）を形成する。そして、タングステン膜及びバリアメタル膜をＮＳＧ膜１１２が露出するまで研磨する。この結果、コンタクトホール１５１ｓ内にコンタクトプラグ１５２ｓが形成され、コンタクトホール１５１ｄ内にコンタクトプラグ１５２ｄが形成される。次いで、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜１１２の表面を窒化する。

次に、図９Ｄに示すように、ＮＳＧ膜１１２上にシリコン酸窒化膜１５３及びＮＳＧ膜１５４を順次形成する。

次いで、図９Ｅに示すように、ＮＳＧ膜１５４上に、所定の位置に開口部を有するレジストパターン１９５を形成する。そして、レジストパターン１９５をマスクとしてＮＳＧ膜１５４等のエッチングを行うことにより、コンタクトプラグ１５２ｓまで達するコンタクトホール１５６ｓを形成する。

その後、図９Ｆに示すように、レジストパターン１９５を除去する。

続いて、全面にバリアメタル膜（図示せず）を形成し、その上に、タングステン膜（図示せず）を形成する。そして、タングステン膜及びバリアメタル膜をＮＳＧ膜１５４が露出するまで研磨する。この結果、図９Ｇに示すように、コンタクトホール１５６ｓ内にコンタクトプラグ１５７ｓが形成される。次いで、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜１５４の表面を窒化する。

次いで、図９Ｈに示すように、ＮＳＧ膜１５４上に下部電極膜１５８、ＰＺＴ膜１５９及び上部電極膜１６０を順次形成する。下部電極膜１５８の形成に当たっては、チタン膜、チタンアルミニウム窒化膜及びイリジウム膜を順次形成する。また、上部電極膜１６０の形成に当たっては、イリジウム酸化膜を形成した後、熱処理（ＲＴＡ）を行い、再度イリジウム酸化膜を形成し、その後にも熱処理（ＲＴＡ）を行う。

その後、図９Ｉに示すように、上部電極膜１６０上に白金膜１６１、チタン窒化膜１６２及びＮＳＧ膜１６３を順次形成する。

続いて、図９Ｊに示すように、ＮＳＧ膜１６３上に、強誘電体キャパシタを形成しようとする領域を覆うレジストパターン１９７を形成する。

次に、図９Ｋに示すように、レジストパターン１９７をマスクとしてＮＳＧ膜１６３のパターニングを行う。

次いで、図９Ｌに示すように、レジストパターン１９７及びＮＳＧ膜１６３をマスクとしてチタン窒化膜１６２のパターニングを行う。このパターニングの途中でレジストパターン１９７は消失する。

その後、図９Ｍに示すように、ＮＳＧ膜１６３及びチタン窒化膜１６２をマスクとして、白金膜１６１、上部電極膜１６０、ＰＺＴ膜１５９及び下部電極膜１５８を一括してパターニングする。このようにして、強誘電体キャパシタＣを形成する。

続いて、図９Ｎに示すように、ハードマスクとして用いたＮＳＧ膜１６３及びチタン窒化膜１６２を除去し、回復アニールを行う。

次に、図９Ｏに示すように、全面にアルミニウム酸化膜１６４を形成する。但し、アルミニウム酸化膜１６４は２層構造とし、下側の層を形成した後に熱処理（ＲＴＡ）を行う。

次いで、図９Ｐに示すように、高密度プラズマＣＶＤ法により全面にシリコン酸化膜１６５を形成し、その表面を平坦化する。その後、シリコン酸化膜１６５上に、所定の位置に開口部を有するレジストパターン１９８を形成する。そして、レジストパターン１９８をマスクとしてシリコン酸化膜１６５等のエッチングを行うことにより、コンタクトプラグ１５２ｄまで達するコンタクトホール１６６ｄを形成する。

続いて、図９Ｑに示すように、レジストパターン１９８を除去する。次に、全面にバリアメタル膜（図示せず）を形成し、その上に、タングステン膜（図示せず）を形成する。そして、タングステン膜及びバリアメタル膜をシリコン酸化膜１６５が露出するまで研磨する。この結果、コンタクトホール１６６ｄ内にコンタクトプラグ１６７ｄが形成される。

次いで、図９Ｒに示すように、シリコン酸化膜１６５上にシリコン酸窒化膜１６８を形成する。

その後、図９Ｓに示すように、シリコン酸窒化膜１６８上に、所定の位置に開口部を有するレジストパターン１９９を形成する。そして、レジストパターン１９９をマスクとしてシリコン酸窒化膜１６８等のエッチングを行うことにより、白金膜１６１まで達するコンタクトホール１６９ｔを形成する。

続いて、図９Ｔに示すように、レジストパターン１９９を除去し、回復アニールを行う。その後、エッチバックにより、シリコン酸窒化膜１６８を除去する。

次に、図９Ｕに示すように、全面にバリアメタル膜（図示せず）を形成し、その上に、タングステン膜（図示せず）を形成する。そして、タングステン膜及びバリアメタル膜をシリコン酸化膜１６５が露出するまで研磨する。この結果、コンタクトホール１６９ｔ内にコンタクトプラグ１７０ｔが形成される。

次いで、図９Ｖに示すように、コンタクトプラグ１６７ｓ及び１７０ｔに接する配線１７１を形成する。その後、窒素雰囲気中での熱処理を行う。続いて、全面にアルミニウム酸化膜１７２を形成する。その後、上層の配線等を形成する。

しかしながら、これらの従来の方法では、強誘電体キャパシタの回復アニールを十分に行うことができない場合がある。これは、上部電極まで到達するコンタクトホールが小さく、酸素の供給が十分ではないからである。コンタクトホールを大きくすれば酸素の供給量を多くすることは可能であるが、この場合には、隣り合うコンタクトホール同士の距離が狭まる。このため、その上に形成する配線に位置ずれが生じたときに、短絡等の不具合が生じやすくなる。更に、図８Ｌに示すように、配線１３０をコンタクトホール１２７ｔ及び１２７ｂ内にも形成する方法において位置ずれが生じると、イリジウム酸化膜１２０及び白金膜１１８がエッチングされることもある。このように、単にコンタクトホールを大きくしたのでは、配線を形成する際の位置ずれマージンが小さくなってしまう。

なお、特許文献１及び２には、コンタクトホールを大きくすることが記載されているが、上述のような位置ずれマージンの低下という問題が残っている。

特許第３３１３３４号公報 特開２００１−３５８３０９号公報

本発明は、製造上の不都合を生じさせることなく十分な回復アニールを実行することができる半導体装置の製造方法を提供することを目的とする。

本発明に係る半導体装置の製造方法では、半導体基板の上方に強誘電体キャパシタを形成し、その後、前記強誘電体キャパシタを覆う第１の絶縁膜を形成する。次に、前記第１の絶縁膜に前記強誘電体キャパシタの電極まで達する第１の開口部を形成する。次いで、前記強誘電体キャパシタの回復アニールを行う。続いて、前記第１の開口部内に導電プラグを形成する。その後、前記第１の絶縁膜及び導電プラグを覆う第２の絶縁膜を形成する。次に、前記第２の絶縁膜に前記第１の開口部よりも小さく、前記導電プラグまで達する第２の開口部を形成する。そして、前記第２の絶縁膜上に、前記第２の開口部を介して前記導電プラグに電気的に接続される配線を形成する。

図１Ａは、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図１Ｂは、図１Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｃは、図１Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｄは、図１Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｅは、図１Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｆは、図１Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｇは、図１Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｈは、図１Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｉは、図１Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｊは、図１Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｋは、図１Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｌは、図１Ｋに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｍは、図１Ｌに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｎは、図１Ｍに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｏは、図１Ｎに引き続き、強誘電体メモリの製造方法を示す断面図である。 図２Ａは、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す平面図である。 図２Ｂは、図２Ａに引き続き、強誘電体メモリの製造方法を示す平面図である。 図２Ｃは、図２Ｂに引き続き、強誘電体メモリの製造方法を示す平面図である。 図２Ｄは、図２Ｃに引き続き、強誘電体メモリの製造方法を示す平面図である。 図２Ｅは、図２Ｄに引き続き、強誘電体メモリの製造方法を示す平面図である。 図２Ｆは、図２Ｅに引き続き、強誘電体メモリの製造方法を示す平面図である。 図３Ａは、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図３Ｂは、図３Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図４Ａは、第１の実施形態の変形例を示す断面図である。 図４Ｂは、第２の実施形態の変形例を示す断面図である。 図５Ａは、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図５Ｂは、図５Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｃは、図５Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｄは、図５Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｅは、図５Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｆは、図５Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｇは、図５Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｈは、図５Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｉは、図５Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｊは、図５Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｋは、図５Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｌは、図５Ｋに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｍは、図５Ｌに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｎは、図５Ｍに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｏは、図５Ｎに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｐは、図５Ｏに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｑは、図５Ｐに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｒは、図５Ｑに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｓは、図５Ｒに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｔは、図５Ｓに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｕは、図５Ｔに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｖは、図５Ｕに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｗは、図５Ｖに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｘは、図５Ｗに引き続き、強誘電体メモリの製造方法を示す断面図である。 図６Ａは、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図６Ｂは、図６Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図７は、第３の実施形態の変形例を示す断面図である。 図８Ａは、従来のプレーナ型強誘電体メモリの製造方法を示す断面図である。 図８Ｂは、図８Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図８Ｃは、図８Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 図８Ｄは、図８Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。 図８Ｅは、図８Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。 図８Ｆは、図８Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。 図８Ｇは、図８Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。 図８Ｈは、図８Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。 図８Ｉは、図８Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。 図８Ｊは、図８Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。 図８Ｋは、図８Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。 図８Ｌは、図８Ｋに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ａは、従来のスタック型強誘電体メモリの製造方法を示す断面図である。 図９Ｂは、図９Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｃは、図９Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｄは、図９Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｅは、図９Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｆは、図９Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｇは、図９Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｈは、図９Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｉは、図９Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｊは、図９Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｋは、図９Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｌは、図９Ｋに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｍは、図９Ｌに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｎは、図９Ｍに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｏは、図９Ｎに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｐは、図９Ｏに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｑは、図９Ｐに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｒは、図９Ｑに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｓは、図９Ｒに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｔは、図９Ｓに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｕは、図９Ｔに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｖは、図９Ｕに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１０は、残留分極量を示すグラフである。 図１１は、平均残留分極量を示すグラフである。 図１２は、残留分極量のばらつき（３σ）を示すグラフである。 図１３は、残留分極量の熱減極率を示すグラフである。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。これらの実施形態では、強誘電体メモリセル部、論理回路部、周辺回路部及びパッド部を備えた強誘電体メモリを製造する。但し、以下の説明では、主に強誘電体メモリセル部について説明する。

（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１Ａ乃至図１Ｏは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第１の実施形態では、先ず、図１Ａに示すように、シリコン等からなる半導体基板１の表面に素子分離絶縁膜２を形成する。素子分離絶縁膜２は、例えばＬＯＣＯＳ（local oxidation of silicon）法又はＳＴＩ（shallow trench isolation）法により形成する。次に、素子分離絶縁膜２により画定された素子領域の表面にＰ型不純物（例えば、ホウ素）のイオン注入を行うことにより、Ｐウェル３を形成する。次いで、Ｐウェル３上にゲート絶縁膜４及びゲート電極５を形成する。その後、Ｐウェル３の表面にＮ型不純物（例えば、リン）のイオン注入を行うことにより、浅い不純物拡散層６を形成する。続いて、ゲート電極５の側方にサイドウォール絶縁膜７を形成する。次に、Ｐウェル３の表面にＮ型不純物（例えば、砒素）のイオン注入を行うことにより、深い不純物拡散層８を形成する。このようにして、トランジスタＴｒを形成する。トランジスタＴｒのチャネル長は特に限定されないが、例えば３６０μｍである。また、ゲート絶縁膜４は、例えば厚さが６ｎｍ〜７ｎｍのシリコン酸化膜であり、ゲート電極５は、例えば、厚さが５０ｎｍ程度のアモルファスシリコン層及びその上に形成された厚さが１５０ｎｍ程度のタングステンシリサイド層から構成される。なお、１個のトランジスタＴｒには、２個の不純物拡散層８が含まれているが、そのうちの一方は、他のトランジスタＴｒと共有されている。共有されている不純物拡散層８がドレインを構成し、共有されていない不純物拡散層８がソースを構成する。

次に、図１Ｂに示すように、トランジスタＴｒを覆うシリコン酸窒化膜１１をプラズマＣＶＤ法等により形成し、その上に、ＴＥＯＳを用いたプラズマＣＶＤ法等によりＮＳＧ（nondoped silicate glass）膜１２を形成する。シリコン酸窒化膜１１の厚さは２００ｎｍ程度とし、ＮＳＧ膜１２の厚さは６００ｎｍ程度とする。次いで、ＮＳＧ膜１２の表面を２００ｎｍ程度研磨することにより、平坦化する。

その後、図１Ｃに示すように、ＮＳＧ膜１２上に、ＴＥＯＳを用いたプラズマＣＶＤ法等により、厚さが１００ｎｍ程度のＮＳＧ膜１６を形成し、その脱水処理を行う。脱水処理では、例えば、半導体基板１の温度を６５０℃とし、処理時間を３０分間とし、窒素ガスの供給量を２ｌ（リットル）／分とする。次に、ＮＳＧ膜１６上にＰＶＤ法等により、厚さが２０ｎｍ程度のアルミニウム酸化膜１７を形成し、熱処理を行う。熱処理では、例えば、半導体基板１の温度を６５０℃とし、処理時間を６０秒間とし、酸素ガスの供給量を２ｌ（リットル）／分としたＲＴＡを行う。

次いで、図１Ｄに示すように、アルミニウム酸化膜１７上にＰＶＤ法等により白金膜１８、ＰＺＴ膜１９及びイリジウム酸化膜２０を順次形成する。例えば、白金膜１８の厚さは１５５ｎｍとし、ＰＺＴ膜１９の厚さは１５０ｎｍ〜２００ｎｍ程度とし、イリジウム酸化膜２０の厚さは２５０ｎｍとする。但し、ＰＺＴ膜１９の形成とイリジウム酸化膜２０の形成との間に熱処理を行う。この熱処理では、半導体基板１の温度を５６３℃とし、処理時間を９０秒間とし、酸素ガスの供給量を０．０５５ｌ（リットル）／分とし、アルゴンガスの供給量を１．９５ｌ（リットル）／分としたＲＴＡを行う。また、イリジウム酸化膜２０は２層構造とし、下側の層（厚さ：５０ｎｍ）を形成した後にも熱処理を行う。この熱処理では、半導体基板１の温度を７０８℃とし、処理時間を２０秒間とし、酸素ガスの供給量を０．０２ｌ（リットル）／分とし、アルゴンガスの供給量を２．００ｌ（リットル）／分としたＲＴＡを行う。

その後、図１Ｅに示すように、イリジウム酸化膜２０をパターニングし、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１の温度を６５０℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。続いて、ＰＺＴ膜１９をパターニングし、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１の温度を３５０℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。次に、全面に、ＰＶＤ法等により、厚さが５０ｎｍ程度のアルミニウム酸化膜２１を形成し、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１の温度を５５０℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。

次いで、図１Ｆに示すように、アルミニウム酸化膜２１及び白金膜１８をパターニングする。このようにして、強誘電体キャパシタＣを形成する。その後、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１の温度を６５０℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。また、全面に、ＰＶＤ法等により、厚さが２０ｎｍ程度のアルミニウム酸化膜２２を形成し、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１の温度を５５０℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。続いて、アルミニウム酸化膜２２上に、ＴＥＯＳを用いたプラズマＣＶＤ法等により、厚さが１５００ｎｍ程度のＮＳＧ膜２３を形成し、その表面を平坦化する。本実施形態では、アルミニウム酸化膜２１及び２２並びにＮＳＧ膜２３から第１の絶縁膜が構成されている。

次に、ＣＶＤ装置等を用いて、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜２３の表面を窒化する。このプラズマアニールでは、例えば、ＣＶＤ装置等を用いて、半導体基板１の温度を３５０℃とし、処理時間を２分間とし、Ｎ_２Ｏプラズマを発生させる。次いで、図１Ｇに示すように、ＮＧＳ膜２３上に、所定の位置に開口部を有するレジストパターン９１を形成する。そして、レジストパターン９１をマスクとしてＮＳＧ膜２３等のエッチングを行うことにより、ソースまで達するコンタクトホール１３ｓ及びドレインまで達するコンタクトホール１３ｄを形成する。

続いて、図１Ｈに示すように、レジストパターン９１を除去する。次に、全面に、例えばＰＶＤ法により厚さが７０ｎｍ程度のバリアメタル膜（図示せず）を形成し、その上に、例えばＣＶＤ法により厚さが５００ｎｍ程度のタングステン膜（図示せず）を形成する。バリアメタル膜の形成に当たっては、例えば、厚さが２０ｎｍ程度のチタン膜を形成した後、厚さが５０ｎｍ程度のチタン窒化膜を形成する。そして、タングステン膜及びバリアメタル膜をＮＳＧ膜２３が露出するまで、例えばＣＭＰ法により研磨する。この結果、コンタクトホール１３ｓ内にコンタクトプラグ１４ｓが形成され、コンタクトホール１３ｄ内にコンタクトプラグ１４ｄが形成される。次いで、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜２３の表面を窒化する。このプラズマアニールでは、例えば、ＣＶＤ装置等を用いて、半導体基板１の温度を３５０℃とし、処理時間を２分間とし、Ｎ₂Ｏプラズマを発生させる。その後、プラズマＣＶＤ法等により、厚さが１００ｎｍ程度のシリコン酸窒化膜１５を形成する。なお、シリコン酸窒化膜１５の厚さは、５０ｎｍ〜２００ｎｍ程度であることが好ましい。シリコン酸窒化膜１５が厚すぎると、その後の加工が困難になる場合があり、薄すぎると、水分の透過を妨げるという効果が不足する場合がある。シリコン酸窒化膜１５の代わりに、窒素を含有する他の膜を形成してもよい。

次いで、図１Ｉに示すように、シリコン酸窒化膜１５上に、所定の位置に開口部を有するレジストパターン９２を形成する。そして、レジストパターン９２をマスクとしてシリコン酸窒化膜１５等のエッチングを行うことにより、図２Ａに示すように、上部電極（イリジウム酸化膜２０）まで達するコンタクトホール２７ｔ及び下部電極（白金膜１８）まで達するコンタクトホール２７ｂを形成する。なお、コンタクトホール２７ｔ及び２７ｂの直径は、例えば１０００ｎｍ程度と、比較的大きなものとする。また、コンタクトホール２７ｔ及び２７ｂの最上部における面積は、上部電極（イリジウム酸化膜２０）の最表面の面積の０．９倍以上であることが好ましい。回復アニールの際の酸素の経路を大きく確保するためである。本実施形態では、コンタクトホール２７ｔ及び２７ｂが第１の開口部に相当する。

その後、図１Ｊに示すように、レジストパターン９２を除去し、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１の温度を５００℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。続いて、全面に、例えばＰＶＤ法により厚さが５０ｎｍ程度のチタン窒化膜（図示せず）をバリアメタル膜として形成し、その上に、例えばＣＶＤ法により厚さが９００ｎｍ程度のタングステン膜（図示せず）を形成する。そして、タングステン膜及びバリアメタル膜をシリコン酸窒化膜１５が露出するまで、例えばＣＭＰ法により研磨する。この結果、図２Ｂに示すように、コンタクトホール２７ｔ内にコンタクトプラグ２８ｔが形成され、コンタクトホール２７ｂ内にコンタクトプラグ２８ｂが形成される。本実施形態では、コンタクトプラグ２８ｔ及び２８ｂから導電プラグが構成されている。

次に、図１Ｋ及び図２Ｃに示すように、全面に、ＴＥＯＳを用いたプラズマＣＶＤ法等により、厚さが１００ｎｍ程度のＮＳＧ膜２４を形成する。その後、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜２４の表面を窒化する。このプラズマアニールでは、例えば、ＣＶＤ装置等を用いて、半導体基板１の温度を３５０℃とし、処理時間を２分間とし、Ｎ_２Ｏプラズマを発生させる。本実施形態では、ＮＳＧ膜２４から第２の絶縁膜が構成されている。また、ＮＳＧ膜２４は、後に、配線に対するエッチングストッパ膜として機能する。

次いで、図１Ｌ及び図２Ｄに示すように、所定の位置に開口部を有するレジストパターン９３を形成する。そして、レジストパターン９３をマスクとしてＮＳＧ膜２４等のエッチングを行うことにより、コンタクトプラグ１４ｓまで達するコンタクトホール２５ｓ、コンタクトプラグ１４ｄまで達するコンタクトホール２５ｄ、コンタクトプラグ２８ｔまで達するコンタクトホール２５ｔ、及びコンタクトプラグ２８ｂまで達するコンタクトホール２５ｂを形成する。コンタクトホール２５ｔ及び２５ｂの直径は、コンタクトホール２７ｔ及び２７ｂの直径よりも小さくする。本実施形態では、コンタクトホール２５ｔ及び２５ｂが第２の開口部に相当する。

その後、図１Ｍ及び図２Ｅに示すように、レジストパターン９３を除去する。

続いて、図１Ｎ及び図２Ｆに示すように、コンタクトホール２５ｓ、２５ｄ、２５ｔ及び２５ｂを介して、コンタクトプラグ１４ｓ、１４ｄ、２８ｔ及び２８ｂに接する配線３０を形成する。配線３０は、例えば、コンタクトプラグ１４ｓとコンタクトプラグ２８ｔとを電気的に接続する。なお、配線３０の形成に当たっては、先ず、ＰＶＤ法等により、厚さが１５０ｎｍ程度のチタン窒化膜、厚さが５５０ｎｍ程度のＡｌＣｕ合金膜、厚さが５ｎｍ程度のチタン膜、及び厚さが１５０ｎｍ程度のチタン窒化膜を順次形成する。次に、これらの膜のパターニングを行う。このパターニングの際に、ＮＳＧ膜２４がエッチングストッパ膜として機能する。

配線３０の形成後には、縦型炉を用い、半導体基板１の温度を３５０℃とし、処理時間を３０分間とし、窒素ガスの供給量を２０ｌ（リットル）／分とした熱処理を行う。次いで、図１Ｎに示すように、全面に、ＰＶＤ法等により、厚さが２０ｎｍ程度のアルミニウム酸化膜３１を形成する。

その後、図１Ｏに示すように、上層配線等を形成する。図１Ａ〜図１Ｎでは図示を省略しているが、強誘電体メモリセル部８１だけでなく、論理回路部８２、周辺回路部８３及びパッド部８４においても、トランジスタ及び配線等の形成を行っている。

このような第１の実施形態では、コンタクトホール２７ｔ及び２７ｂを大きなものとしているため、回復アニール時にＰＺＴ膜１９まで大量の酸素を供給することができる。また、配線３０は、コンタクトホール２７ｔ及び２７ｂよりも最上部の面積が小さいコンタクトホール２５ｔ及び２５ｂを介してコンタクトプラグ２８ｔ及び２８ｂに接している。このため、配線３０の位置ずれに伴う短絡、コンタクトプラグ２８ｔ及び２８ｂの損傷等の不具合が生じやすくなることはない。従って、新たな問題を生じさせることなく、十分な回復アニールを実行することが可能となり、種々の特性を向上させることができる。例えば、反転電荷量の向上、歩留りの向上、長期信頼性の向上等の効果が得られる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図３Ａ乃至図３Ｂは、本発明の第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

第２の実施形態では、先ず、第１の実施形態と同様に、レジストパターン９２の除去までの処理を行う（図１Ｍ参照）。次に、全面に、例えばＰＶＤ法によりバリアメタル膜（図示せず）を形成し、その上に、例えばＣＶＤ法によりタングステン膜（図示せず）を形成する。そして、タングステン膜及びバリアメタル膜をシリコン酸窒化膜２４が露出するまで、例えばＣＭＰ法により研磨する。この結果、図３Ａに示すように、コンタクトホール２５ｓ、２５ｄ、２５ｔ及び２５ｂ内にコンタクトプラグ４１ｓ、４１ｄ、４１ｔ及び４１ｂが形成される。本実施形態では、コンタクトプラグ４１ｔ及び４１ｂから第２の導電プラグが構成される。

続いて、図３Ｂに示すように、コンタクトプラグ４１ｓ、４１ｄ、４１ｔ及び４１ｂに接する配線３０を形成する。配線３０は、例えば、コンタクトプラグ４１ｓとコンタクトプラグ４１ｔとを電気的に接続する。

その後、第１の実施形態と同様に、熱処理からの処理を行う。

このような第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。

なお、第１及び第２の実施形態では、ＮＳＧ膜２４の代わりに、厚さが２０ｎｍ〜１００ｎｍ程度の他の酸化膜をＣＶＤ法等により形成してもよい。また、プラズマＣＶＤ法等により、厚さが２０ｎｍ〜１００ｎｍのシリコン酸窒化膜又はシリコン窒化膜等の窒素を含有する膜を、水分の透過を妨げるバリア膜として形成してもよい。また、ＰＶＤ法等により、厚さが２０ｎｍ〜５０ｎｍ程度の金属酸化膜を、水分及び水素の透過を妨げるバリア膜として形成してもよい。金属酸化膜としては、アルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、マグネシウム酸化膜又はマグネシウムチタン酸化膜等が挙げられる。更に、図４Ａ及び図４Ｂに示すように、金属酸化膜４２を形成した後にＮＳＧ膜２４を形成してもよい。なお、これらの膜が厚すぎると、その後の加工が困難になる場合があり、薄すぎると、エッチングストッパ膜として十分に機能しない場合があったり、水分及び水素の透過を妨げるという効果が不足したりする場合がある。また、塗布型の膜の形成は行わないことが好ましい。塗布型の膜を形成する場合には、多くの水が使用されるからである。

また、コンタクトホール２７ｔ及び２７ｂの双方がコンタクトホール２５ｔ及び２５ｂよりも大きいことが好ましいが、少なくとも一方が大きければ、従来よりも高い回復アニールの効果を得ることが可能である。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図５Ａ乃至図５Ｘは、本発明の第３の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

第３の実施形態では、先ず、第１の実施形態と同様に、図５Ａに示すように、ＮＳＧ膜１２の形成及び平坦化までの処理を行う。次に、ＮＳＧ膜１２の脱水処理を行う。脱水処理では、例えば、半導体基板１の温度を６５０℃とし、処理時間を３０分間とし、窒素ガスの供給量を２ｌ（リットル）／分とする。

次いで、図５Ｂに示すように、ＮＳＧ膜１２上に、所定の位置に開口部を有するレジストパターン９６を形成する。そして、レジストパターン９６をマスクとしてＮＳＧ膜１２等のエッチングを行うことにより、ソースまで達するコンタクトホール５１ｓ及びドレインまで達するコンタクトホール５１ｄを形成する。

続いて、図５Ｃに示すように、レジストパターン９６を除去する。次に、全面に、例えばＰＶＤ法により厚さが７０ｎｍ程度のバリアメタル膜（図示せず）を形成し、その上に、例えばＣＶＤ法により厚さが５００ｎｍ程度のタングステン膜（図示せず）を形成する。バリアメタル膜の形成に当たっては、例えば、厚さが２０ｎｍ程度のチタン膜を形成した後、厚さが５０ｎｍ程度のチタン窒化膜を形成する。そして、タングステン膜及びバリアメタル膜をＮＳＧ膜１２が露出するまで、例えばＣＭＰ法により研磨する。この結果、コンタクトホール５１ｓ内にコンタクトプラグ５２ｓが形成され、コンタクトホール５１ｄ内にコンタクトプラグ５２ｄが形成される。次いで、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜１２の表面を窒化する。このプラズマアニールでは、例えば、ＣＶＤ装置等を用いて、半導体基板１の温度を３５０℃とし、処理時間を２分間とし、Ｎ_２Ｏプラズマを発生させる。

次に、図５Ｄに示すように、プラズマＣＶＤ法等により、ＮＳＧ膜１２上に、厚さが１００ｎｍ程度のシリコン酸窒化膜５３を形成し、その上に、ＴＥＯＳを用いたプラズマＣＶＤ法等により、厚さが１００ｎｍ程度のＮＳＧ膜５４を形成する。更に。ＮＳＧ膜５４上に、酸化防止膜５５を形成する。酸化防止膜５５としては、例えば、プラズマＣＶＤ法等により、厚さが３０ｎｍ〜５０ｎｍ程度のシリコン酸窒化膜を形成するか、ＰＶＤ法等により、厚さが１０ｎｍ〜２０ｎｍ程度のアルミニウム酸化膜を形成する。なお、酸化防止膜５５を形成しなくてもよい。

次いで、図５Ｅに示すように、酸化防止膜５５上に、所定の位置に開口部を有するレジストパターン９５を形成する。そして、レジストパターン９５をマスクとして酸化防止膜５５等のエッチングを行うことにより、コンタクトプラグ５２ｓまで達するコンタクトホール５６ｓを形成する。

その後、図５Ｆに示すように、レジストパターン９５を除去する。

続いて、全面に、例えばＰＶＤ法により厚さが７０ｎｍ程度のバリアメタル膜（図示せず）を形成し、その上に、例えばＣＶＤ法により厚さが５００ｎｍ程度のタングステン膜（図示せず）を形成する。バリアメタル膜の形成に当たっては、例えば、厚さが２０ｎｍ程度のチタン膜を形成した後、厚さが５０ｎｍ程度のチタン窒化膜を形成する。そして、タングステン膜及びバリアメタル膜を酸化防止膜５５が露出するまで、例えばＣＭＰ法により研磨する。この結果、図５Ｇに示すように、コンタクトホール５６ｓ内にコンタクトプラグ５７ｓが形成される。酸化防止膜５５が形成されていない場合、次いで、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜５４の表面を窒化する。プラズマアニールでは、例えば、半導体基板１の温度を３５０℃とし、処理時間を２分間とし、Ｎ₂Ｏプラズマを発生させる。

次いで、図５Ｈに示すように、酸化防止膜５５上に下部電極膜５８、ＰＺＴ膜５９及び上部電極膜６０（例えばイリジウム膜）を順次形成する。下部電極膜５８の形成に当たっては、先ず、ＰＶＤ法等により、厚さが２０ｎｍ程度のチタン膜を形成し、その上に、ＰＶＤ法等により、厚さが１００ｎｍ程度のチタンアルミニウム窒化膜を形成し、その上に、厚さが１００ｎｍ程度のイリジウム膜を形成する。また、ＰＺＴ膜５９の厚さは、１２０ｎｍ程度とする。また、上部電極膜６０は２層構造とし、下側の層（厚さ：５０ｎｍ程度）を形成した後に熱処理を行う。この熱処理では、半導体基板１の温度を７２５℃とし、処理時間を６０秒間とし、酸素ガスの供給量を０．０２５ｌ（リットル）／分としたＲＴＡを行う。また、上側の層（厚さ：１００ｎｍ程度）を形成した後にも熱処理を行う。この熱処理では、半導体基板１の温度を７００℃とし、処理時間を６０秒間とし、酸素ガスの供給量を０．０２５ｌ（リットル）／分としたＲＴＡを行う。

その後、図５Ｉに示すように、上部電極膜６０上に、ＰＶＤ法等により、厚さが１００ｎｍ程度の白金膜６１を形成し、その上に、ＰＶＤ法等により、厚さが２００ｎｍ程度のチタン窒化膜６２を形成し、その上に、ＴＥＯＳを用いたプラズマＣＶＤ法等により、厚さが７００ｎｍ程度のＮＳＧ膜６３を形成する。なお、白金膜６１の代わりにイリジウム膜を形成してもよい。また、白金膜６１を上部電極膜の一部とみなしてもよい。

続いて、図５Ｊに示すように、ＮＳＧ膜６３上に、強誘電体キャパシタを形成しようとする領域を覆うレジストパターン９７を形成する。

次に、図５Ｋに示すように、レジストパターン９７をマスクとしてＮＳＧ膜６３のパターニングを行う。

次いで、図５Ｌに示すように、レジストパターン９７及びＮＳＧ膜６３をマスクとしてチタン窒化膜６２のパターニングを行う。このパターニングの途中でレジストパターン９７は消失する。

その後、図５Ｍに示すように、ＮＳＧ膜６３及びチタン窒化膜６２をマスクとして、白金膜６１、上部電極膜６０、ＰＺＴ膜５９及び下部電極膜５８を一括してパターニングする。このようにして、強誘電体キャパシタＣを形成する。

続いて、図５Ｎに示すように、ハードマスクとして用いたＮＳＧ膜６３及びチタン窒化膜６２を除去し、回復アニールを行う。ＮＳＧ膜６３及びチタン窒化膜６２では、例えばドライエッチング及びウェットエッチングを行う。また、回復アニールでは、例えば、縦型炉を用い、半導体基板１の温度を３５０℃とし、処理時間を４０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。

次に、図５Ｏに示すように、全面に、ＡＬＤ（atomic layer deposition）法等により、厚さが５０ｎｍ程度のアルミニウム酸化膜６４を形成する。但し、アルミニウム酸化膜６４は２層構造とし、下側の層（厚さ：２ｎｍ程度）を形成した後に回復アニールを行う。この回復アニールでは、半導体基板１の温度を６００℃とし、処理時間を４０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分としたＲＴＡを行う。また、上側の層の厚さは４８ｎｍ程度とする。

次いで、図５Ｐに示すように、全面に、高密度プラズマＣＶＤ法等により、厚さが１５００ｎｍ程度のシリコン酸化膜６５を形成し、その表面を平坦化する。本実施形態では、アルミニウム酸化膜６４及びシリコン酸化膜６５から第１の絶縁膜が構成されている。その後、シリコン酸化膜６５上に、所定の位置に開口部を有するレジストパターン９８を形成する。そして、レジストパターン９８をマスクとしてシリコン酸化膜６５等のエッチングを行うことにより、コンタクトプラグ５２ｓまで達するコンタクトホール６６ｓを形成する。

続いて、図５Ｑに示すように、レジストパターン９８を除去する。

次に、全面に、例えばＰＶＤ法により厚さが７０ｎｍ程度のバリアメタル膜（図示せず）を形成し、その上に、例えばＣＶＤ法により厚さが５００ｎｍ程度のタングステン膜（図示せず）を形成する。バリアメタル膜の形成に当たっては、例えば、厚さが２０ｎｍ程度のチタン膜を形成した後、厚さが５０ｎｍ程度のチタン窒化膜を形成する。そして、タングステン膜及びバリアメタル膜をシリコン酸化膜６５が露出するまで、例えばＣＭＰ法により研磨する。この結果、図５Ｑに示すように、コンタクトホール６６ｓ内にコンタクトプラグ６７ｓが形成される。

次いで、図５Ｒに示すように、シリコン酸化膜６５上に、プラズマＣＶＤ法等により、厚さが１００ｎｍ程度のシリコン酸窒化膜６８を形成する。

その後、図５Ｓに示すように、全面に、所定の位置に開口部を有するレジストパターン９９を形成する。そして、レジストパターン９９をマスクとしてシリコン酸窒化膜６８等のエッチングを行うことにより、白金膜６１まで達するコンタクトホール６９ｔを形成する。なお、コンタクトホール６９ｔの直径は、例えば１０００ｎｍ程度と、比較的大きなものとする。また、コンタクトホール６９ｔの最上部における面積は、上部電極の最表面の面積の０．９倍以上であることが好ましい。回復アニールの際の酸素の経路を大きく確保するためである。本実施形態では、コンタクトホール６９ｔが第１の開口部に相当する。

続いて、図５Ｔに示すように、レジストパターン９９を除去し、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１の温度を５００℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。次に、全面に、例えばＰＶＤ法により厚さが７０ｎｍ程度のバリアメタル膜（図示せず）を形成し、その上に、例えばＣＶＤ法により厚さが８００ｎｍ程度のタングステン膜（図示せず）を形成する。バリアメタル膜の形成に当たっては、例えば、厚さが２０ｎｍ程度のチタン膜を形成した後、厚さが５０ｎｍ程度のチタン窒化膜を形成する。そして、タングステン膜及びバリアメタル膜をシリコン酸窒化膜６８が露出するまで、例えばＣＭＰ法により研磨する。この結果、コンタクトホール６９ｔ内にコンタクトプラグ７０ｔが形成される。本実施形態では、コンタクトプラグ７０ｔから導電プラグが構成されている。

次いで、図５Ｕに示すように、全面に、ＴＥＯＳを用いたプラズマＣＶＤ法等により、厚さが１００ｎｍ程度のＮＳＧ膜７１を形成する。その後、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜７１の表面を窒化する。このプラズマアニールでは、例えば、ＣＶＤ装置を用いて、半導体基板１の温度を３５０℃とし、処理時間を２分間とし、Ｎ_２Ｏプラズマを発生させる。本実施形態では、ＮＳＧ膜７１から第２の絶縁膜が構成されている。また、ＮＳＧ膜７１は、後に、配線に対するエッチングストッパ膜として機能する。

その後、図５Ｖに示すように、全面に、所定の位置に開口部を有するレジストパターン１００を形成する。そして、レジストパターン１００をマスクとしてＮＳＧ膜７１等のエッチングを行うことにより、コンタクトプラグ７０ｔまで達するコンタクトホール７２ｔを形成する。コンタクトホール７２ｔの直径は、コンタクトホール６９ｔの直径よりも小さくする。本実施形態では、コンタクトホール７２ｔが第２の開口部に相当する。

続いて、図５Ｗに示すように、レジストパターン１００を除去する。

次に、図５Ｘに示すように、コンタクトプラグ７０ｔ及び６７ｄに接する配線７３を形成する。なお、配線７３の形成に当たっては、先ず、ＰＶＤ法等により、厚さが１５０ｎｍ程度のチタン窒化膜、厚さが５５０ｎｍ程度のＡｌＣｕ合金膜、厚さが５ｎｍ程度のチタン膜、及び厚さが１５０ｎｍ程度のチタン窒化膜を順次形成する。次に、これらの膜のパターニングを行う。

配線７３の形成後には、縦型炉を用い、半導体基板１の温度を３５０℃とし、処理時間を３０分間とし、窒素ガスの供給量を２０ｌ（リットル）／分とした熱処理を行う。次いで、全面に、ＰＶＤ法等により、厚さが２０ｎｍ程度のアルミニウム酸化膜７４を形成する。

その後、上層配線等を形成する。なお、図５Ａ〜図５Ｘでは図示を省略しているが、第１の実施形態と同様に、強誘電体メモリセル部だけでなく、論理回路部、周辺回路部及びパッド部においても、トランジスタ及び配線等の形成を行っている。

このような第３の実施形態では、コンタクトホール６９ｔを大きなものとしているため、回復アニール時にＰＺＴ膜５９まで大量の酸素を供給することができる。また、配線７３は、コンタクトホール６９ｔよりも最上部の面積が小さいコンタクトホール７２ｔを介してコンタクトプラグ７０ｔに接している。このため、配線７３の位置ずれに伴う短絡、コンタクトプラグ７０ｔの損傷等の不具合が生じやすくなることはない。従って、第１の実施形態と同様に、新たな問題を生じさせることなく、十分な回復アニールを実行することが可能となり、種々の特性を向上させることができる。

（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図６Ａ乃至図６Ｂは、本発明の第４の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

第４の実施形態では、先ず、第３の実施形態と同様に、図６Ａに示すように、アルミニウム酸化膜６４の形成までの処理を行う。次に、アルミニウム酸化膜６４上に、ＡＬＤ法等により、厚さが５０ｎｍ程度のアルミニウム酸化膜８２を形成する。

次いで、アルミニウム酸化膜８２のエッチバックを行うことにより、図６Ｂに示すように、強誘電体キャパシタＣの側方にアルミニウム酸化膜８２の一部をサイドウォール絶縁膜として残す。

その後、第３の実施形態と同様に、シリコン酸化膜６５の形成からの処理を行う。

このような第４の実施形態では、強誘電体キャパシタＣの側方に、アルミニウム酸化膜８２がサイドウォール絶縁膜として形成されるため、水素の浸入に伴う強誘電体キャパシタＣの劣化をより抑制することが可能となる。

なお、アルミニウム酸化膜８２の代わりに、プラズマＣＶＤ法等によりシリコン酸窒化膜等の窒素を含有する膜を形成してもよい。また、チタン酸化膜、ジルコニウム酸化膜、マグネシウム酸化膜又はマグネシウムチタン酸化膜等の金属酸化膜を形成してもよい。

また、第３及び第４の実施形態において、第２の実施形態のように、コンタクトホール７２ｓ及び７２ｔ内にコンタクトプラグ（第２の導電プラグ）を形成した後に、配線７３を形成してもよい。

また、ＮＳＧ膜７１の代わりに、厚さが２０ｎｍ〜１００ｎｍ程度の他の酸化膜をＣＶＤ法等により形成してもよい。また、プラズマＣＶＤ法等により、厚さが２０ｎｍ〜１００ｎｍのシリコン酸窒化膜又はシリコン窒化膜等の窒素を含有する膜を、水分の透過を妨げるバリア膜として形成してもよい。また、ＰＶＤ法等により、厚さが２０ｎｍ〜５０ｎｍ程度の金属酸化膜を、水分及び水素の透過を妨げるバリア膜として形成してもよい。金属酸化膜としては、アルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、マグネシウム酸化膜又はマグネシウムチタン酸化膜等が挙げられる。更に、図７に示すように、金属酸化膜８１を形成した後にＮＳＧ膜７１を形成してもよい。なお、これらの膜が厚すぎると、その後の加工が困難になる場合があり、薄すぎると、エッチングストッパ膜として十分に機能しない場合があったり、水分及び水素の透過を妨げるという効果が不足したりする場合がある。また、塗布型の膜の形成は行わないことが好ましい。塗布型の膜を形成する場合には、多くの水が使用されるからである。

なお、第１及び第２の実施形態では、コンタクトプラグ１４ｓ及び１４ｄを、例えばＮＳＧ膜１２の表面を基準に２分割して形成してもよい。また、第３及び第４の実施形態では、コンタクトプラグ５２ｓ及び６７ｓを単一のコンタクトプラグとして形成してもよい。

ここで、本願発明者が行った実験について説明する。この実験では、５個の試料（試料Ｎｏ．１〜Ｎｏ．５）を作製した。試料Ｎｏ．１は、図８Ａ乃至図８Ｌに示す従来の方法で作製した強誘電体メモリである。試料Ｎｏ．２は、試料Ｎｏ．１に対し、コンタクトホール１２７ｔの大きさを５０％まで減らして作製した強誘電体メモリである。試料Ｎｏ．３は、試料Ｎｏ．１に対し、コンタクトホール１２７ｔを形成した後の回復アニールの時間を１０％増加させて作製した強誘電体メモリである。試料Ｎｏ．４及び５は、図１Ａ乃至図１Ｏに示す第１の実施形態に沿った方法で作製した強誘電体メモリである。なお、試料Ｎｏ．１では、コンタクトホール１２７ｔの平均直径を６００ｎｍとし、試料Ｎｏ．４及び５では、コンタクトホール２７ｔの平均直径を８００ｎｍとした。

そして、これらの試料について、残留分極量（Ｑｓｗ）を測定し、その熱減極率も求めた。なお、残留分極量の測定は、１枚のウェハ内の９０点において行った。また、熱減極率としては、２４℃での残留分極量を基準とした、２４℃での残留分極量と９０℃での残留分極量との差の割合（％）を求めた。つまり、熱減極率としては「（（２４℃でのＱｓｗ）−（９０℃でのＱｓｗ））／（２４℃でのＱｓｗ）×１００」を求めた。図１０は、残留分極量を示すグラフであり、図１１は、平均残留分極量を示すグラフであり、図１２は、残留分極量のばらつき（３σ）を示すグラフである。また、図１３は、残留分極量の熱減極率を示すグラフである。

図１０〜図１２に示すように、試料Ｎｏ．４及び５において、試料Ｎｏ．１〜３よりも高い残留分極量が得られた。このことは、第１の実施形態によれば、残留分極量を従来のものよりも向上させることができることを意味している。また、試料Ｎｏ．２では、試料Ｎｏ．１よりも残留分極量が低かった。また、試料Ｎｏ．３では、回復アニールの時間が長いものの、残留分極量は試料Ｎｏ．１と同程度であった。

熱減極率は、温度上昇に伴う残留分極量の変化の割合を示し、この値が小さいほど、温度上昇の影響を受けずにデータを安定して保持できるといえる。つまり、熱減極率が低いほど、データ保持性能（Retention特性）が高く、高い歩留り及び長期信頼性を得ることができる。そして、この実験の結果によれば、図１３に示すように、試料Ｎｏ．４及び５において、試料Ｎｏ．１〜３よりも低い熱減極率が得られた。このことは、第１の実施形態によれば、データ保持性能を従来のものよりも向上させることができることを意味している。

本発明によれば、回復アニールの際に第１の開口部を介して大量の酸素を強誘電体キャパシタに供給することができる。また、第１の開口部内に形成する第１の導電プラグと配線との間に、第１の開口部よりも小さい第２の開口部を介在させているため、配線の位置ずれマージンを狭めなくてもよい。

Claims (10)

1. 半導体基板の上方に強誘電体キャパシタを形成する工程と、
   前記強誘電体キャパシタを覆う第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜に前記強誘電体キャパシタの電極まで達する第１の開口部を形成する工程と、
   前記強誘電体キャパシタの回復アニールを行う工程と、
   前記第１の開口部内に導電プラグを形成する工程と、
   前記第１の絶縁膜及び導電プラグを覆う第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜に前記第１の開口部よりも小さく、前記導電プラグまで達する第２の開口部を形成する工程と、
   前記第２の絶縁膜上に、前記第２の開口部を介して前記導電プラグに電気的に接続される配線を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記第１の開口部として、少なくとも前記強誘電体キャパシタの上部電極まで達するものを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１の開口部の最上部における面積は、前記上部電極の最表面の面積の０．９倍以上であることを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記配線として、前記導電プラグに接するものを形成することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
5. 前記第２の開口部を形成する工程と前記配線を形成する工程との間に、
   前記第２の開口部内に第２の導電プラグを形成する工程を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
6. 前記強誘電体キャパシタとして、プレーナ型構造のものを形成することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
7. 前記強誘電体キャパシタとして、スタック型構造のものを形成することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
8. 前記強誘電体キャパシタを形成する工程と前記第１の絶縁膜を形成する工程との間に、前記強誘電体キャパシタの側方にサイドウォール絶縁膜を形成する工程を有することを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記第２の絶縁膜として、水分及び水素の透過を妨げるバリア膜並びに前記配線に対するエッチングストッパ膜をこの順で形成することを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
10. 前記バリア膜として、金属酸化膜を形成し、
    前記エッチングストッパ膜として、ＣＶＤ法により酸化膜を形成することを特徴とする請求項９に記載の半導体装置の製造方法。

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