JP6187061B2 - 半導体装置の製造方法 - Google Patents
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、上部電極にIrOx(酸化イリジウム:xは正の整数)膜を用いるのが、近年の主流になりつつある。下部電極にPt膜を用いる理由として、PZTの結晶構造はPtの結晶構造に近く、Ptの結晶配向が揃った上にPZTを形成すると、PZTの結晶配向が向上するためである。また、上部電極にIrOx膜を用いる理由として、上部電極にPt膜を用いると、Pt膜の還元作用により強誘電体膜が還元される場合があるが、上部電極にIrOx膜を用いると、強誘電体膜の還元が生じ難いためである。
、前記キャパシタを覆う層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングして、前記層間絶縁膜に、前記キャパシタに達するコンタクトホールを形成する工程と、前記コンタクトホール内にALD法により第1水素バリア膜を形成する工程と、前記第1水素バリア膜をエッチバックして、前記コンタクトホール内で前記キャパシタの少なくとも一部を露出させる工程と、前記露出させる工程の後、前記コンタクトホール内に、露出した前記キャパシタを覆う第1導電膜を形成する工程と、を備える。
実施例1に係る半導体装置及び半導体装置の製造方法について説明する。図1〜図20は、実施例1に係る半導体装置の製造方法を示す工程図及び断面図である。実施例1では、プレーナ型の強誘電体キャパシタを有するFeRAM(Ferroelectric Random Access Memory)を例として説明する。FeRAMは、半導体装置の一例である。
(Si)基板である。半導体基板1は、基板の一例である。例えば、LOCOS(Local Oxidation Silicon)法又はSTI(Shallow Trench Isolation)法により、半導体基板
1に素子分離絶縁膜2を形成する。半導体基板1内には、pウェル3が形成されている。半導体基板1におけるn型MOS(Metal Oxide Semiconductor)トランジスタ形成領域
4にホウ素(B)等のp型不純物をイオン注入することにより、半導体基板1内にpウェル3を形成する。図1では図示していないが、半導体基板1内には、nウェルが形成されている。半導体基板1におけるp型MOSトランジスタ形成領域にリン(P)等のn型不純物をイオン注入することにより、半導体基板1内にnウェルを形成する。
相成長)法により、半導体基板1上にポリシリコンを形成し、フォトリソグラフィ及び異方性ドライエッチングにより、ポリシリコンをパターニングすることにより、ゲート電極5を形成する。pウェル3内には、n型LDD(Lightly Doped Drain)領域6が形成さ
れている。ゲート電極5をマスクとして、pウェル3にリン等のn型不純物をイオン注入することにより、pウェル3内にn型LDD領域6を形成する。図1では図示していないが、nウェル内には、p型LDD領域が形成されている。ゲート電極5をマスクとして、nウェルにホウ素等のp型不純物をイオン注入することにより、nウェル内にp型LDD領域を形成する。
)等の絶縁膜を形成し、絶縁膜をエッチバックすることにより、サイドウォール絶縁膜7を形成する。pウェル3内には、n型ソース・ドレイン拡散領域8が形成されている。ゲート電極5及びサイドウォール絶縁膜7をマスクとして、pウェル3内にヒ素(As)等のn型不純物をイオン注入することにより、pウェル3内にn型ソース・ドレイン拡散領域8を形成する。図1では図示していないが、nウェル内には、p型ソース・ドレイン拡散領域が形成されている。ゲート電極5及びサイドウォール絶縁膜7をマスクとして、nウェル内にホウ素等のp型不純物をイオン注入することにより、nウェル内にp型ソース・ドレイン拡散領域を形成する。
より、層間絶縁膜12を200nm程度研磨して、層間絶縁膜12の表面を平坦化する。
ォトレジスト膜(図示せず)を形成する。次に、フォトレジスト膜をマスクとして、異方性ドライエッチングを行うことにより、層間絶縁膜12にn型MOSトランジスタ9及びp型トランジスタに達するコンタクトホールを形成する。次いで、例えば、アッシングにより、層間絶縁膜12上のフォトレジスト膜を除去する。次に、コンタクトホールの側壁を7nm程度、RFエッチングした後、例えば、CVD法により、層間絶縁膜12上にTi(チタン)膜を10nm程度、TiN(窒化チタン)膜を20nm程度形成する。これにより、コンタクトホール内にTi膜及びTiN膜が形成される。次いで、例えば、CVD法により、層間絶縁膜12上にW(タングステン)膜を形成する。これにより、コンタクトホール内にW膜が形成される。次に、例えば、CMP法により、層間絶縁膜12上のTi膜、TiN膜及びW膜を除去することにより、コンタクトホール内にコンタクトプラグ13を形成する。
上に水素バリア膜(水素拡散抑止膜)16を20nm程度形成する。水素バリア膜16は、絶縁膜であり、例えば、ALO膜(酸化アルミニウム膜、アルミナ膜)である。次に、例えば、半導体基板1をRTA(Rapid Thermal Annealing)装置内に載置し、酸素雰囲
気中において、650℃程度の温度で、熱処理を行う。
Ar(アルゴン)及び酸素雰囲気中において、570℃程度の温度で、熱処理を行う。次に、例えば、PVD法により、強誘電体膜18上に上部電極膜19を50nm程度形成する。上部電極膜19は、例えば、IrOx(酸化イリジウム)膜である。次いで、例えば、半導体基板1をRTA装置内に載置し、Ar及び酸素雰囲気中において、710℃程度の温度で、熱処理を行う。次いで、例えば、PVD法により、上部電極膜19上に再度、200nm程度の上部電極膜19を形成する。なお、図6では、上部電極膜19の2層膜を1層膜として表示している。
電極部21上のフォトレジスト膜を除去する。
CVD法により、層間絶縁膜26を形成してもよい。次に、例えば、CMP法により、層間絶縁膜26の表面を平坦化する。
に、強誘電体キャパシタ24の上部電極部21及び下部電極部23に達するコンタクトホール32を形成する。水素バリア膜25、28は、エッチングガスとの反応性が低いため、エッチングによって、エッチング生成物33が、フォトレジスト膜31の開口部の側壁及びコンタクトホール32の側壁に付着する。なお、エッチング生成物33は、上部電極上に水素バリア膜が存在すれば生成され得る。そのため、キャパシタ24上に成膜される層間絶縁膜や水素バリア膜は、図10の構成に限定されない。
ル32内に導入し、WF6を水素で還元することにより、コンタクトホール32内にW膜
92を形成する。W膜92は、導電膜91を核として成長が始まる。エッチング生成物33と上部電極部21との間には、導電膜91が形成されていない。したがって、エッチング生成物33と上部電極部21との間には、W膜92が形成されない。そのため、コンタクトホール32内に水素を導入している間、エッチング生成物33の下側における上部電極部21が水素に晒される。
及び水素をコンタクトホール32内に導入する。したがって、コンタクトホール32内にW膜92が埋め込まれるまで、コンタクトホール32内に水素が導入され、エッチング生成物33の下側における上部電極部21は水素に晒され続ける。このように、コンタクトホール32内にW膜92が埋め込まれるまで、上部電極部21が水素によって還元され、強誘電体キャパシタ24の強誘電体特性が劣化する。強誘電体特性が劣化した強誘電体キャパシタ24は、予備試験(Preliminary Test)によりリジェクトされれば良いが、強誘電体特性が劣化した強誘電体キャパシタ24は、予備試験ではリジェクトされ難い。リジェクトされなかった強誘電体キャパシタ24を備えるFeRAMは、その後、経時劣化により特性劣化し、デバイス不良となる。なお、上部電極部21上に残存するエッチング生成物33が大きい場合、強誘電体キャパシタ24の導通が確保されなくなる可能性がある。しかし、上部電極部21上に残存するエッチング生成物33が大きい場合、そのような強誘電体キャパシタ24は、予備試験によってリジェクトされる。
)法により、コンタクトホール32内に水素バリア膜(水素拡散抑止膜)41を1〜5nm程度形成する。水素バリア膜41は、絶縁膜であり、例えば、ALO膜である。ALD法は、成膜チャンバー内に複数種類の成長ガス(反応ガス)を交互に導入することにより、成膜対象物の表面に一原子層ずつ反応生成物を堆積させる薄膜形成方法である。すなわち、第1の成長ガスが成膜対象物上に吸着されている状態で、第1の成長ガスと反応する別の第2の成長ガスを供給することにより、第1の成長ガスと第2の成長ガスとを反応させて、成膜対象物に薄膜を形成する。この場合、第1の成長ガスを成膜対象物上に吸着させた後、吸着しなかった第1の成長ガスを不活性ガスにより排出する。次いで、第2の成長ガスを供給して、成膜対象物上に吸着した第1の成長ガスと反応させた後、反応しなかった第2の成長ガスを不活性ガスにより排出する。
・成膜温度:250℃程度
・第1の成長ガス:O3(オゾン)ガス(O3ガスをH2Oガスに代えてもよい)
・第2の成長ガス:TMA(トリメチルアミン)ガス
水素バリア膜41は、層間絶縁膜29上、コンタクトホール32の側壁、エッチング生成物33の周囲及び上部電極部21上であって、エッチング生成物33によって遮蔽されていない部分に成膜される。ALD法によって形成される水素バリア膜41は、狭い隙間にも入り込む。そのため、水素バリア膜41は、上部電極部21上であって、エッチング生成物33によって遮蔽されている部分に成膜される。すなわち、エッチング生成物33と上部電極部21との間に、水素バリア膜41が成膜される。したがって、エッチング生成物33と上部電極部21との間にも、水素バリア膜41が形成されており、コンタクトホール32内における上部電極部21の上面は、水素バリア膜41によって覆われている。
ックを行うことにより、水素バリア膜41を部分的に除去してもよい。異方性エッチバックの条件としては、例えばAr及びCl2の雰囲気で行うアルゴンスパッタエッチングや
、Ar雰囲気で行う非反応性デポジションエッチングを用いてもよい。なお、異方性エッチバックを行う際のArやCl2等の流量及び流量比は適宜調整し得る。また、異方性エ
ッチバックの他に、イオンスパッタエッチングを行うことにより、水素バリア膜41を部分的に除去してもよい。
0℃程度の温度で、熱処理を行ってもよい。導電膜42は、Tiを含む合金膜であり、例えば、TiN膜又はTiAlN(窒化チタンアルミニウム)膜である。導電膜42は、TiN膜及びTiAlN膜の積層膜であってもよい。また、コンタクトホール32内の側面に形成される導電膜42の膜厚は、コンタクトホール32内の底面に形成される導電膜42の膜厚よりも薄くなってもよい。
上部電極部21上であって、エッチング生成物33によって遮蔽されている部分に、水素バリア膜41が形成されている。水素バリア膜41は、コンタクトホール32内であって、強誘電体キャパシタ24上の第1の部分に接して形成され、導電膜42は、コンタクトホール32内であって、強誘電体キャパシタ24上の第2の部分に接して形成されている。したがって、コンタクトホール32内における上部電極部21の上面は、水素バリア膜41及び導電膜42によって覆われている。
コンタクトホール32内に導入し、WF6を水素で還元することにより、コンタクトホー
ル32内にW膜43を形成する。W膜43は、導電膜42を核として成長が始まるため、導電膜42を覆うようにして、W膜43がコンタクトホール32内に形成される。コンタクトホール32内における上部電極部21の上面は、水素バリア膜41及び導電膜42によって覆われている。したがって、コンタクトホール32内に水素を導入している間、上部電極部21が水素に晒されることが抑止される。
において、例えば、CMP法により、層間絶縁膜29上の導電膜42及びW膜43を除去することにより、コンタクトホール32内にコンタクトプラグ(コンタクトホールビア)44を形成する。次いで、コンタクトプラグ44に接続された配線等を形成した後、所望のバックエンドプロセスが行われ、半導体装置100が製造される。実施例1に係る半導体装置100が備えるコンタクトホール32の側壁には、コンタクトホール32の内側(内部)に向かって、水素バリア膜41、導電膜42及びW膜43が順に形成されている。したがって、実施例1に係る半導体装置100が備えるコンタクトプラグ44は、側壁部分から中央部分に向かって、水素バリア膜41、導電膜42及びW膜43を順に有している。
実施例1の変形例1に係る半導体装置及び半導体装置の製造方法について説明する。図21及び図22は、実施例1の変形例1に係る半導体装置の製造方法を示す工程図である。実施例1の変形例1では、図17に示す工程を行った後、図21に示す工程において、例えば、スパッタリング法によって、コンタクトホール32内に導電膜(グルー膜)51を100nm程度形成する。導電膜51を形成する前に、脱ガス処理として、150℃の温度で、熱処理を行ってもよい。導電膜51は、Tiを含む合金膜であり、例えば、TiN膜又はTiAlN膜である。導電膜51は、TiN膜及びTiAlN膜の積層膜であっ
てもよい。導電膜51は、導電膜42上に成膜される。
WF6を水素で還元することにより、コンタクトホール32内にW膜43を形成する。W
膜43は、導電膜42、51を核として成長が始まるため、導電膜42、51を覆うようにして、W膜43がコンタクトホール32内に形成される。エッチング生成物33と上部電極部21との間における空間の開口部の近傍に導電膜42、51が形成されており、エッチング生成物33と上部電極部21との間における空間の開口部が狭くなっている。また、エッチング生成物33と上部電極部21との間における空間の開口部が、導電膜42、51によって塞がれる場合がある。したがって、エッチング生成物33と上部電極部21との間に入り込む水素の量が低減するため、エッチング生成物33の下側における上部電極部21が、水素に晒されることが更に抑止される。
実施例1の変形例2に係る半導体装置及び半導体装置の製造方法について説明する。図23及び図24は、実施例1の変形例2に係る半導体装置の製造方法を示す工程図である。実施例1の変形例2では、図17に示す工程を行った後、図23に示す工程において、スパッタエッチングを行い、導電膜42を30nm程度削ることにより、導電膜42の粒子を飛散させる。スパッタエッチングは、異方性エッチングであって、スパッタ装置内において、例えば、アルゴン雰囲気中で行う。導電膜42の粒子を飛散させて、コンタクトホール32内に導電膜42の粒子を堆積させる。これにより、エッチング生成物33と上部電極部21との間に、導電膜42の粒子が堆積する。エッチング生成物33と上部電極部21との間には、水素バリア膜41が形成されているため、導電膜42の粒子が水素バリア膜41上に堆積する。
WF6を水素で還元することにより、コンタクトホール32内にW膜43を形成する。W
膜43は、導電膜42を核として成長が始まるため、導電膜42を覆うようにして、W膜43がコンタクトホール32内に形成される。エッチング生成物33と上部電極部21との間に、導電膜42の粒子が堆積している。したがって、エッチング生成物33と上部電極部21との間における空間が狭くなり、エッチング生成物33と上部電極部21との間
に入り込む水素の量が低減する。そのため、エッチング生成物33の下側における上部電極部21が、水素に晒されることが更に抑止される。
実施例1の変形例3に係る半導体装置及び半導体装置の製造方法について説明する。実施例1の変形例3では、図16に示す工程において、異方性エッチバックを行った後、酸素アニール処理(回復アニール処理)を行う。酸素アニール処理を行うことにより、上部電極部21、強誘電体部22及び下部電極部23が受けたダメージを回復させることができる。酸素アニール処理として、例えば、酸素雰囲気中において、500℃程度の温度で、熱処理を行ってもよい。コンタクトホール32内における導電膜42が酸化することを抑止するため、コンタクトホール32内に導電膜42を形成する工程(図17に示す工程)の前に、酸素アニール処理を行うことが好ましい。
実施例2に係る半導体装置及び半導体装置の製造方法について説明する。図25〜図30は、実施例2に係る半導体装置の製造方法を示す工程図である。実施例2では、プレーナ型の強誘電体キャパシタを有するFeRAMを例として説明する。FeRAMは、半導体装置の一例である。実施例2において、実施例1と同一の構成要素については、実施例1と同一の符号を付し、その説明を省略する。実施例2に係る半導体装置の製造方法では、実施例1の図1〜図13に示す工程と同様の工程を行うので、その説明は省略する。実施例2では、実施例1の図14に示す断面図の状態から、強誘電体キャパシタ24の強誘電体特性の劣化を抑止するため、図25〜図30に示す工程を行う。図25〜図30では、強誘電体キャパシタ24の周辺を拡大して示している。
一部分が露出した状態となっている。
・成膜温度:250℃程度
・第1の成長ガス:O3ガス(O3ガスをH2Oガスに代えてもよい)
・第2の成長ガス:TMAガス
水素バリア膜41は、導電膜42上、コンタクトホール32の側壁及びエッチング生成物33の周囲に成膜される。ALD法によって形成される水素バリア膜41は、狭い隙間にも入り込む。そのため、水素バリア膜41は、強誘電体キャパシタ24の上部電極部21上であって、エッチング生成物33によって遮蔽されている部分に成膜される。すなわち、エッチング生成物33と上部電極部21との間に、水素バリア膜41が成膜される。
WF6を水素で還元することにより、コンタクトホール32内にW膜43を形成する。W
膜43は、導電膜42を核として成長が始まるため、導電膜42を覆うようにして、W膜43がコンタクトホール32内に形成される。コンタクトホール32内における上部電極部21の上面は、水素バリア膜41及び導電膜42によって覆われている。したがって、コンタクトホール32内に水素を導入している間、強誘電体キャパシタ24の上部電極部21が、水素に晒されることが抑止される。
とが抑止される。このように、コンタクトホール32内にW膜43を形成する際、エッチング生成物33の下側における上部電極部21が、水素に晒されることが抑止される。このため、上部電極部21が水素によって還元されることが抑止され、強誘電体キャパシタ24の強誘電体特性が劣化することが抑止される。また、強誘電体部22が水素によって還元されることが抑止され、強誘電体キャパシタ24の強誘電体特性が劣化することが抑止される。なお、エッチング生成物33と上部電極部21との間には、導電膜42が形成されていないため、エッチング生成物33と上部電極部21との間には、W膜43は形成されない。
において、例えば、CMP法により、層間絶縁膜29上の導電膜42及びW膜43を除去することにより、コンタクトホール32内にコンタクトプラグ44を形成する。次いで、コンタクトプラグ44に接続された配線等を形成した後、所望のバックエンドプロセスが行われ、半導体装置100が製造される。実施例2に係る半導体装置100が備えるコンタクトホール32の側壁には、コンタクトホール32の内側に向かって、導電膜42、水素バリア膜41及びW膜43が順に形成されている。したがって、実施例2に係る半導体装置100が備えるコンタクトプラグ44は、側壁部分から中央部分に向かって、導電膜42、水素バリア膜41及びW膜43を順に有している。
実施例2の変形例1に係る半導体装置及び半導体装置の製造方法について説明する。図31及び図32は、実施例2の変形例1に係る半導体装置の製造方法を示す工程図である。実施例2の変形例1では、図27に示す工程を行った後、図31に示す工程において、例えば、スパッタリング法によって、コンタクトホール32内に導電膜(グルー膜)51を100nm程度形成する。導電膜51を形成する前に、脱ガス処理として、150℃程度の温度で、熱処理を行ってもよい。導電膜51は、コンタクトホール32の側壁及び導電膜42上に成膜される。
WF6を水素で還元することにより、コンタクトホール32内にW膜43を形成する。W
膜43は、導電膜42、51を核として成長が始まるため、導電膜42、51を覆うようにして、W膜43がコンタクトホール32内に形成される。エッチング生成物33と上部電極部21との間における空間の開口部の近傍に導電膜42、51が形成されており、エッチング生成物33と上部電極部21との間における空間の開口部が狭くなっている。また、エッチング生成物33と上部電極部21との間における空間の開口部が、導電膜42、51によって塞がれる場合がある。したがって、エッチング生成物33と上部電極部21との間に入り込む水素の量が低減するため、エッチング生成物33の下側における上部電極部21が、水素に晒されることが更に抑止される。
水素が入り込む時間が短くなり、エッチング生成物33の下側における上部電極部21が、水素に晒されることが更に抑止される。
実施例2の変形例2に係る半導体装置及び半導体装置の製造方法について説明する。図33及び図34は、実施例2の変形例2に係る半導体装置の製造方法を示す工程図である。実施例2の変形例2では、図27に示す工程を行った後、図33に示す工程において、スパッタエッチングを行い、導電膜42を30nm程度削ることにより、導電膜42の粒子を飛散させる。スパッタエッチングは、異方性エッチングであって、スパッタ装置内において、例えば、アルゴン雰囲気中で行う。導電膜42の粒子を飛散させることにより、エッチング生成物33と上部電極部21との間に、導電膜42の粒子を堆積させる。エッチング生成物33と上部電極部21との間には、水素バリア膜41が形成されているため、導電膜42の粒子が水素バリア膜41上に堆積する。
WF6を水素で還元することにより、コンタクトホール32内にW膜43を形成する。W
膜43は、導電膜42を核として成長が始まるため、導電膜42を覆うようにして、W膜43がコンタクトホール32内に形成される。エッチング生成物33と上部電極部21との間に、導電膜42の粒子が堆積している。したがって、エッチング生成物33と上部電極部21との間における空間が狭くなり、エッチング生成物33と上部電極部21との間に入り込む水素の量が低減する。そのため、エッチング生成物33の下側における上部電極部21が、水素に晒されることが更に抑止される。
実施例3に係る半導体装置及び半導体装置の製造方法について説明する。図35〜図38は、実施例3に係る半導体装置の製造方法を示す工程図である。実施例3では、プレーナ型の強誘電体キャパシタを有するFeRAMを例として説明する。FeRAMは、半導体装置の一例である。実施例3において、実施例1と同一の構成要素については、実施例1と同一の符号を付し、その説明を省略する。実施例3に係る半導体装置の製造方法では、実施例1の図1〜図13及び図15〜図17に示す工程と同様の工程を行うので、その説明は省略する。実施例3では、強誘電体キャパシタ24の強誘電体特性の劣化を抑止するため、実施例1の図17に示す工程と同様の工程を行った後、図35〜図38に示す工程を行う。図35〜図38では、強誘電体キャパシタ24の周辺を拡大して示している。
rOxであって、上部電極部21が露出している場合、上部電極部21が水素に晒されると、上部電極部21が還元される。しかし、本実施例では、エッチング生成物33と上部電極部21との間に水素バリア膜41が形成されている。したがって、コンタクトホール32内に導電膜61を形成する際、エッチング生成物33の下側における上部電極部21が、水素に晒されることが抑止される。
WF6を水素で還元することにより、コンタクトホール32内にW膜43を形成する。W
膜43は、導電膜61を核として成長が始まるため、導電膜61を覆うようにして、W膜43がコンタクトホール32内に形成される。コンタクトホール32内における上部電極部21の上面は、水素バリア膜41及び導電膜42によって覆われている。また、水素バリア膜41及び導電膜42は、導電膜61によって覆われている。したがって、コンタクトホール32内に水素を導入している間、強誘電体キャパシタ24の上部電極部21が、水素に晒されることが抑止される。
において、例えば、CMP法により、層間絶縁膜29上の導電膜42、61及びW膜43を除去することにより、コンタクトホール32内にコンタクトプラグ44を形成する。次いで、コンタクトプラグ44に接続された配線等を形成した後、所望のバックエンドプロセスが行われ、半導体装置100が製造される。実施例3に係る半導体装置100が備えるコンタクトホール32の側壁には、コンタクトホール32の内側に向かって、水素バリア膜41、導電膜42、導電膜61及びW膜43が順に形成されている。したがって、実施例3に係る半導体装置100が備えるコンタクトプラグ44は、側壁部分から中央部分に向かって、水素バリア膜41、導電膜42、導電膜61及びW膜43を順に有している。
実施例4に係る半導体装置及び半導体装置の製造方法について説明する。図39〜図42、実施例4に係る半導体装置の製造方法を示す工程図である。実施例4では、プレーナ型の強誘電体キャパシタを有するFeRAMを例として説明する。FeRAMは、半導体装置の一例である。実施例4において、実施例1及び実施例2と同一の構成要素については、実施例1及び実施例2と同一の符号を付し、その説明を省略する。実施例4に係る半導体装置の製造方法では、実施例1の図1〜図13に示す工程と同様の工程及び実施例2の図25〜図27に示す工程と同様の工程を行うので、その説明は省略する。実施例4では、強誘電体キャパシタ24の強誘電体特性の劣化を抑止するため、実施例2の図27に示す工程と同様の工程を行った後、図39〜図42に示す工程を行う。図39〜図42では、強誘電体キャパシタ24の周辺を拡大して示している。
る場合、NH3は100℃程度で分解し、水素と窒素になる。そのため、上部電極部21
が、IrOxである場合、上部電極部21が水素に晒されると、上部電極部21が還元される。エッチング生成物33と上部電極部21との間に水素バリア膜41が形成されている。したがって、コンタクトホール32内に導電膜61を形成する際、エッチング生成物33の下側における上部電極部21が、水素に晒されることが抑止される。
WF6を水素で還元することにより、コンタクトホール32内にW膜43を形成する。W
膜43は、導電膜61を核として成長が始まるため、導電膜61を覆うようにして、W膜43がコンタクトホール32内に形成される。コンタクトホール32内における上部電極部21の上面は、水素バリア膜41及び導電膜42によって覆われている。また、水素バリア膜41及び導電膜42は、導電膜61によって覆われている。したがって、コンタクトホール32内に水素を導入している間、上部電極部21が、水素に晒されることが抑止される。
において、例えば、CMP法により、層間絶縁膜29上の導電膜42、61及びW膜43を除去することにより、コンタクトホール32内にコンタクトプラグ44を形成する。次いで、コンタクトプラグ44に接続された配線等を形成した後、所望のバックエンドプロセスが行われ、半導体装置100が製造される。実施例4に係る半導体装置100が備えるコンタクトホール32の側壁には、コンタクトホール32の内側に向かって、導電膜42、水素バリア膜41及び導電膜61及びW膜43が順に形成されている。したがって、実施例4に係る半導体装置100が備えるコンタクトプラグ44は、側壁部分から中央部分に向かって、導電膜42、水素バリア膜41及び導電膜61及びW膜43を順に有している。
実施例5に係る半導体装置及び半導体装置の製造方法について説明する。図43〜図46は、実施例5に係る半導体装置の製造方法を示す工程図である。実施例5では、プレーナ型の強誘電体キャパシタを有するFeRAMを例として説明する。FeRAMは、半導
体装置の一例である。実施例5において、実施例1と同一の構成要素については、実施例1と同一の符号を付し、その説明を省略する。実施例5に係る半導体装置の製造方法では、実施例1の図1〜図13に示す工程と同様の工程を行うので、その説明は省略する。実施例5では、実施例1の図14に示す断面図の状態から、強誘電体キャパシタ24の強誘電体特性の劣化を抑止するため、図43〜図46に示す工程を行う。図43〜図46では、強誘電体キャパシタ24の周辺を拡大して示している。
WF6を水素で還元することにより、コンタクトホール32内にW膜43を形成する。W
膜43は、導電膜42、51を核として成長が始まるため、導電膜42、51を覆うようにして、W膜43がコンタクトホール32内に形成される。エッチング生成物33と上部電極部21との間に、導電膜42の粒子が堆積している。したがって、エッチング生成物33と上部電極部21との間における空間が狭くなり、エッチング生成物33と上部電極部21との間に入り込む水素の量が低減する。そのため、エッチング生成物33の下側における上部電極部21が、水素に晒されることが抑止される。また、上部電極部21上であって、エッチング生成物33によって遮蔽されている部分に、導電膜42の粒子が形成
されている。したがって、エッチング生成物33の下側における上部電極部21の露出面積が小さくなっている。そのため、エッチング生成物33の下側における上部電極部21が、水素に晒されることが抑止される。
実施例5の変形例に係る半導体装置及び半導体装置の製造方法について説明する。実施例5の変形例では、図45に示す工程を行った後、導電膜51をスパッタエッチングして、導電膜51を30nm程度削ることにより、導電膜51の粒子を飛散させて、コンタクトホール32内に導電膜51の粒子を堆積する。スパッタエッチングは、異方性エッチングであって、スパッタ装置内において、例えば、アルゴン雰囲気中で行う。導電膜51の粒子を飛散させることにより、エッチング生成物33と上部電極部21との間に、導電膜51の粒子を堆積させる。これにより、エッチング生成物33と上部電極部21との間に、導電膜42、51の粒子が堆積する。したがって、図46に示す工程において、コンタクトホール32内にW膜43を形成する際、エッチング生成物33と上部電極部21との間における空間が更に狭くなり、エッチング生成物33と上部電極部21との間に入り込む水素の量が更に低減する。そのため、エッチング生成物33の下側における強誘電体キャパシタ24の上部電極部21が、水素に晒されることが更に抑止される。また、上部電極部21上であって、エッチング生成物33によって遮蔽されている部分に、導電膜42、51の粒子が形成されている。したがって、エッチング生成物33の下側における上部電極部21の露出面積が更に小さくなっている。そのため、エッチング生成物33の下側における上部電極部21が、水素に晒されることが更に抑止される。
実施例6に係る半導体装置及び半導体装置の製造方法について説明する。図47〜図49は、実施例6に係る半導体装置の製造方法を示す工程図である。実施例6では、プレーナ型の強誘電体キャパシタを有するFeRAMを例として説明する。FeRAMは、半導体装置の一例である。実施例6において、実施例1と同一の構成要素については、実施例1と同一の符号を付し、その説明を省略する。実施例6に係る半導体装置の製造方法では、実施例1の図1〜図13に示す工程と同様の工程を行うので、その説明は省略する。実施例5では、実施例1の図14に示す断面図の状態から、強誘電体キャパシタ24の強誘
電体特性の劣化を抑止するため、図47〜図49に示す工程を行う。図47〜図49では、強誘電体キャパシタ24の周辺を拡大して示している。
WF6を水素で還元することにより、コンタクトホール32内にW膜43を形成する。W
膜43は、導電膜42、71を核として成長が始まるため、導電膜42、71を覆うようにして、W膜43がコンタクトホール32内に形成される。エッチング生成物33と上部電極部21との間における空間の開口部の近傍に導電膜42、71が形成されており、エッチング生成物33と上部電極部21との間における空間の開口部が狭くなっている。また、エッチング生成物33と上部電極部21との間における空間の開口部が、導電膜42、71によって塞がれる場合がある。したがって、エッチング生成物33と上部電極部21との間に入り込む水素の量が低減するため、エッチング生成物33の下側における上部電極部21が、水素に晒されることが抑止される。
電膜42を形成する工程の後、コンタクトホール内に導電膜71を形成してもよい。
水素バリア膜16が形成され、水素バリア膜16上に層間絶縁膜15が形成されている。上部電極部21、強誘電体部22及び下部電極部23を有する強誘電体キャパシタ24が、半導体基板1上方であって、Ir膜81上に形成されている。強誘電体キャパシタ24の下部電極部23は、Ir膜81を介して、コンタクトプラグ13に電気的に接続されている。水素バリア膜16上に層間絶縁膜15が形成されている。強誘電体キャパシタ24を覆う水素バリア膜25が、層間絶縁膜15及び強誘電体キャパシタ24上に形成されている。強誘電体キャパシタ24及び水素バリア膜25を覆う層間絶縁膜26が、水素バリア膜25上に形成されている。層間絶縁膜26上に層間絶縁膜27が形成され、層間絶縁膜27上に水素バリア膜28が形成され、水素バリア膜28上に層間絶縁膜29が形成されている。
(付記1)
基板と、
前記基板上方に形成されたキャパシタと、
前記キャパシタを覆う層間絶縁膜と、
前記層間絶縁膜に形成され、前記キャパシタに達するコンタクトホールと、
前記コンタクトホール内であって、前記キャパシタ上の第1の部分に接して形成された水素バリア膜と、
前記コンタクトホール内であって、前記第1の部分とは異なる前記キャパシタ上の第2の部分に接して形成された導電膜と、
を備えることを特徴とする半導体装置。
(付記2)
前記コンタクトホール内であって、前記水素バリア膜及び前記導電膜上に形成された第2導電膜を備えることを特徴とする付記1に記載の半導体装置。
(付記3)
前記コンタクトホール内に形成された第3導電膜と、
前記コンタクトホール内に形成され、前記水素バリア膜、前記導電膜及び前記第3導電膜を有するコンタクトプラグと、
を備え、
前記コンタクトプラグは、側壁部分から中央部分に向かって、前記水素バリア膜、前記導電膜及び前記第3導電膜を順に有していることを特徴とする付記1に記載の半導体装置。
(付記4)
前記コンタクトホール内に形成された第3導電膜と、
前記コンタクトホール内に形成され、前記水素バリア膜、前記導電膜及び前記第3導電膜を有するコンタクトプラグと、
を備え、
前記コンタクトプラグは、側壁部分から中央部分に向かって、前記導電膜、前記水素バリア膜及び前記第3導電膜を順に有していることを特徴とする付記1に記載の半導体装置。
(付記5)
前記コンタクトホール内に形成された第3導電膜と、
前記コンタクトホール内に形成され、前記水素バリア膜、前記導電膜、前記第2導電膜及び前記第3導電膜を有するコンタクトプラグと、
を備え、
前記コンタクトプラグは、側壁部分から中央部分に向かって、前記水素バリア膜、前記導電膜、前記第2導電膜及び第3導電膜を順に有していることを特徴とする付記2に記載の半導体装置。
(付記6)
前記コンタクトホール内に形成された第3導電膜と、
前記コンタクトホール内に形成され、前記水素バリア膜、前記導電膜、前記第2導電膜及び前記第3導電膜を有するコンタクトプラグと、
を備え、
前記コンタクトプラグは、側壁部分から中央部分に向かって、前記導電膜、前記水素バリア膜、前記第2導電膜及び第3導電膜を順に有していることを特徴とする付記2に記載の半導体装置。
(付記7)
基板上方にキャパシタを形成する工程と、
前記キャパシタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、前記層間絶縁膜に、前記キャパシタに達するコンタクトホールを形成する工程と、
前記コンタクトホール内にALD法により水素バリア膜を形成する工程と、
前記水素バリア膜をエッチバックして、前記コンタクトホール内で前記キャパシタの少なくとも一部を露出させる工程と、
前記露出させる工程の後、前記コンタクトホール内に、露出した前記キャパシタを覆う第1導電膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
(付記8)
前記水素バリア膜は酸化アルミニウム膜であることを特徴とする付記7に記載の半導体装置の製造方法。
(付記9)
前記第1導電膜を形成する工程の後、ALD法により、前記コンタクトホール内に第2導電膜を形成する工程を備えることを特徴とする付記7又は8に記載の半導体装置の製造方法。
(付記10)
前記露出させる工程の後、前記第1導電膜をスパッタエッチングして、前記第1導電膜の粒子を飛散させて、前記コンタクトホール内に前記第1導電膜の粒子を堆積する工程を備えることを特徴とする付記7に記載の半導体装置の製造方法。
(付記11)
前記第1導電膜を形成する工程の後、前記コンタクトホール内に第2導電膜を形成する工程を備えることを特徴とする付記7に記載の半導体装置の製造方法。
(付記12)
前記水素バリア膜を形成する工程は、前記コンタクトホール内で、前記コンタクトホールを形成する際に生成されたエッチング生成物と前記キャパシタとの間に前記水素バリア膜を形成することを特徴とする付記7に記載の半導体装置の製造方法。
(付記13)
前記水素バリア膜を残存させる工程の後、前記導電膜を形成する工程の前に、酸素アニールを行う工程を備えることを特徴とする付記7から12の何れか一項に記載の半導体装置の製造方法。
(付記14)
基板上方にキャパシタを形成する工程と、
前記キャパシタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、前記層間絶縁膜に、前記キャパシタに達するコンタクトホールを形成する工程と、
前記コンタクトホール内に第1導電膜を形成する工程と、
前記第1導電膜を形成する工程の後、前記コンタクトホール内に水素バリア膜を形成する工程と、
前記水素バリア膜をエッチバックして、前記コンタクトホール内で前記第1導電膜の少なくとも一部を露出させる工程と、
前記露出させる工程の後、前記コンタクトホール内に第2導電膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
(付記15)
前記水素バリア膜は酸化アルミニウム膜であることを特徴とする付記14に記載の半導体装置の製造方法。
(付記16)
前記露出させる工程の後、ALD法により、前記コンタクトホール内に第2導電膜を形成する工程を備えることを特徴とする付記14又は15に記載の半導体装置の製造方法。(付記17)
前記露出させる工程の後であって前記第2導電膜を形成する工程の前に、前記第1導電膜をスパッタエッチングして前記第1導電膜の粒子を飛散させて、前記コンタクトホール内に前記第1導電膜の粒子を堆積する工程を備えることを特徴とする付記16に記載の半導体装置の製造方法。
(付記18)
前記第2導電膜は窒化チタン膜であることを特徴とする付記16に記載の半導体装置の製造方法。
(付記19)
前記露出させる工程の後、前記コンタクトホール内に第3導電膜を形成する工程を備えることを特徴とする請求項付記14に記載の半導体装置の製造方法。
(付記20)
前記水素バリア膜を形成する工程は、前記コンタクトホール内で、前記コンタクトホールを形成する際に生成されたエッチング生成物と前記キャパシタとの間に前記水素バリア膜を形成することを特徴とする付記14に記載の半導体装置の製造方法。
(付記21)
基板上方にキャパシタを形成する工程と、
前記キャパシタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、前記層間絶縁膜に、前記キャパシタに達するコンタクトホールを形成する工程と、
前記コンタクトホール内に第1導電膜を形成する工程と、
前記第1導電膜をスパッタエッチングして、前記コンタクトホール内で前記キャパシタを露出させつつ、前記第1導電膜の粒子を飛散させて、前記コンタクトホール内に前記第1導電膜の粒子を堆積する工程と、
前記第1導電膜の粒子を堆積する工程の後、前記コンタクトホール内に第2導電膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
(付記22)
前記第2導電膜をスパッタエッチングして前記第2導電膜の粒子を飛散させて、前記コ
ンタクトホール内に前記第2導電膜の粒子を堆積する工程を備えることを特徴とする付記21に記載の半導体装置の製造方法。
(付記23)
前記第1導電膜の粒子を堆積する工程は、前記コンタクトホール内で、前記コンタクトホールを形成する際に生成されたエッチング生成物と前記キャパシタとの間に前記第1導電膜の粒子を堆積することを特徴とする付記21に記載の半導体装置の製造方法。
(付記24)
前記第2導電膜の粒子を堆積する工程は、前記コンタクトホール内で、前記コンタクトホールを形成する際に生成されたエッチング生成物と前記キャパシタとの間に前記第2導電膜の粒子を堆積することを特徴とする付記22に記載の半導体装置の製造方法。
11、15、26、27、29 層間絶縁膜
13、44 コンタクトプラグ
16、25、28、41 水素バリア膜
21 上部電極部
22 強誘電体部
23 下部電極部
24 強誘電体キャパシタ
31 フォトレジスト膜
32 コンタクトホール
33 エッチング生成物
42、51、61、71、91 導電膜
43、92 W膜
100 半導体装置
Claims (7)
- 基板上方にキャパシタを形成する工程と、
前記キャパシタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、前記層間絶縁膜に、前記キャパシタに達するコンタクトホールを形成する工程と、
前記コンタクトホール内にALD法により第1水素バリア膜を形成する工程と、
前記第1水素バリア膜をエッチバックして、前記コンタクトホール内で前記キャパシタの少なくとも一部を露出させる工程と、
前記露出させる工程の後、前記コンタクトホール内に、露出した前記キャパシタを覆う第1導電膜を形成する工程と、
前記第1導電膜をスパッタエッチングして、前記第1導電膜の粒子を飛散させて、前記コンタクトホール内に前記第1導電膜の粒子を堆積する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記第1水素バリア膜は酸化アルミニウム膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 基板上方にキャパシタを形成する工程と、
前記キャパシタ上に層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、前記層間絶縁膜に、前記キャパシタに達するコンタクトホールを形成する工程と、
前記コンタクトホール内に第1導電膜を形成する工程と、
前記第1導電膜を形成する工程の後、前記コンタクトホール内にALD法により第1水素バリア膜を形成する工程と、
前記第1水素バリア膜をエッチバックして、前記コンタクトホール内で前記第1導電膜の少なくとも一部を露出させる工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記第1水素バリア膜は酸化アルミニウム膜であることを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記露出させる工程の後、ALD法により、前記コンタクトホール内に第2導電膜を形成する工程を備えることを特徴とする請求項3又は4に記載の半導体装置の製造方法。
- 前記露出させる工程の後であって前記第2導電膜を形成する工程の前に、前記第1導電膜をスパッタエッチングして、前記第1導電膜の粒子を飛散させて、前記コンタクトホール内に前記第1導電膜の粒子を堆積する工程を備えることを特徴とする請求項5に記載の半導体装置の製造方法。
- 基板上方にキャパシタを形成する工程と、
前記キャパシタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、前記層間絶縁膜に、前記キャパシタに達するコンタクトホールを形成する工程と、 前記コンタクトホール内に第1導電膜を形成する工程と、
前記第1導電膜をスパッタエッチングして、前記コンタクトホール内で前記キャパシタを露出させつつ、前記第1導電膜の粒子を飛散させて、前記コンタクトホール内に前記第1導電膜の粒子を堆積する工程と、
前記第1導電膜の粒子を堆積する工程の後、前記コンタクトホール内に第2導電膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
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