JP2008060126A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】強誘電体キャパシタの電気的特性を向上させることが可能な半導体装置及びその製造方法を提供すること。
【解決手段】第２導電膜をパターニングしてキャパシタQの上部電極２５ａにする工程と、強誘電体膜をパターニングしてキャパシタ誘電体膜２４ａにする工程と、第１導電膜をパターニングして下部電極２３ａにする工程とを有し、第１導電膜を形成する工程が、第１層間絶縁膜の上にイリジウム以外の貴金属で構成される下側導電層２３ｂを形成する工程と、下側導電層２３ｂとは異なる材料であって且つプラチナ以外の導電性材料で構成される上側導電層２３ｃを形成する工程とを有する半導体装置の製造方法による。
【選択図】図８
【解決手段】第２導電膜をパターニングしてキャパシタQの上部電極２５ａにする工程と、強誘電体膜をパターニングしてキャパシタ誘電体膜２４ａにする工程と、第１導電膜をパターニングして下部電極２３ａにする工程とを有し、第１導電膜を形成する工程が、第１層間絶縁膜の上にイリジウム以外の貴金属で構成される下側導電層２３ｂを形成する工程と、下側導電層２３ｂとは異なる材料であって且つプラチナ以外の導電性材料で構成される上側導電層２３ｃを形成する工程とを有する半導体装置の製造方法による。
【選択図】図８
Description
本発明は半導体装置及びその製造方法に関する。
近年、デジタル技術の進展に伴い、大容量のデータを高速に保存することが可能な不揮発性メモリの開発が進められている。
そのような不揮発性メモリとしては、フラッシュメモリや強誘電体メモリが知られている。
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
これに対し、強誘電体メモリは、FeRAM (Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。
この利点を活かし、ロジック回路とFeRAMとを組み合わせたロジック混載チップ(SOC: System on Chop)のICカードへの応用が検討されている。
ところで、強誘電体キャパシタを構成する下部電極と強誘電体膜とには相性があるため、強誘電体キャパシタの強誘電体特性は下部電極の構造に大きく依存する。
例えば、特許文献１では、IrO2／Ir／TiAlN／TiNの積層構造を下部電極として採用することが提案されている。
また、特許文献２では、下部電極としてIrO2膜、Ir膜、及びPt膜をこの順に形成することが提案されている。
そして、特許文献３には、下部電極としてIr膜とPt膜とをこの順に形成する点が開示されている。
更に、特許文献４では、Pt膜とIr膜との積層膜を下部電極とすることで、下部電極上のPZTの疲労耐特性が向上する点が開示されている。
また、特許文献５には、Ir／Pt／Ir、Ir／Pt、Pt／Ir等の積層構造を下部電極に採用するのが好ましいとある。
特開２００５−１５９１６５号公報
特開２０００−９１５３９号公報
特開２００４−９５６３８号公報
特開２０００−１６４８１８号公報
特開２００３−２９８１３６号公報
本発明の目的は、強誘電体キャパシタの電気的特性を向上させることが可能な半導体装置及びその製造方法を提供することにある。
本発明の一観点によれば、半導体基板の上方に形成された第１層間絶縁膜と、前記第１層間絶縁膜の上に形成された下部電極と、前記下部電極の上に形成された強誘電体材料よりなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜の上に形成された上部電極とを有し、前記下部電極が、イリジウム以外の貴金属で構成される下側導電層と、該下側導電層の上に形成され、該下側導電層とは異なる材料であって且つプラチナ以外の導電性材料で構成される上側導電層とを有する半導体装置が提供される。
また、本発明の別の観点によれば、半導体基板の上方に第１層間絶縁膜を形成する工程と、前記第１層絶縁膜の上に第１導電膜を形成する工程と、前記第１導電膜の上に強誘電体膜を形成する工程と、前記強誘電体膜の上に第２導電膜を形成する工程と、前記第２導電膜をパターニングしてキャパシタの上部電極にする工程と、前記強誘電体膜をパターニングしてキャパシタ誘電体膜にする工程と、前記第１導電膜をパターニングして前記キャパシタの下部電極にする工程とを有し、前記第１導電膜を形成する工程が、前記第１層間絶縁膜の上にイリジウム以外の貴金属で構成される下側導電層を形成する工程と、該下側導電層の上に、該下側導電層とは異なる材料であって且つプラチナ以外の導電性材料で構成される上側導電層を形成する工程とを有する半導体装置の製造方法が提供される。
本発明によれば、キャパシタの下部電極となる第１導電膜を下側導電層と上側導電層との二層構造にする。
これらのうち、下側導電層はイリジウム以外の貴金属よりなる。一方、上側導電層は、下側導電層とは異なる材料であって且つプラチナ以外の導電性材料で構成される。上側導電層からプラチナを排除したのは、キャパシタ誘電体膜の構成材料とプラチナとの反応に起因するキャパシタ誘電体膜の劣化を抑制するためである。また、高価なプラチナを上側導電層に使用するのは、半導体装置のコストダウンの観点からも好ましくない。
第１導電膜をこのような二層構造とすることで、上側導電層の材料だけで第１導電膜を構成する場合と比較して、上側導電層のイリジウム等の材料が第１導電膜において占める割合が低減する。従って、エッチングにより第１導電膜をパターニングして下部電極を形成する工程において、第１導電膜から粒状に放出される上側導電層の材料、例えばイリジウム粒が少なくなる。これにより、キャパシタ誘電体膜の側面に再付着する粒状の材料が少なくなり、再付着したイリジウム粒等に起因してリークパスが発生するのが抑制される。その結果、リーク電流が低減して電気的特性が向上した半導体装置を提供することが可能となる。
更に、下側導電層を形成する工程において、該下側導電層を上側導電層よりも厚く形成することにより、上側導電層の構成材料が第１導電膜において占める割合が半分以下になるので、上記したキャパシタ誘電体膜の側面に再付着する粒状の材料がより一層低減し、キャパシタのリーク電流をより効果的に抑えることが可能となる。
ここで、下側導電層を形成する工程において、該下側導電層としてプラチナ膜をスパッタ法で２５０℃以上４５０℃以下の基板温度で形成するのが好ましい。また、上側導電層を形成する工程において、該上側導電層としてイリジウム膜をスパッタ法で４００℃以上５５０℃以下の基板温度で形成するのが好ましい。
このような温度範囲で下側導電層と上側導電層とを形成することにより、各層のストレスが同時に小さくなってこれらの層の膜剥がれが防止されると共に、各層の結晶性を高めることが可能となる。
また、上側導電層を形成した後に、第１導電膜に対して不活性ガスの雰囲気中でアニールを行ってもよい。このようなアニールにより、第１導電膜とその下の膜との密着性が高められ、且つ、第１導電膜の結晶性も改善される。
本発明によれば、キャパシタの下部電極となる第１導電膜を下側導電層と上側導電層との二層構造にすることで、上側導電層の構成材料が第１導電膜において占める割合を低減させる。これにより、下部電極のパターニング時に上側導電層の構成材料が粒状に飛散するのを抑制でき、キャパシタ誘電体膜の側面に再付着した粒状の材料によってキャパシタのリーク電流が増大するのが防止される。
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
（１）調査結果についての説明
本発明の実施の形態に先立ち、本願発明者が行った調査について説明する。
本発明の実施の形態に先立ち、本願発明者が行った調査について説明する。
図１の左側の図は、調査に使用されたサンプルのTEM (Transmission Electron Microscope)断面像である。
このサンプルは、酸化シリコン(SiO2)膜よりなる下地絶縁膜１００の上にスタック型のキャパシタQを形成してなり、同図ではそのキャパシタQの側面が拡大されている。キャパシタQは、窒化チタンアルミニウム(TiAlN)膜よりなる導電性酸素バリア膜１０１、イリジウム膜よりなる下部電極１０２、PZTよりなるキャパシタ誘電体膜１０３を有する。
また、このキャパシタQの上部電極１０４としては、酸化イリジウム膜よりなる導電性酸化金属膜１０４ａと、イリジウム膜よりなる導電性向上膜１０４ｂとの二層構造を採用した。
酸化イリジウムよりなる導電性酸化金属膜１０４ａは、膜中の酸素の作用により、キャパシタ誘電体膜１０３を還元して劣化させ得る水素が外部からキャパシタQに入るのをブロックするように機能する。
また、導電性向上膜１０４ｂは、上部電極１０４の上に形成される導電性プラグ（不図示）との間のコンタクト抵抗を下げる機能とを有する。
更に、水素透過防止能力に優れたアルミナよりなるキャパシタ保護絶縁膜１０６でこのキャパシタQを覆うと共に、キャパシタ保護絶縁膜１０６の上に酸化シリコンよりなる層間絶縁膜１０７を形成した。
そして、この例では、下部電極１０２、キャパシタ誘電体膜１０３、及び上部電極１０４を一括エッチングして形成した。このような一括エッチングにより形成されるキャパシタQは、スタック型のキャパシタとも呼ばれ、占有面積が小さく高集積化に有利である。
なお、量産工程で採用されているキャパシタQの形成方法としては、このような一括エッチングの他に、下部電極１０２、キャパシタ誘電体膜１０３、及び上部電極１０４を別々にパターニングしてこれらをひな壇状にする方法もある（例えば、特許文献５の図２〜図１２を参照）。このようなひな壇状のキャパシタはプレーナ型のキャパシタとも呼ばれる。
ここで、本願発明者が行った調査によると、上記のような一括エッチングで形成されたスタック型のキャパシタQでは、下部電極１０２と上部電極１０４との間のリーク電流が２〜３桁程度も大きくなった。
本願発明者は、キャパシタQにおいてリーク電流が増大する理由を探るため上記のTEM像を詳しく観察したところ、キャパシタ誘電体膜１０３の側面に白い粒が多数存在しているのを発見した。
そして、この白い粒をEDX (Energy Dispersive X-ray Fluorescence Spectrometer)で調べたところ、図１の右上に示すグラフが得られた。
このグラフに示されるように、イリジウムの存在を示すピークが多数現れた。
比較のために、白い粒の無い所をEDXで調べたところ、図１の右下のようなグラフが得られ、白い粒が無い所ではイリジウムが存在しないことが分かった。
この結果より、白い粒はイリジウム粒であることが確認できた。
このイリジウム粒は、一括エッチングによりキャパシタQを形成する際に、イリジウム膜よりなる下部電極１０２の側面がエッチング雰囲気に曝され、該側面から飛散したものであると考えられる。
そのイリジウム粒はキャパシタQのリークパスを形成するので、イリジウム粒を低減するのがリーク電流を低減するのに有効であると考えられる。
但し、イリジウムは他の白金族元素と比較してウエットエッチングが困難なので、ウエットエッチングに頼らずにイリジウム粒を除去する必要がある。
なお、本願発明者は、上記のサンプルにおいて、導電性酸素バリア膜１０１の側面に付着している白い粒についてもEDXで調べた。
その結果を図２に示す。
図２の右上のグラフは、導電性酸素バリア膜１０１の側面付近の白い粒をEDXで調査して得られたものである。一方、右下のグラフは、白い粒の無いところを調査して得られたものである。
これらの二つのグラフを比較すれば明らかなように、白い粒がある所ではイリジウムのピークが現れるのに対し、白い粒が無いところではイリジウムのピークが無く、白い粒がイリジウム粒であることが分かる。
本願発明者は、このような調査結果に基づき、以下のような本発明の実施形態に想到した。
（２）第１実施形態
図３〜図１２は、本実施形態に係る半導体装置の製造途中の断面図である。
図３〜図１２は、本実施形態に係る半導体装置の製造途中の断面図である。
この半導体装置は、微細化に有利なスタック型のFeRAMであり、以下のようにして作成される。
最初に、図３（ａ）に示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン（半導体）基板１表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜２とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜２を形成してもよい。
次いで、シリコン基板１の活性領域にp型不純物を導入してpウェル３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４となる熱酸化膜を形成する。
続いて、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜を形成し、これらの膜をフォトリソグラフィによりパターニングして二つのゲート電極５を形成する。
pウェル３上には、上記の２つのゲート電極５が間隔をおいて平行に配置され、それらのゲート電極５はワード線の一部を構成する。
次いで、ゲート電極５をマスクにするイオン注入により、ゲート電極５の横のシリコン基板１にn型不純物を導入し、第１、第２ソース／ドレインエクステンション６ａ、６ｂを形成する。
その後に、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７を形成する。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
続いて、絶縁性サイドウォール７とゲート電極５をマスクにしながら、シリコン基板１にn型不純物を再びイオン注入することにより、二つのゲート電極５の側方のシリコン基板１の表層に、互いに間隔がおかれた第１、第２ソース／ドレイン領域（第１、第２不純物拡散領域）８ａ、８ｂを形成する。
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜４、ゲート電極５、及び第１、第２ソース／ドレイン領域８ａ、８ｂによって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
次に、シリコン基板１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板１上に高融点金属シリサイド層９を形成する。その高融点金属シリサイド層９はゲート電極５の表層部分にも形成され、それによりゲート電極５が低抵抗化されることになる。
その後、素子分離絶縁膜２の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
続いて、プラズマCVD法により、シリコン基板１の上側全面に窒化シリコン（SiN）膜を厚さ約２００nmに形成し、それをカバー絶縁膜１０とする。次いで、このカバー絶縁膜１０の上に、TEOSガスを使用するプラズマCVD法により第１層間絶縁膜１１として酸化シリコン膜を厚さ約１０００nmに形成する。
次いで、第１層間絶縁膜１１の上面をCMP (Chemical Mechanical Polishing)法により研磨して平坦化する。このCMPの結果、第１層間絶縁膜１１の厚さは、シリコン基板１の平坦面上で約７００nmとなる。
そして、フォトリソグラフィによりカバー絶縁膜１０と第１層間絶縁膜１１とをパターニングして第１、第２ソース／ドレイン領域８ａ、８ｂの上に直径が０．２５μmのコンタクトホールを形成する。更に、このコンタクトホール内にグルー膜（密着膜）とタングステン膜とを順に形成した後、第１層間絶縁膜１１上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第１、第２導電性プラグ３２ａ、３２ｂとして残す。
これらの第１、第２導電性プラグ３２ａ、３２ｂは、それぞれ第１、第２ソース／ドレイン領域８ａ、８ｂと電気的に接続される。
なお、上記のグルー膜は、厚さ約３０nmのチタン膜と厚さ約２０nmの窒化チタン膜とをこの順に形成してなる。また、CMP前のタングステン膜は、第１層間絶縁膜１１上で約３００nmの厚さを有する。
ここで、第１、第２導電性プラグ３２ａ、３２ｂは、酸化され易いタングステンを主にして構成され、プロセス中で酸化されるとコンタクト不良を起こす恐れがある。
そこで、各導電性プラグ３２ａ、３２ｂの酸化を防ぐ酸化防止絶縁膜１４として、これらのプラグ３２ａ、３２ｂと第１層間絶縁膜１１の上にプラズマCVD法により酸窒化シリコン（SiON）膜を厚さ約２００nmに形成する。
なお、酸窒化シリコン膜に代えて、窒化シリコン（SiN）膜やアルミナ膜を酸化防止絶縁膜１４として形成してもよい。
その後に、TEOSガスを使用するプラズマCVD法により、酸化防止絶縁膜１４の上に酸化シリコン膜を厚さ約３００nmに形成し、この酸化シリコン膜を下地絶縁膜１５とする。
次に、図３（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、下地絶縁膜１５と酸化防止絶縁膜１４とをパターニングすることにより、第１導電性プラグ３２ａの上方のこれらの絶縁膜に第１ホール１５ａを形成する。
次いで、この第１ホール１５ａ内と下地絶縁膜１５の上にスパッタ法によりグルー膜３５として窒化チタン膜を形成する。
更に、CVD法を用いて、このグルー膜３５の上にプラグ用導電膜３６としてタングステン膜を形成し、このプラグ用導電膜３６で第１ホール１５ａを完全に埋め込む。
続いて、図３（ｃ）に示すように、下地絶縁膜１５の上の余分なグルー膜３５とプラグ用導電膜３６とをCMP法により研磨して除去する。これにより、グルー膜３５とプラグ用導電膜３６は、第１導電性プラグ３２ａと電気的に接続された第３導電性プラグ３６ａとして第１ホール１５ａ内に残される。
このCMPでは、研磨対象であるグルー膜３５とプラグ用導電膜３６の研磨速度が下地絶縁膜１５よりも速くなるようなスラリ、例えばCabot Microelectronics Corporation製のW2000を使用する。そして、下地絶縁膜１５上に研磨残を残さないために、このCMPの研磨量は各膜３５、３６の合計膜厚よりも厚く設定され、このCMPはオーバー研磨となる。
次に、図４（ａ）に示すように、酸化シリコンよりなる下地絶縁膜１５を窒素含有プラズマ、例えばアンモニア（NH3）プラズマに曝し、下地絶縁膜１５の表面の酸素原子にNH基を結合させる。
このアンモニアプラズマ処理では、例えば、シリコン基板１に対して約９mm（３５０mils）だけ離れた位置に対向電極を有する平行平板型のプラズマ処理装置が使用される。そして、２６６Pa（２Torr）の圧力下において基板温度を４００℃に保持しながら、チャンバ内にアンモニアガスを３５０sccmの流量で供給し、シリコン基板１側に１３．５６MHzの高周波電力を１００Wのパワーで、また上記の対向電極に３５０kHzの高周波電力を５５Wのパワーで６０秒間供給することにより処理が行われる。
続いて、図４（ｂ）に示すように、下地絶縁膜１５と第３導電性プラグ３６ａのそれぞれの上にチタン膜を厚さ約２０nmに形成し、このチタン膜を結晶性導電膜２１とする。
この結晶性導電膜２１の成膜条件は特に限定されないが、本実施形態では、シリコン基板１とチタンターゲットとの距離が６０mmに設定されたスパッタチャンバを用いて、０．１５Paのアルゴン雰囲気中で基板温度を２０℃にする。そして、２．６kWのDC電力をチャンバに５秒間供給することにより、チタンよりなる上記の結晶性導電膜２１を形成する。
ここで、アンモニアプラズマ処理（図４（ａ）参照）を予め行い、下地絶縁膜１５の表面の酸素原子にNH基を結合させておいたので、下地絶縁膜１５上に堆積したチタン原子は下地絶縁膜１５表面の酸素原子に捕獲され難くい。そのため、チタン原子が下地絶縁膜１５の表面を自在に移動できるようになり、（００２）方向に強く自己組織化したチタンよりなる結晶性導電膜２１を形成することが可能となる。
なお、結晶性導電膜２１の構成材料はチタンに限定されない。チタン、プラチナ、イリジウム、レニウム、ルテニウム、パラジウム、及びオスミウムのいずれか、或いはこれらの合金で結晶性導電膜２１を構成してもよい。
その後に、結晶性導電膜２１に対し、窒素雰囲気中において基板温度を６５０℃、処理時間を６０秒とするRTA(Rapid Thermal Anneal)を行う。これにより、チタンよりなる結晶性導電膜２１が窒化され、（１１１）方向に配向した窒化チタンで結晶性導電膜２１が構成されることになる。
次に、図４（ｃ）に示すように、この結晶性導電膜２１の上に導電性酸素バリア膜２２として窒化チタンアルミニウム（TiAlN）膜を反応性スパッタ法で１００nmの厚さに形成する。
窒化チタンアルミニウムよりなる導電性酸素バリア膜２２は、酸素透過防止機能に優れており、その下の第３導電性プラグ３６ａが酸化してコンタクト不良が発生するのを防止する役割を担う。
この導電性酸素バリア膜２２の成膜条件は特に限定されないが、本実施形態では、チタンとアルミニウムとの合金ターゲットを使用し、アルゴンガスと窒素ガスとの混合ガスをスパッタガスとして用いる。そして、アルゴンガスと窒素ガスのそれぞれの流量を４０sccm、１００sccmにし、２５３．３Paの圧力下、４００℃の基板温度、そして１．０ｋＷのスパッタパワーで導電性酸素バリア膜２２を形成する。
また、導電性酸素バリア膜２２は窒化チタンアルミニウム膜に限定されない。導電性酸素バリア膜２２としては、イリジウム膜又はルテニウム膜も形成し得る。
次に、図５（ａ）に示すように、導電性酸素バリア膜２２の上に、スパッタ法により第１導電膜の下側導電層２３ｂとしてプラチナ膜を６０nmの厚さに形成する。そのプラチナ膜は、例えば、圧力が０．２Paのアルゴン雰囲気中で基板温度を４００℃にし、スパッタパワーを０．５kWにして形成される。
なお、この下側導電層２３ｂの構成材料は、イリジウム以外の貴金属であれば特に限定されず、ロジウムやパラジウムで下側導電層２３ｂを構成するようにしてもよい。
次いで、図５（ｂ）に示すように、下側導電層２３ｂの上にイリジウム膜を厚さ４０nmに形成し、そのイリジウム膜を第１導電膜の上側導電層２３ｃとする。このイリジウム膜の成膜条件は特に限定されないが、本実施形態では、圧力が０．１１Paのアルゴン雰囲気中で基板温度を５００℃にし、スパッタパワーを０．３kWにする条件が採用される。
更に、上側導電層２３ｃを構成する導電性材料はイリジウムに限定されず、ルテニウム、酸化イリジウム、酸化ルテニウム、及びSrRuO3のいずれかであってもよい。
これにより、下側導電層２３ｂと上側導電層２３ｃとで構成される第１導電膜２３が形成されたことになる。
その第１導電膜２３の結晶性はその上に後で形成される強誘電体膜の配向に大きな影響を与える。そのため、上記の下側導電層２３ｂと上側導電層２３ｃのそれぞれの成膜温度をなるべく高めることで、第１導電膜２３の結晶性を向上させ、強誘電体膜の配向を高めるようにするのが好ましい。
但し、成膜温度が高すぎると、下側導電層２３ｂと上側導電層２３ｃのそれぞれのストレスが高くなり、各層２３ｂ、２３ｃが膜剥がれを起こす恐れがある。
そのため、各層２３ｂ、２３ｃを成膜する際の基板温度としては、なるべく高い温度で、且つ、ストレスが小さくなる温度を採用するのが好ましい。
下側導電層２３ｂとしてプラチナ膜を形成する場合、下側導電層２３ｂのストレスが小さくなる温度範囲は２８０℃〜３００℃である。従って、この温度範囲を含み、且つ上限が高温側にシフトした２５０℃以上４５０℃以下の基板温度で下側導電層２３ｂを形成するのが好ましい。
一方、上側導電層２３ｃとしてイリジウム膜を形成する場合、上側導電層２３ｃのストレスが小さくなる温度範囲は４２０℃〜４５０℃である。よって、この温度範囲を含み、且つ上限が高温側にシフトした４００℃以上５５０℃以下の基板温度で上側導電層２３ｃを形成するのが好ましい。
このような温度範囲を採用することで、各層２３ｂ、２３ｃの膜剥がれを防止しつつ、第１導電膜２３の結晶性を高めることが可能となる。
ここで、既述のように、結晶性導電膜２１を構成する窒化チタン膜が（１１１）方向に配向しているため、この配向の作用によっても第１導電膜２３の結晶性は良好になる。
その後に、アルゴン雰囲気中で基板温度を６５０℃以上とするRTAを第１導電膜２３に対して６０秒間行うことにより、各膜２１〜２３同士の密着性を高めると共に、第１導電膜２３の結晶性を改善する。
このRTAの雰囲気は、不活性ガスの雰囲気であれば特に限定されない。そのような不活性ガスとしては、アルゴンガスの他に、窒素ガスや二酸化窒素（N2O）ガスもある。
続いて、図５（ｃ）に示すように、MOCVD法により第１導電膜２３の上にペロブスカイト構造のPZT (Lead Zirconate Titanate: PbZrTiO3)膜を形成し、このPZT膜を第１強誘電体膜２４ｂとする。MOCVD法で形成された第１強誘電体膜２４ｂは、成膜の時点で既に結晶化しているため、第１強誘電体膜２４ｂを結晶化させるための結晶化アニールは不要である。
そのMOCVD法は次のようにして行われる。
まず、Pb(DPM)2（化学式Pb(C11H19O2)2)）、Zr(dmhd)4（化学式Zr(C9H15O2)4）、及びTi(O−iOr)2(DPM)2（化学式Ti(C3H7O)2(C11H19O2)2）のそれぞれをTHF(Tetra Hydro Furan: C4H8O)溶媒中にいずれも０．３mol／lの濃度で溶解し、Pb、Zr、及びTiの各液体原料を作成する。次いで、これらの液体原料をMOCVD装置の気化器にそれぞれ０．３２６ml／分、０．２００ml／分、および０．２００ml／分の流量で供給して気化させることにより、Pb、Zr、及びTiの原料ガスを得る。なお、上記の気化器には、各液体原料と共に、流量が０．４７４ml／分のTHF溶媒も供給される。
更に、上記の原料ガスをチャンバに供給しながら、チャンバ内の圧力を６６５Pa（５Torr）にし、基板温度を６２０℃に維持する。そして、このような状態を６２０秒間維持することにより、上記したPZT膜が１００nmの厚さに形成される。
なお、第１強誘電体膜２４ｂはPZT膜に限定されない。ランタン、カルシウム、ストロンチウム、及びシリコンの少なくとも一つをPZTにドープした材料で第１強誘電体膜２４ｂを構成してもよい。これらの材料はペロプスカイト構造を有するので、その下の上側導電層２３ｃをペロプスカイト構造のSrRuO3で構成すると、上側導電層２３ｃと第１強誘電体膜２４ｂとの格子マッチングが良好となり、第１強誘電体膜２４ｂの結晶性が高められる。
なお、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9、及びSrBi4Ti4O15等のBi層状構造化合物で第１強誘電体膜２４ｂを構成してもよい。
更に、強誘電体材料に代えて、ジルコニウムや鉛を含む金属酸化物高誘電体材料で第１強誘電体膜２４ｂを形成してもよい。
ここで、既述のように、（１１１）方向に配向した窒化チタンよりなる結晶性導電膜２１の作用により第１導電膜２３の結晶性は良好である。そのため、第１導電膜２３の上に形成される第１強誘電体膜２４ｂの結晶性も良好となり、第１強誘電体膜２４ｂの強誘電体特性、例えば残留分極電荷量等が高められる。
次に、第１強誘電体膜２４ｂの上に第２強誘電体膜２４ｃとしてスパッタ法でPZT膜を１〜３０nmの厚さ、例えば２０nmに形成し、これら第１、第２強誘電体膜２４ｂ、２４ｃを強誘電体膜２４とする。
なお、MOCVD法で形成された第１強誘電体膜２４ｂと異なり、スパッタ法で形成された第２強誘電体膜２４ｃは、成膜の時点で結晶化しておらず、アモルファス状態となっている。
また、第２強誘電体膜２４ｃはPZTに限定されない。
PZTのようにABO3型ペロブスカイト構造（A＝Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B＝Ti、Zr、Nb、Ta、W、Mn、Fe、Co、及びCrのいずれか一つ）を有する強誘電体材料で第２強誘電体膜２４ｃを構成してもよい。
更に、ランタン、カルシウム、ストロンチウム、及びシリコンの少なくとも一つをPZTにドープした材料で第２強誘電体膜２４ｃを構成してもよい。これらの元素をPZT膜にドープすることで、第２強誘電体膜２４ｃの疲労損失とインプリント特性が改善されると共に、キャパシタへの書き込み電圧や読み出し電圧を低くすることができる。
また、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9、及びSrBi4Ti4O15等のBi層状構造化合物で第２強誘電体膜２４ｃを構成してもよい。
また、第２強誘電体膜２４ｃの成膜方法もスパッタ法に限定されない。ゾル・ゲル法やMOCVD法で第２強誘電体膜２４ｃを形成してもよい。MOCVD法を採用する場合、その成膜条件としては、第１強誘電体膜２４ｂと同様の条件が採用され得る。
但し、後述の理由により、第２強誘電体膜２４ｃはアモルファス状態又は微結晶からなる膜であるのが好ましく、アモルファスな第２強誘電体膜２４ｃを成膜できるスパッタ法を採用するのが最も好ましい。
続いて、図６（ａ）に示すように、シリコン基板１を加熱しながら強誘電体膜２４の上に第１導電性酸化金属膜２５ｄとして反応性スパッタ法で酸化イリジウム（IrOx）膜を厚さ約５０nmに形成する。なお、このようにシリコン基板１を加熱するスパッタ法で形成された酸化イリジウム膜は、結晶化のためのプロセスを行わなくても、成膜の時点で既に結晶化している。
その第１導電性酸化金属膜２５ｄの成膜条件は特に限定されない。本実施形態では、基板温度を３００℃にすると共に、流量が１４０sccmのアルゴンガスと、流量が１０〜９０sccm、例えば６０sccmの酸素ガスとの混合ガスをスパッタガスとして用い、更にスパッタパワーを１kW〜２kWとする。
ここで、上記した酸化イリジウムのスパッタでは、イリジウムターゲットから飛来したイリジウム原子がスパッタ雰囲気中で酸化されることで基板上に酸化イリジウムが堆積する。そのため、堆積した酸化イリジウムの中には、雰囲気中における酸化が不十分なものも含まれ、酸化イリジウム膜全体としては化学量論組成（IrO2）よりも酸素が少ない状態になり易い。
そのため、化学量論的組成の酸化イリジウムの化学式をIrOx1と書くとx1は２であるのに対し、上記の条件で従って形成された第１導電性酸化金属膜２５ｄでは、酸化イリジウムの化学式をIrOx2と書くとx2が１．３〜１．９程度の値となり、比x2／x1は１よりかなり小さくなる。
ここで、第１強誘電体膜２４ｂは、第２強誘電体膜２４ｃや第１導電性酸化金属膜２５ｄをスパッタ法で形成した際にスパッタガスによってダメージを受けていると共に、膜中の酸素濃度が欠乏し、その強誘電体特性が劣化している恐れがある。
そこで、上記の第１導電性酸化金属膜２５ｄを形成した後に、酸化性ガス含有雰囲気中、例えばアルゴンと酸素との混合雰囲気中でRTAを行うことにより、スパッタにより受けた第１強誘電体膜２４ｂのダメージを回復させると共に、第１強誘電体膜２４ｂの酸素欠損を補償する。
このRTAの条件は特に限定されないが、基板温度は６５０℃以上、より好ましくは７００℃〜７５０℃とするのが好ましい。本実施形態では、基板温度を７２５℃とする。また、アルゴンと酸素の流量をそれぞれ２０００sccm、２０sccmとし、処理時間を６０秒とする。
なお、このRTAの雰囲気は、不活性ガスと酸化性ガスとの混合雰囲気であれば特に限定されない。このうち、不活性ガスとしては、アルゴン、窒素（N2）、及び二酸化窒素のいずれかを採用し得る。
更に、第２強誘電体膜２４ｃをアモルファスに形成したので、このRTAによって第１導電性酸化金属膜２５ｄから強誘電体膜２４に拡散するイリジウム原子は、第２強誘電体膜２４ｃ中に留まるようになり、第１強誘電体膜２４ｂに至り難くなる。その結果、結晶化して優れた強誘電体特性を呈する第１強誘電体膜２４の粒界にイリジウムが拡散し難くなるため、そのイリジウムによってリークパスが形成されるのが抑制され、強誘電体キャパシタのリーク電流を効果的に防止することが可能となる。
このような利点は、微結晶からなる膜で第２強誘電体膜２４ｃを構成しても得られる。
上記のようにして第１導電性酸化金属膜２５ｄを形成した後は、基板温度を室温とする反応性スパッタ法を用いて、第１導電性酸化金属膜２５ｄの上に第２導電性酸化金属膜２５ｅとして酸化イリジウム膜を厚さ約１００〜３００nm、例えば２００nmに形成する。その第２導電性酸化金属膜２５ｅは、圧力が０．８Paのスパッタ雰囲気中、スパッタパワーを１．０kWにし、成膜時間を７９秒とすることで形成される。
ここで、高い成膜温度で結晶化された第１導電性酸化金属膜２５ｄとは異なり、基板温度を室温とするスパッタ法で形成された第２導電性酸化金属膜２５ｅはアモルファス状態になる。
ところで、第２導電性酸化金属膜２５ｅにおいて酸素が不足すると、第２導電性酸化金属膜２５ｅの触媒作用が高まるため、外部の水分が第２導電性酸化金属膜２５ｅに触れて水素が発生するようになる。水素は、強誘電体膜２４を還元してその強誘電体特性を劣化させるという問題があるため、FeRAMの製造工程では水素の発生を極力抑える必要がある。
従って、水素の発生を防止するという観点からすると、第２導電性酸化金属膜２５ｅを構成するイリジウムの酸化数は、第１導電性酸化金属膜２５ｄのそれよりも大きいのが好ましい。
そこで、本実施形態では、第２導電性酸化金属膜２５ｅを形成するときに、スパッタガスに占める酸素の流量比を、第１導電性酸化金属膜２５ｄを形成する工程におけるよりも多くすることで、酸化イリジウムの組成を化学量論組成（IrO2）に近づけ、第２導電性酸化金属膜２４ｅの触媒作用を抑えるようにする。このときのスパッタガスの流量は、例えばアルゴンが１００sccm、酸素が１００sccmとされる。
第２導電性酸化金属膜２４ｅを構成する酸化イリジウムの化学式をIrOy2と書くと、上記の条件に従った場合y2は略２になる。化学量論的組成の酸化イリジウムの化学式をIrOy1と書くとy1は２であるため、比y2／y1は１に近い値となり、第１導電性酸化金属膜２５ｄの比x2／x1との大小関係はy2／y1＞x2／x1となる。
このような第２導電性酸化金属膜２５ｅと第１導電性酸化金属膜２５ｄにより、図示のような導電性酸化金属膜２５ｂが構成される。
その第１導電性酸化金属膜２５ｄは、膜中の酸素の作用により水素をブロックする機能を有し、水素からキャパシタ誘電体膜２４を保護する役割も担う。
なお、第１、第２導電性酸化金属膜２５ｄ、２５ｅの構成材料は酸化イリジウムに限定されない。
但し、第１強誘電体膜２４ｂをMOCVD法で形成する場合は、第１、第２導電性酸化金属膜２５ｄ、２５ｅとしてプラチナの酸化膜を採用すると、強誘電体膜２４を構成するPZTの鉛とプラチナとが反応するため、強誘電体膜２４の強誘電体特性が劣化し、強誘電体膜２４の残留分極電荷量が低減してしまう。よって、この場合は、第１、第２導電性酸化金属膜２５ｄ、２５ｅの構成材料として、イリジウム(Ir)、ルテニウム(Ru)、ロジウム(Rh)、レニウム(Re)、オスミウム(Os)、及びパラジウム(Pd)のいずれかの酸化物を採用するのが好ましい。
但し、上記したPZTの鉛とプラチナとの反応が問題にならないなら、第１、第２導電性酸化金属膜２５ｄ、２５ｅとしてプラチナの酸化膜を採用してもよい。
また、上記したように、第２導電性酸化金属膜２５ｅでの水素の発生を防止するために、第２導電性酸化金属膜２５ｅを構成する金属酸化物は、第１導電性酸化金属膜２５ｄのそれよりも多く酸化されているのが好ましい。第１導電性酸化金属膜２５ｄと第２導電性酸化金属膜２５ｅのそれぞれを構成する金属酸化物の化学量論的な組成をAOx1、BOy1（AとBは金属元素）、成膜後のこれらの実際の組成をAOx2、BOy2と書くと、上記の条件はy2／y1＞x2／x1となる。
更に、第１、第２導電性酸化金属膜２５ｄ、２５ｅの膜厚については、第１導電性酸化金属膜２５ｄの方が第２導電性酸化金属膜２５ｅよりも薄いのが好ましい。
これは、第１導電性酸化金属膜２５ｄの形成後に行われる既述のRTAにおいて、第１導電性酸化金属膜２５ｄが薄い方が強誘電体膜２４の全体に酸素が行き渡り易くなり、強誘電体膜２４のダメージの回復が効果的に図られるためである。更に、第２導電性酸化金属膜２５ｅが後で形成される第２層間絶縁膜からの水分や水素等の還元性物質をブロックする役割も担っているので、その厚さが厚いほうが還元性物質に対するブロック性が高まるためでもある。
続いて、図６（ｂ）に示すように、導電性酸化金属膜２５ｂの上に、導電性向上膜２５ｃとしてイリジウム膜をスパッタ法により厚さ５０nmに形成する。そのスパッタ法は、圧力が１Paのアルゴン雰囲気中で行われ、１．０kWのスパッタパワーがスパッタ雰囲気に投入される。
導電性向上膜２５ｃは、その下の導電性酸化金属膜２５ｂと共に第２導電膜２５を構成し、導電性酸化金属膜２５ｂだけでは不足しがちな第２導電膜２５の導電性を補う役割を担う。更に、導電性向上膜２５ｃは、その材料であるイリジウムが水素に対するバリア性に富むため、外部の水素をブロックして強誘電体膜２４の劣化を防止する役割も担う。
なお、イリジウム膜に代えて、ルテニウム膜、ロジウム膜、及びパラジウム膜のいずれかを導電性向上膜２５ｃとして形成してもよい。
この後に、シリコン基板１の背面を洗浄する。
次に、図７（ａ）に示すように、第２導電膜２５の上にスパッタ法により窒化チタン膜を形成し、その窒化チタン膜を第１マスク材料層２６とする。
更に、TEOSガスを使用するプラズマCVD法を用いて、第１マスク材料層２６の上に第２マスク材料層２７として酸化シリコン膜を形成する。
次いで、図７（ｂ）に示すように、第２マスク材料層２７を島状にパターニングすることにより第２ハードマスク２７ａを形成する。
次に、図８（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第２ハードマスク２７ａをマスクにして第１マスク材料層２６をエッチングすることにより第１ハードマスク２６ａを形成する。
次いで、第１、第２ハードマスク２６ａ、２７ａで覆われていない領域の第２導電膜２５、強誘電体膜２４、及び第１導電膜２３をドライエッチングし、下部電極２３ａ、キャパシタ誘電体膜２４ａ、及び上部電極２５ａで構成されるキャパシタQを形成する。
そのドライエッチングのガスは特に限定されないが、第１導電膜２３、及び第２導電膜２５に対するエッチングガスとしてはHBrと酸素との混合ガスが使用される。一方、強誘電体膜２４に対するエッチングガスとしては塩素とアルゴンとの混合ガスが使用される。
また、第１導電膜２３用のエッチングガスに対して導電性酸素バリア膜２２はエッチング耐性を有するので、キャパシタQを形成した後でも結晶性導電膜２１の全面に導電性酸素バリア膜２２は残存する。
このようにして形成されたキャパシタQの下部電極２３ａは、導電性酸素バリア膜２２、結晶性導電膜２１、及び第３導電性プラグ３６ａを介して第１導電性プラグ３２ａと電気的に接続される。
更に、上記のように強誘電体膜２４と第１導電膜２３とを一括エッチングすることにより、キャパシタ誘電体膜２４ａと下部電極２３ａのそれぞれの側面は同一面内に存在することになる。
ここで、上記のエッチングによって下部電極２３ａとされる第１導電膜２３は、プラチナよりなる下側導電層２３ｂとイリジウムよりなる上側導電層２３ｃとの二層構造となっているので、第１導電膜２３をイリジウム膜のみの単層構造にする場合と比較して、第１導電膜２３においてイリジウムが占める割合が小さい。
そのため、上記のキャパシタQのエッチングにおいて、下部電極２３ａの側面からエッチング雰囲気中に飛散するイリジウム粒が低減される。これにより、キャパシタ誘電体膜２４ａの側面に付着するイリジウム粒を低減することができ、そのイリジウム粒によって下部電極２３ａと上部電極２５ａとの間にリークパスが形成されるのを抑制できる。
イリジウム粒の飛散量を効果的に低減するには、下側導電層２３ｂをイリジウムよりなる上側導電層２３ｃよりも厚くすることで、下部電極２３ａにおいて上側導電導電層２３ｃの占める割合を小さくするのが好ましい。例えば、下側導電層２３ｂを上側導電層２３ｃの１〜９倍の厚さに形成するのが好ましい。
続いて、図８（ｂ）に示すように、過酸化水素（H2O2）、アンモニア、及び水の混合溶液をエッチング液として用い、酸化シリコンよりなる第２ハードマスク２７ａをウエットエッチングにより除去する。なお、ドライエッチングにより第２ハードマスク２７ａを除去してもよい。
次に、図９（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１ハードマスク２６ａ（図８（ｂ）参照）をマスクとして用いながら、結晶性導電膜２１と導電性酸素バリア膜２２とをエッチングし、これらの膜をキャパシタQの下にのみ残す。このエッチングはドライエッチングにより行われ、そのエッチングガスとしては例えばアルゴンと塩素との混合ガスが使用される。
また、このエッチングガスに対し第１ハードマスク２６ａもエッチングされるため、エッチングの終了時には第１ハードマスク２６ａは除去される。
続いて、図９（ｂ）に示すように、キャパシタQを覆うアルミナ（Al2O3）膜を厚さ約２０nmに形成し、そのアルミナ膜を第１キャパシタ保護絶縁膜３９とする。第１キャパシタ保護絶縁膜３９を構成するアルミナは、水素の透過防止能力に優れているため、外部の水素はこの第１キャパシタ保護絶縁膜３９によってブロックされ、水素によるキャパシタ誘電体膜２４ａの劣化を防止することができる。
ここで、キャパシタ誘電体膜２４ａは、キャパシタQを形成する際のドライエッチング（図８（ｂ）参照）や、スパッタ法による第１キャパシタ保護絶縁膜３９の成膜によってダメージを受けている。
そこで、このダメージからキャパシタ誘電体膜２４ａを回復させる目的で、図１０（ａ）に示すように、酸素含有雰囲気中においてキャパシタ誘電体膜２４ａに対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、炉内において基板温度を５５０℃〜７００℃、例えば６５０℃とし、約６０分間行われる。
続いて、図１０（ｂ）に示すように、第１キャパシタ保護絶縁膜３９の上に、CVD法によりアルミナ膜を厚さ約２０nmに形成し、このアルミナ膜を第２キャパシタ保護絶縁膜４０とする。
次に、図１１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、TEOSガスを反応ガスとするプラズマCVDにより、第２キャパシタ保護絶縁膜４０の上に第２層間絶縁膜４１として酸化シリコン膜を形成する。その反応ガスには、酸素ガスとヘリウムガスも含まれる。また、第２層間絶縁膜４１の膜厚は特に限定されないが、本実施形態では、シリコン基板１の平坦面上での厚さを１５００nmとする。
なお、酸化シリコン膜に代えて、絶縁性の無機膜を第２層間絶縁膜４１として形成してもよい。
その後に、CMP法により第２層間絶縁膜４１の表面を研磨して平坦化する。
更に、第２層間絶縁膜４１に対する脱水処理として、第２層間絶縁膜４１の表面をN2Oプラズマに曝す。このN2Oプラズマにより、第２層間絶縁膜４１内に残留する水分が除去されると共に、第２層間絶縁膜４１への水分の再吸収が防止される。
なお、この脱水処理としてN2プラズマ処理を行ってもよい。
続いて、第２層間絶縁膜４１の上に、スパッタ法により平坦なアルミナ膜を厚さ約２０nm〜１００nmに形成し、そのアルミナ膜を第３キャパシタ保護絶縁膜４２とする。この第３キャパシタ保護絶縁膜４２は、平坦化された第２層間絶縁膜４１上に形成されるため優れたカバレッジ特性が要求されず、上記のように安価なスパッタ法で形成される。但し、第３キャパシタ保護絶縁膜４２の成膜方法はスパッタ法に限定されず、CVD法であってもよい。
その後に、図１１（ｂ）に示すように、TEOSガスを使用するプラズマCVD法を用いて、第３キャパシタ保護絶縁膜４２の上に、キャップ絶縁膜４３として酸化シリコン膜を８００〜１０００nm程度の厚さに形成する。なお、このキャップ絶縁膜４３として、酸窒化シリコン膜又は窒化シリコン膜を形成してもよい。
更に、このキャップ絶縁膜４３に対してCMPを行いその表面を平坦化してもよい。
次に、図１２（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１〜第３キャパシタ保護絶縁膜３９、４０、４２、第２層間絶縁膜４１、キャップ絶縁膜４３をパターニングすることにより、上部電極２５ａ上のこれらの膜に導電性向上膜２５ｃ（図６（ｂ）参照）に至る深さの第２ホール４１ａを形成する。
次いで、ここまでの工程でキャパシタ誘電体膜２４ａが受けたダメージを回復させるため、不図示の炉内にシリコン基板１を入れ、酸素雰囲気中で基板温度を５５０℃とする回復アニールを行う。
次に、第２導電性プラグ３２ｂの上の第１〜第３キャパシタ保護絶縁膜３９、４０、４２、第２層間絶縁膜４１、キャップ絶縁膜４３、下地絶縁膜１５、及び酸化防止絶縁膜１４をパターニングして、これらの膜に第３ホール４１ｂを形成する。
なお、このパターニングの際、第２ホール４１ａは、レジストパターンで覆われており、そのレジストパターンによってエッチング雰囲気から保護されている。
ここで、もし、これらのホール４１ａ、４１ｂを同時に形成しようとすると、深い第３ホール４１ｂが開口されるまで第２ホール４１ａ内の上部電極２５ａが長時間にわたってエッチング雰囲気に曝され、キャパシタ誘電体膜２４ａが劣化するという問題が発生する。
本実施形態では、上記のように深さの異なる第２、第３ホール４１ａ、４１ｂを別々に形成するので、このような問題を回避することができる。
更に、第２ソース／ドレイン領域８ｂ上の第２導電性プラグ３２ｂは、本工程が終了するまで、酸化防止絶縁膜１４によって覆われているので、第２導電性プラグ３２ｂを構成するタングステンが酸化してコンタクト不良を起こすのが防止される。
続いて、キャップ絶縁膜４３上と第２、第３ホール４１ａ、４１ｂ内に、グルー膜としてスパッタ法によりチタン膜と窒化チタン膜とをこの順に形成する。
なお、窒化チタン膜についてはMOCVD法で形成してもよい。その場合、窒化チタン膜から炭素を除去するため、窒素と水素とをプラズマ化してなる雰囲気中で窒化チタン膜をアニールするのが好ましい。このように水素含有雰囲気中でアニールを行っても、上部電極２５ａの最上層に形成されたイリジウムよりなる導電性向上膜２５ｃ（図６（ｂ）参照）が水素をブロックするので、水素によって導電性酸化金属膜２５ｂが還元されることは無い。
また、グルー膜はチタン膜と窒化チタン膜との積層膜に限定されず、チタン膜、窒化チタン膜、窒化タンタル膜、及び窒化チタンアルミニウム膜のいずれかよりなる単層膜、又はこれらの積層膜でグルー膜を構成してもよい。
更に、CVD法によりグルー膜の上にタングステン膜を形成し、このタングステン膜で第２、第３ホール４１ａ、４１ｂを完全に埋め込む。
そして、キャップ絶縁膜４３上の不要なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第２、第３ホール４１ａ、４１ｂ内にのみ第４、第５導電性プラグ４７ａ、４７ｂとして残す。
これらのプラグのうち、第４導電性プラグ４７ａは、キャパシタQの上部電極２５ａと電気的に接続される。一方、第５導電性プラグ４７ｂは、第２導電性プラグ３２ｂに電気的に接続され、その第２導電性プラグ３２ｂと共にビット線の一部を構成する。
ここで、第４導電性プラグ４７ａのグルー膜を構成する窒化チタン膜が、上部電極２５ａを構成する導電性酸化金属膜２５ｂに触れると、上部電極２５ａと第４導電性プラグ４７ａとの間のコンタクト抵抗が高くなるという不都合がある。この点に鑑み、本実施形態では、上部電極２５ａの最上層に、イリジウムよりなる導電性向上膜２５ｃを形成したので、上部電極２５ａと第４導電性プラグ４７ａとの間のコンタクト抵抗を低くすることができる。
その後に、図１２（ｂ）に示すように、キャップ絶縁膜４３と各導電性プラグ４７ａ、４７ｂのそれぞれの上にスパッタ法で金属積層膜を形成し、この金属積層膜をパターニングして金属配線４９ａとビット線用の導電性パッド４９ｂとを形成する。
その金属積層膜として、厚さ６０nmのチタン膜、厚さ３０nmの窒化チタン膜、厚さ３６０nmの銅含有アルミニウム膜、厚さ５nmのチタン膜、及び厚さ７０nmの窒化チタン膜をこの順に形成する。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
上記した本実施形態によれば、図５（ｂ）に示したように、キャパシタの下部電極２３ａとなる第１導電膜２３を、プラチナよりなる下側導電層２３ｂとイリジウムよりなる上側導電層２３ｃとの二層構造にした。
これにより、第１導電膜２３をイリジウム膜の単層構造にする場合と比較して、第１導電膜２３においてイリジウムが占める割合が減る。そのため、第１導電膜２３と強誘電体膜２４とを一括エッチングする工程（図８（ａ））において、第１導電膜２３からエッチング雰囲気中に放出されるイリジウム粒を低減することが可能となる。その結果、上記のエッチング中にキャパシタ強誘電体膜２３ａの側面に再付着するイリジウム粒の数を減らすことができ、そのイリジウム粒に起因してキキャパシタ誘電体膜２３ａの側面にリークパスが発生するのが抑えられ、高品位なキャパシタQを備えた半導体装置を提供することが可能となる。
このようにイリジウム粒を減らすという観点からすれば、下側導電層２３ｂの構成材料は、イリジウム以外の貴金属であれば特に限定されない。これは、イリジウム以外の貴金属は、エッチングされてもイリジウムのように多量に粒状に飛散せず、キャパシタのリーク電流に大きな影響を与えないからである。また、イリジウム以外の貴金属は、第２ハードマスク２７ａをウエットエッチングする工程（図８（ｂ））で使用されるエッチング液によってある程度エッチングされる。そのため、粒状に飛散したイリジウム以外の貴金属は、ハードマスク２７ａの除去時にウエットエッチングによって溶解される。
なお、イリジウム粒を低減するだけなら、イリジウム以外の貴金属よりなる単層膜、例えばプラチナ膜のみで第１導電膜２３を構成することも考えられる。
しかし、第１導電膜２３は、キャパシタの下部電極としての機能の他に、自身の結晶性によりその上の強誘電体膜２４の結晶性を向上させる機能も必要である。イリジウム膜はこの機能に優れているので、本実施形態のように第１導電膜２３を二層構造にし、その最上層の上側導電層２３ｃにイリジウム膜を形成するのが好ましい。
但し、最上層の上側導電層２３ｃとしてプラチナ膜を形成すると、PZTよりなる強誘電体膜２４に含まれる鉛とプラチナとの相互拡散によって強誘電体膜２４の強誘電体特性、例えば残留分極電荷量が低下するという問題がある。例えば、特許文献２と特許文献３ではこのような問題が発生する。
更に、プラチナは他の貴金属にくらべて高価なので、製造コストの上昇を防ぐという観点からも、上側導電層２３ｃとしてプラチナ膜を形成するのは好ましくない。
これらの理由により、上側導電層２３ｃの構成材料としては、プラチナ以外の導電性材料を選択するのが好ましい。
このような下側導電層２３ｂと上側導電層２３ｃのそれぞれの材料の選択の仕方については、後述の実施形態でも同様である。
（２）第２実施形態
図１３〜図１８は、本発明の第２実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
図１３〜図１８は、本発明の第２実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
第１実施形態の図３（ｃ）の工程では、グルー膜３５とプラグ用導電膜３６とをCMP法により研磨することで第３導電性プラグ３６ａを形成した。
しかしながら、そのCMPで使用されるスラリに対し、グルー膜３５とプラグ用導電膜３６の研磨速度は下地絶縁膜１５よりも速いので、CMPを終了した時点で第３導電性プラグ３６ａと下地絶縁膜１５のそれぞれの上面の高さを合わせるのは難しい。
そのため、実際には、図１３（ａ）に示されるように、上記のCMPの後には下地絶縁膜１５にリセス１５ｂが形成され、第３導電膜３６ａの上面の高さが下地絶縁膜１５のそれよりも低くなる。そのリセス１５ｂの深さは２０〜５０nmであり、典型的には５０nm程度になる。
ところが、このようなリセス１５ｂが存在すると、下部電極とキャパシタ誘電体膜の配向が乱れ、キャパシタ誘電体膜の強誘電体特性が劣化するという問題が発生する。
この問題を解決するため、本実施形態では以下のような工程を行う。
まず、図１３（ｂ）に示すように、下地絶縁膜１５に対してアンモニアプラズマ処理を行い、下地絶縁膜１５の表面の酸素原子にNH基を結合させる。
このアンモニアプラズマ処理は、例えばシリコン基板１に対して約９mm（３５０mils）だけ離れた位置に対向電極を有する平行平板型のプラズマ処理装置が使用される。そして、２６６Pa（２Torr）の圧力下において基板温度を４００℃に保持しながら、チャンバ内にアンモニアガスを３５０sccmの流量で供給し、シリコン基板１側に１３．５６MHzの高周波電力を１００Wのパワーで、また上記の対向電極に３５０kHzの高周波電力を５５Wのパワーで６０秒間供給することにより処理が行われる。
次に、図１４（ａ）に示すように、下地絶縁膜１５と第３導電性プラグ３６ａの上に平坦化用導電膜５０としてチタン膜を１００〜３００nm、例えば約１００nmに形成し、この平坦化用導電膜５０でリセス１５ｂを完全に埋め込む。
この平坦化用導電膜５０の成膜条件は特に限定されないが、本実施形態では、シリコン基板１とチタンターゲットとの距離が６０mmに設定されたスパッタ装置を用い、圧力が０．１５Paのアルゴン雰囲気において、２．６kWのスパッタ用のDCパワーを３５秒間印加し、基板温度が２０℃の条件下において平坦化用導電膜５０を形成する。
また、平坦化用導電膜５０を形成する前に、アンモニアプラズマ処理（図１４（ｂ））により下地絶縁膜１５の表面の酸素原子にNH基を結合させておいたので、下地絶縁膜１５上に堆積したチタン原子は酸素原子に捕獲され難くい。その結果、チタン原子が下地絶縁膜１５の表面を自在に移動できるようになり、（００２）方向に強く自己組織化されたチタンよりなる平坦化用導電膜５０を形成することが可能となる。
なお、平坦化用導電膜５０はチタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを平坦化用導電膜５０として形成してもよい。
その後に、平坦化用導電膜５０に対し、窒素雰囲気中で基板温度を６５０℃とするRTAを行うことで、チタンよりなる平坦化用導電膜５０を窒化して、（１１１）方向に配向した窒化チタンで平坦化用導電膜５０を構成する。
ここで、第３導電性プラグ３６ａの周囲の下地絶縁膜１５に既述のように形成されたリセス１５ｂを反映して、上記の平坦化用導電膜５０の上面には凹部が形成される。しかし、このような凹部が形成されていると、平坦化用導電膜５０の上方に後で形成される強誘電体膜の結晶性が劣化する恐れがある。
そこで、本実施形態では、図１４（ｂ）に示すように、CMP法により平坦化用導電膜５０の上面を研磨して平坦化し、上記した凹部を除去する。このCMPで使用されるスラリは特に限定されないが、本実施形態ではCabot Microelectronics Corporation製のSSW2000を使用する。
なお、CMP後の平坦化用導電膜５０の厚さは、研磨誤差に起因して、シリコン基板の面内や、複数のシリコン基板間でばらつく。そのばらつきを考慮して、本実施形態では、研磨時間を制御することにより、CMP後の平坦化用導電膜５０の厚さの目標値を５０〜１００nm、より好ましくは５０nmとする。
ところで、上記のように平坦化用導電膜５０に対してCMPを行った後では、平坦化用導電膜５０の上面付近の結晶が研磨によって歪んだ状態となっている。しかし、このように結晶に歪が発生している平坦化用導電膜５０の上方にキャパシタの下部電極を形成すると、その歪みを下部電極が拾ってしまって下部電極の結晶性が劣化し、ひいてはその上の強誘電体膜の強誘電体特性が劣化することになる。
このような不都合を回避するために、次の工程では、図１５（ａ）に示すように、平坦化用導電膜５０の上面をアンモニアプラズマに曝すことで、平坦化用導電膜５０の結晶の歪みがその上の膜に伝わらないようにする。
次に、図１５（ｂ）に示すように、上記のアンモニアプラズマ処理によって結晶の歪みが解消された平坦化用導電膜５０の上に、スパッタ法で導電性密着膜５１としてイリジウム膜を形成する。その導電性密着膜５１は、上下の膜同士の密着強度を高める膜として機能し、その厚さはなるべく薄く、例えば２０nm以下、より好ましくは５nm〜１０nmの厚さに形成するのが望ましい。
続いて、第１実施形態で説明した図４（ｂ）〜図６（ｂ）の工程を行うことにより、図１７（ａ）に示すように、結晶性導電膜２１〜第２導電膜２５までを積層する。
続いて、図７（ａ）、（ｂ）で説明した工程を行うことにより、図１６（ｂ）に示すように、第２導電膜２５の上に第１マスク材料層２６と第２ハードマスク２７ａとを形成する。
次に、図１７（ａ）に示すように、第２ハードマスク２７ａをマスクにして第１マスク材料層２６をエッチングすることにより第１ハードマスク２６ａを形成する。
その後、第１、第２ハードマスク２６ａ、２７ａで覆われていない領域の第２導電膜２５、強誘電体膜２４、及び第１導電膜２３をドライエッチングし、下部電極２５ａ、キャパシタ誘電体膜２４ａ、及び上部電極２３ａで構成されるキャパシタQを形成する。
そのエッチングでは、第１実施形態と同様に、第１導電膜２３、及び第２導電膜２５に対するエッチングガスとしてHBrと酸素との混合ガスを使用し、強誘電体膜２４に対するエッチングガスとして塩素とアルゴンとの混合ガスを使用する。
ここで、第１実施形態で説明したように、プラチナよりなる下側導電層２３ｂとイリジウムよりなる上側導電層２３ｃにより第１導電膜２３を構成したので、第１導電膜２３の全てをイリジウムで構成する場合と比較して、このエッチングの最中に第１導電膜２３から飛散するイリジウム粒が低減される。これにより、キャパシタ誘電体膜２４ａの側面に再付着するイリジウムによりリークパスが形成されるのが防止され、上部電極２５ａと下部電極２３ａとの間のリーク電流を低減することが可能となる。
続いて、図１７（ｂ）に示すように、過酸化水素、アンモニア、及び水の混合溶液をエッチング液とするウエットエッチングにより、酸化シリコンよりなる第２ハードマスク２７ａを除去する。なお、ドライエッチングにより第２ハードマスク２７ａを除去してもよい。
次に、図１８（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１ハードマスク２６ａ（図１７（ｂ）参照）をマスクとして用いながら、下部電極２３ａから露出した領域の導電性酸素バリア膜２２、結晶性導電膜２１、導電性密着膜５１、及び平坦化用導電膜５０をエッチングし、これらの膜をキャパシタQの下にのみ残す。このエッチングはドライエッチングにより行われ、そのエッチングガスとしては例えばアルゴンと塩素との混合ガスが使用される。
また、このエッチングガスに対し第１ハードマスク２６ａもエッチングされるため、エッチングの終了時には第１ハードマスク２６ａは除去される。
この後は、第１実施形態で説明した図９（ｂ）〜図１２（ｂ）の工程を行うことにより、図１８（ｂ）に示すような本実施形態に係る半導体装置の基本構造を完成させる。
以上説明した本実施形態によれば、図１４（ａ）、（ｂ）を参照して説明したように、CMPにより第３導電性プラグ３６ａの周囲に発生したリセス１５ｂを平坦化用導電膜５０で埋め込み、更にCMPによりその平坦化用導電膜５０を平坦化した。
これにより、平坦化導電膜５０の上方に形成される下部電極２３ａ（図１８（ａ）参照）の平坦性が良好になり、下部電極２３ａの配向が良好になる。そして、下部電極２３ａの配向の作用によりキャパシタ誘電体膜２４ａの配向も向上し、残留分極電荷量等のキャパシタ誘電体膜２４ａの強誘電体特性が高められる。
しかも、第１実施形態と同様に、第１導電膜２３を下側導電膜２３ｂと上側導電膜２３ｃとの二層構造にするので、強誘電体膜２４と第１導電膜２３とを一括エッチングする工程（図１７（ａ））において、第１導電膜２３から飛散するイリジウム粒を低減でき、そのイリジウム粒に起因するリークパスの発生を抑制することができる。
（３）第３実施形態
図１９は、本実施形態に係る半導体装置の断面図である。
図１９は、本実施形態に係る半導体装置の断面図である。
本実施形態が第２実施形態と異なる点は、本実施形態では図１４（ｂ）のCMP工程において下地絶縁膜１５の上面から平坦化用導電膜５０を除去し、リセス１５ｂ内にのみ平坦化用導電膜５０を残す点である。これ以外の点は、本実施形態も第２実施形態も同じである。
本実施形態でも、下部電極２３ａの層構造として、プラチナよりなる下側導電層２３ｂとイリジウムよりなる上側導電層２３ｃとの二層構造を採用する。
これにより、第１実施形態で説明したのと同じ理由により、エッチングにより下部電極２３ａを形成する際にキャパシタ誘電体膜２４ａの側面に再付着するイリジウム粒を低減でき、イリジウム粒に起因するリークパスがキャパシタQに発生するのを抑制できる。
（４）第４実施形態
図２０〜図２６は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
図２０〜図２６は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
最初に、図２０（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１実施形態の図３（ａ）で説明した工程に従い、シリコン基板１の上にカバー絶縁膜１０と第１層間絶縁膜１１とを形成する。そして、これらの絶縁膜をパターニングすることにより、第１ソース／ドレイン領域８ａの上にコンタクトホールを形成する。
更に、このコンタクトホール内にグルー膜とタングステン膜とを順に形成した後、第１層間絶縁膜１１上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第１導電性プラグ３２ａとして残す。
次に、図２０（ｂ）に示すように、第１層間絶縁膜１１と第１導電性プラグ３２ａのそれぞれの上にチタン膜を厚さ約２０nmに形成し、このチタン膜を結晶性導電膜２１とする。
なお、この結晶性導電膜２１を形成する前に、第１層間絶縁膜１１と第１導電性プラグ３２ａのそれぞれの上面に対しアンモニアプラズマ処理を予め行ってもよい。このアンモニアプラズマ処理を行うことで、第１層間絶縁膜１１上に堆積したチタン原子が絶縁膜１１表面の酸素原子に捕獲され難くなるので、チタン原子が第１層間絶縁膜１１の表面を自在に移動できるようになり、（００２）方向に強く自己組織化したチタンよりなる結晶性導電膜２１を形成することが可能となる。
その後に、下地絶縁膜２１に対し、窒素雰囲気中において基板温度を６５０℃、処理時間を６０秒とするRTAを行う。これにより、チタンよりなる結晶性導電膜２１が窒化され、（１１１）方向に配向した窒化チタンで結晶性導電膜２１が構成されることになる。
更に、この結晶性導電膜２１の上に導電性酸素バリア膜２２として窒化チタンアルミニウム膜を反応性スパッタ法で１００nmの厚さに形成する。
続いて、図２０（ｃ）に示すように、導電性酸素バリア膜２２の上に、スパッタ法により第１導電膜の下側導電層２３ｂとしてプラチナ膜を６０nmの厚さに形成する。そのプラチナ膜は、例えば、圧力が０．２Paのアルゴン雰囲気中で基板温度を４００℃にし、スパッタパワーを０．５kWにして形成される。
なお、この下側導電層２３ｂの構成材料は、イリジウム以外の貴金属であれば特に限定されず、ロジウムやパラジウムで下側導電層２３ｂを構成するようにしてもよい。
その後、下側導電層２３ｂの上にイリジウム膜を厚さ４０nmに形成し、そのイリジウム膜を第１導電膜の上側導電層２３ｃとする。このイリジウム膜の成膜条件は特に限定されないが、本実施形態では、圧力が０．１１Paのアルゴン雰囲気中で基板温度を５００℃にし、スパッタパワーを０．３kWにする条件が採用される。
更に、上側導電層２３ｃを構成する導電性材料はイリジウムに限定されず、ルテニウム、酸化イリジウム、酸化ルテニウム、及びSrRuO3のいずれかであってもよい。
これにより、導電性バリア膜２２の上に、下側導電層２３ｂと上側導電層２３ｃとで構成される第１導電膜２３が形成されたことになる。
続いて、図２１（ａ）に示すように、MOCVD法により第１導電膜２３の上にPZT膜を形成し、このPZT膜を第１強誘電体膜２４ｂとする。
第１強誘電体膜２４ｂはPZT膜に限定されず、熱処理により結晶構造がBi層状構造又はペロブスカイト構造となる膜を第１強誘電体膜２４ｂとして形成してもよい。そのうち、ペロブスカイト構造となる膜としては、ランタン、カルシウム、ストロンチウム、及びシリコンのいずれかを微量ドープしたPZT膜がある。
また、Bi層状構造となる膜としては、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）膜、SrBi2Ta2O9膜、及びSrBi4Ti4O15膜がある。
次いで、第１強誘電体膜２４ｂの上に第２強誘電体膜２４ｃとしてスパッタ法でアモルファス状態のPZT膜を形成し、これら第１、第２強誘電体膜２４ｂ、２４ｃを強誘電体膜２４とする。
第２強誘電体膜２４ｃはPZT膜に限定されない。第１強誘電体膜２４ｂと同様に、ランタン、カルシウム、ストロンチウム、及びシリコンのいずれかを微量ドープしたPZT膜を第２強誘電体膜２４ｃとして形成してよい。更に、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9、及びSrBi4Ti4O15等のBi層状構造を有する材料で第２強誘電体膜２４ｃを構成してもよい。
続いて、図２１（ｂ）に示すように、第１実施形態で説明した図６（ａ）の工程を行うことにより、共に酸化イリジウムよりなる第１、第２導電性酸化金属膜２５ｄ、２５ｅを強誘電体膜２４上に形成し、これらの膜を導電性酸化金属膜２５ｂとする。
更に、図２２（ａ）に示すように、第１実施形態の図６（ｂ）の工程を行うことにより、イリジウムよりなる導電性向上膜２５ｃを導電性酸化金属膜２５ｂの上に形成する。これにより、強誘電体膜２４の上には、導電性酸化金属膜２５ｂと導電性向上膜２５ｃとで構成される第２導電膜２５が形成されたことになる。
次に、図２２（ｂ）に示すように、スパッタ法で第２導電膜２５の上に窒化チタンよりなる第１マスク材料層２６を形成する。
更に、TEOSガスを使用するプラズマCVD法を用いて第１マスク材料層２６の上に酸化シリコン膜を形成し、その酸化シリコンマスクをパターニングして第２ハードマスク２７ａを形成する。
続いて、図２３（ａ）に示すように、第２ハードマスク２７ａをマスクにして第１マスク材料層２６をエッチングすることにより第１ハードマスク２６ａを形成する。
次いで、第１、第２ハードマスク２６ａ、２７ａで覆われていない領域の第２導電膜２５、強誘電体膜２４、及び第１導電膜２３をドライエッチングし、下部電極２５ａ、キャパシタ誘電体膜２４ａ、及び上部電極２３ａで構成されるキャパシタQを形成する。
なお、このドライエッチングの条件は、第１実施形態で図８（ａ）を参照して説明したので省略する。
また、上記のドライエッチングを行っても、導電性酸素バリア膜２２はエッチングされずに結晶性導電膜２１の全面に残存する。
ここで、既述のように、プラチナよりなる下側導電層２３ｂとイリジウムよりなる上側導電層２３ｃとにより第１導電膜２３を構成したので、第１導電膜２３の全てをイリジウムで構成する場合と比較して、第１導電層２３においてイリジウムが占める割合が小さくなる。従って、このエッチングにおいて、下部電極２３ａの側面からエッチング雰囲気に飛散するイリジウム粒を低減することができ、そのイリジウム粒によってキャパシタ誘電体膜２４ａの側面にリークパスが形成されるのを防止できる。
次に、図２３（ｂ）に示すように、ウエットエッチング又はドライエッチングにより第２ハードマスク２７ａを除去する。ウエットエッチングの場合は、過酸化水素、アンモニア、及び水の混合溶液がエッチング液として用いられる。
続いて、図２４（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１ハードマスク２６ａ（図２３（ｂ）参照）をマスクにしながら、アルゴンと塩素との混合ガスをエッチングガスとして用い、結晶性導電膜２１と導電性酸素バリア膜２２とをドライエッチングし、これらの膜をキャパシタQの下にのみ残す。
なお、このエッチングガスに対し第１ハードマスク２６ａもエッチングされるため、エッチングの終了時には第１ハードマスク２６ａは除去され、上部電極２５ａの上面が露出する。
次に、図２４（ｂ）に示すように、水素等の還元性物質からキャパシタQを保護するために、シリコン基板１の上側全面に、第１キャパシタ保護絶縁膜３９としてアルミナ膜を厚さ約２０nmに形成する。
そして、キャパシタQを形成する際のドライエッチング（図２３（ｂ）参照）や、スパッタ法による第１キャパシタ保護絶縁膜３９の成膜時にキャパシタ誘電体膜２４ａが受けたダメージを回復させるため、酸素含有雰囲気中においてキャパシタ誘電体膜２４ａに対して回復アニールを施す。この回復アニールの条件は、炉内において基板温度を５５０℃〜７００℃、例えば６５０℃とし、約６０分間行われる。
その後に、第１キャパシタ保護絶縁膜３９の上に、CVD法によりアルミナ膜を厚さ約２０nmに形成し、このアルミナ膜を第２キャパシタ保護絶縁膜４０とする。
次いで、図２５（ａ）に示すように、TEOSガスを反応ガスとするプラズマCVDにより、第２キャパシタ保護絶縁膜４０の上に第２層間絶縁膜４１として酸化シリコン膜を形成する。その反応ガスには、酸素ガスとヘリウムガスも含まれる。また、第２層間絶縁膜４１は、シリコン基板１の平坦面上で１５００nmの厚さを有する。
なお、酸化シリコン膜に代えて、絶縁性の無機膜を第２層間絶縁膜４１として形成してもよい。
その後に、CMP法により第２層間絶縁膜４１の表面を研磨して平坦化する。
次に、図２５（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、第２層間絶縁膜４１の表面をN2Oプラズマに曝すことにより、第２層間絶縁膜４１内に残留する水分を除去すると共に、第２層間絶縁膜４１への水分の再吸収を防止する。
なお、この脱水処理としてN2プラズマ処理を行ってもよい。
次いで、カバー絶縁膜１０、第１、第２層間絶縁膜１１、４１、及び第１、第２キャパシタ保護絶縁膜３９、４０をパターニングすることにより、第２ソース／ドレイン領域８ｂの上のこれらの絶縁膜に第１ホール４１ｃを形成する。
そして、この第１ホール４１ｃ内にグルー膜とタングステン膜とを順に形成した後、第２層間絶縁膜４１上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第１ホール４１ｃ内にのみ第２導電性プラグ５４として残す。
その第２導電性プラグ５４は、ビット線の一部を構成し、第２ソース／ドレイン領域８ｂと電気的に接続される。
ところで、第２導電性プラグ５４は、酸化され易いタングステンを主にして構成されるため、プロセス中で酸化されるとコンタクト不良を起こし易い。
そこで、第２導電性プラグ５４の酸化を防止するため、第２層間絶縁膜４１と第２導電性プラグ５４のそれぞれの上面に酸窒化シリコン膜を厚さ約１００nmに形成し、この酸窒化シリコン膜を酸化防止絶縁膜５５とする。
次に、図２６（ａ）に示すように、第１、第２キャパシタ保護絶縁膜３９、４０、第２層間絶縁膜４１、及び酸化防止絶縁膜５５をパターニングすることにより、上部電極２５ａの上のこれらの膜に第２ホール４１ｄを形成する。
この第２ホール４１ｄを形成した後、ここまでの工程でキャパシタ誘電体膜２４ａが受けたダメージを回復させるため、酸素含有雰囲気中でアニールを行ってもよい。このようにアニールをしても、第２導電性プラグ５４の酸化は酸化防止絶縁膜５５によって防止される。
この後に、酸化防止絶縁膜５５をエッチバックして除去する。
続いて、図２６（ｂ）に示すように、第２層間絶縁膜４１と第２導電性プラグ５４のそれぞれの上面にスパッタ法で金属積層膜を形成し、この金属積層膜をパターニングして金属配線５７ａとビット線用の導電性パッド５７ｂとを形成する。
その金属積層膜は、例えば、厚さ６０nmのチタン膜、厚さ３０nmの窒化チタン膜、厚さ４００nmの銅含有アルミニウム膜、厚さ５nmのチタン膜、及び厚さ７０nmの窒化チタン膜をこの順に形成してなる。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
上記した本実施形態では、第１実施形態の第３導電性プラグ３６ａや下地絶縁膜１５を形成しないので、第１実施形態と比較して工程の簡略化が図られる。
更に、第２ソース／ドレイン領域８ｂ上でビット線の一部を構成する第２導電性プラグ５４が一段しかないので、二段の導電性プラグ３２ｂ、４７ｂを形成する第１実施形態よりも簡単な構造となる。
しかも、第１実施形態と同様に、下部電極２３ａの層構造として、プラチナよりなる下側導電層２３ｂとイリジウムよりなる上側導電層２３ｃとの二層構造を採用し、下部電極２３ａにおいてイリジウムが占める割合を低減する。これにより、一括エッチングによりキャパシタQを形成する工程（図２３（ａ））において、下部電極２３ａの側面からエッチング雰囲気に飛散するイリジウム粒を低減でき、そのイリジウム粒によってリークパスが形成されるのを防ぐことができる。
（６）第５実施形態
図２７〜図３４は、本実施形態に係る半導体装置の製造途中の断面図であり、図３５〜図３８はその平面図である。
図２７〜図３４は、本実施形態に係る半導体装置の製造途中の断面図であり、図３５〜図３８はその平面図である。
本実施形態では、プレーナ型のFeRAMについて説明する。
まず、図２７に示す断面構造を得るまでの工程を説明する。n型又はp型のシリコン基板６１表面に、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離絶縁膜２６を形成する。素子分離絶縁膜６２としてＳＴＩ(Shallow Trench Isolation)を採用してもよい。そのような素子分離絶縁膜６２を形成した後に、シリコン基板６１のメモリセル領域における所定の活性領域にｐウェル６３を形成する。
その後、シリコン基板６１の活性領域表面を熱酸化してシリコン酸化膜を形成してこれをゲート絶縁膜６４として用いる。次に、シリコン基板６１の上側全面に多結晶シリコン又は高融点金属シリサイドからなる導電膜を形成する。その後に、導電膜をフォトリソグラフィーにより所定の形状にパターニングして、ゲート電極６５ａ，６５ｂを形成する。メモリセル領域における１つのｐウェル６３上には２つのゲート電極６５ａ，６５ｂがほぼ平行に配置される。それらのゲート電極６５ａ，６５ｂはワード線の一部を構成する。
続いて、ゲート電極６５ａ，６５ｂの両側のｐウェル６３内にn型不純物をイオン注入して、nチャネルMOSトランジスタのソース／ドレインとなるn型不純物拡散領域６６ａ，６６ｂを形成する。さらに、シリコン基板６１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極６５ａ，６５ｂの両側部分に絶縁性サイドウォール６７として残す。その絶縁膜は、例えばCVD法で形成された酸化シリコンである。
さらに、ゲート電極６５ａ，６５ｂと絶縁性サイドウォール６７をマスクに使用して、ウェル６３内に再びn型不純物イオンを注入することによりn型不拡散領域６６ａ，６６ｂをLDD(Lightly Doped Drain)構造にする。なお、１つのpウェル６３において、２つのゲート電極６５ａの間に挟まれるn型不純物拡散領域６６ｂは後述するビット線に電気的に接続され、また、pウェル６３の両側の２つの不純物拡散領域６６ａは後述するキャパシタ上部電極に電気的に接続される。
以上のように、メモリセル領域のｐウェル６３では、ゲート電極６５ａ，６５ｂとn型不純物拡散領域６６ａ，６６ｂ等によって２つのｎ型MOSトランジスタTR1、TR2が構成され、図３５（ａ）に示すようなメモリセルの平面構成となる。但し、平面図においては絶縁性サイドウォール６７は省略されている。次に、全面に高融点金属膜を形成した後に、この高融点金属膜を加熱してp型不純物拡散領域６６ａ，６６ｂの表面にそれぞれ高融点金属シリサイド層６８ａ，６８ｂを形成する。その後、ウエットエッチングにより未反応の高融点金属膜を除去する。
さらに、プラズマCVD法により、シリコン基板６１の全面にカバー絶縁膜６９として酸窒化シリコン膜を約２００nmの厚さに形成する。さらに、TSOSガスを用いるプラズマＣＶＤ法により、第１層間絶縁膜７０として酸化シリコン膜をカバー絶縁膜６９上に約１．０μｍの厚さに成長する。続いて、第１層間絶縁膜７０をCMP法により研磨してその上面を平坦化する。
次に、図２８（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１層間絶縁膜７０の上にスパッタ法でプラチナ膜を厚さ約１００nmに形成し、そのプラチナ膜を第１導電膜の下側導電層７１ｂとする。
更に、この下側導電層７１ｂの上に、第２導電層７１ｃとしてイリジウム膜をスパッタ法で約７５nmの厚さに形成する。
そして、このように形成された下側導電層７１ｂと上側導電層７１ｃにより、図示のように第１導電膜７１が構成される。
なお、第１導電膜７１と第１層間絶縁膜７０との密着性を高めるために、これらの膜の間に密着層としてチタン膜、アルミナ膜、窒化アルミニウム膜、窒化チタンアルミニウム膜、酸化タンタル膜、酸化チタン膜、及び酸化ジルコニウム膜のいずれかを密着膜として形成してもよい。
次に、図２８（ｂ）に示すように、MOCVD法により、PZT膜を第１導電膜７１の上に１００〜３００nmの厚さに形成し、これを強誘電体膜７２とする。
強誘電膜７２の形成方法としては、上記したMOCVD法の他にスピンオン法、ゾル−ゲル法、MOD(Metal Organic Deposition) 法、MOCVD法がある。また、強誘電体膜７２の材料としてはPZTの他に、PLZTやビスマス層状化合物などがある。
そのような強誘電体膜７２を形成した後に、その上に第２導電膜７３として酸化イリジウム膜をスパッタ法により１５０〜２５０nmの厚さに形成する。
なお、キャパシタの電気特性を向上させるために、第１実施形態のように導電性酸化金属膜と導電性向上膜との積層膜を第２導電膜７３としてもよい。
この第２導電膜７３を形成した状態のメモリセルは図３５（ｂ）に示す平面構成となっている。
続いて、図２９（ａ）に示すように、第２導電膜７３上にレジストを塗布し、これを露光、現像することにより、上部電極形状の第１レジストパターン７４を形成する。
次に、図２９（ｂ）及び図３５（ｃ）に示すように、第１レジストパターン７４をマスクに使用して第２導電膜７３をエッチングし、これにより残った第２導電膜７３をキャパシタの上部電極７３ａとする。
続いて、図３０（ａ）に示すように、第１レジストパターン７４を除去してキャパシタ上部電極７３ａを露出させる。この後に、温度６５０℃、６０分間の条件で、キャパシタ上部電極７３ａを透過させて強誘電体膜７２を酸素雰囲気中でアニールする。このアニールは、スパッタ及びエッチングの際に強誘電体膜７２に入ったダメージを回復させるために行われる。
次に、上部電極７３ａ及び強誘電体膜７２の上にレジストを塗布し、これを露光、現像することにより、図３０（ｂ）及び図３６（ａ）に示すように、第２レジストパターン７５を形成する。第２レジストパターン７５は、ゲート電極６５ａ，６５ｂの延在方向にならんだ複数の上部電極７３ａの上を通るストライプ形状を有し且つ上部電極７３ａの幅と同等の幅を有する。
その後、図３１（ａ）及び図３６（ｂ）に示すように、第２レジストパターン７５をマスクに使用して強誘電体膜７２をエッチングする。この際、第２レジストパターン７５を適度に後退させるエッチング条件に設定することにより、副生成物のキャパシタ側壁への付着を防ぐようにする。レジスト後退量の制御は、プロセスガス中にレジストとの反応性のあるガス、例えば塩素ガス等を添加したり、圧力、バイアスパワーを調整したりすることで行う。
強誘電体膜７２のエッチング中に、第２レジストパターン７５が後退して上部電極７３ａの両側の縁部周辺が露出してその両側近傍の上部がエッチングされるが、露出した部分は強誘電体膜７２のマスクとして機能し、強誘電体膜７２のエッチングの終了時点で上部電極７３ａの両側もマスク性に充分に見合った厚さに残留する。
このように上部電極７３ａをマスクの一部として使用してストライプ状にパターニングされた強誘電体膜７２はキャパシタ誘電体膜７２ａとされる。そして、第２レジストパターン７５を除去した後に、温度６５０℃、６０分間でキャパシタ誘電体膜７２ａを酸素雰囲気中でアニールする。第２レジストパターン７５を除去した後の平面状態は、図３６（ｃ）に示すようになる。
次に、図３１（ｂ）及び図３７（ａ）に示すように、上部電極７３ａ、キャパシタ誘電体膜７２ａ、及び第１導電膜７１の上に、キャパシタ保護絶縁膜７７としてアルミナ膜をスパッタリング法により５０nmの厚さに常温で形成する。このキャパシタ保護絶縁膜７７は、還元され易いキャパシタ誘電体膜７２ａを水素から保護するために形成される。キャパシタ保護絶縁膜７７として、PZT膜、PLZT膜、又は酸化チタン膜を形成してもよい。なお、キャパシタ保護絶縁膜７７は図３７（ａ）では省略されている。
その後に、酸素雰囲気中で、７００℃、６０秒間、昇温速度１２５℃／secの条件で、キャパシタ保護絶縁膜７７の下のキャパシタ誘電体膜７２ａを急速熱処理してその膜質を改善する。次に、キャパシタ保護絶縁膜７７の上にレジストを塗布し、これを露光、現像することにより、キャパシタ誘電体膜７２ａよりも長いストライプ形状を有し且つ上部電極７３ａの幅と同等の幅を有する第３レジストパターン７６をキャパシタ誘電体膜７２ａの上に沿って形成する。
その後に、図３２（ａ）及び図３７（ｂ）に示すように、第３レジストパターン７６をマスクに使用して第１導電膜７１及びキャパシタ保護絶縁膜７７をドライエッチングし、これにより第３レジストパターン７６の下に残ったストライプ状の第１導電膜７１を下部電極７１ａとして使用する。プレーナ型のFeRAMでは、下部電極７１ａはプレート線とも呼ばれる。
そのドライエッチングでは、塩素ガスとアルゴンガスとの混合ガスがエッチングガスとして使用される。そして、プラズマ化したエッチングガスによるダメージによって第３レジストパターン７６の側面が適度に後退する。
これにより、第１導電膜７１とキャパシタ保護絶縁膜７７のエッチング中に、上部電極７３ａの両側寄りの上部が露出してエッチングされるが、露出した部分はマスクとして機能し、第１導電膜７１のエッチングが終了時点でマスク性に充分に見合った厚さ、例えば２０nmの厚さで上部電極７３ａが残留する。
ここで、第１導電膜７１のエッチング中に、第１導電膜７１を構成するイリジウムよりなる上側導電層７１ｃからエッチング雰囲気中にイリジウム粒が飛散する。但し、本実施形態では、第１〜第４実施形態と同様に、下部電極７１ａを下側導電層７１ｂと上側導電層７１ｃとの二層構造にすることで、下部電極７１ａにおいてイリジウムが占める割合を減らしたので、下部電極７１ａの全てをイリジウムで構成する場合と比較して、上記のイリジウム粒の飛散量を低減することができる。その結果、キャパシタ誘電体膜７２ａの側面に再付着したイリジウム粒に起因して下部電極７１ａと上部電極７３ａとの間にリークパスが発生するのを抑制できる。
この工程を終了後の平面構成を示すと図３７（ｂ）のようになり、ストライプ状の１つのキャパシタ誘電体膜７２ａの上には複数の上部電極７３ａが形成され、また、キャパシタ誘電体膜７２ａの下の下部電極７１ａはキャパシタ誘電体膜７２ａよりも長くなっている。これにより、第１の層間絶縁膜７０上には、下部電極７１ａ、キャパシタ誘電体膜７２ａ、キャパシタ上部電極７３ａからなるキャパシタQがキャパシタ上部電極７３ａの数だけ形成されることになる。
そして、第３レジストパターン７６を除去した後に、酸素雰囲気中で温度６５０℃、６０分間の条件で、キャパシタ誘電体膜７２ａをアニールしてダメージから回復させる。
次に、図３２（ｂ）に示すように、キャパシタQ及び第１層間絶縁膜７０の上に、第２層間絶縁膜７８として膜厚１２００nmの酸化シリコン膜をCVD法により形成した後に、第２層間絶縁膜７８の表面をCMP法により平坦化する。第２層間絶縁膜７８の成長に際しては、反応ガスとしてシランを用いてもよいし、TEOSガスを用いて行ってもよい。第２層間絶縁膜７８の表面の平坦化は、キャパシタ上部電極７３ａの上面から２００nmの厚さとなるまで行われる。
次に、図３３（ａ）及び図３７（ｃ）に示す構造を形成するまでの工程について説明する。まず、第１、第２層間絶縁膜７０、７８、及びカバー絶縁膜６９をパターニングして、n型不純物拡散層６ａ，６ｂ、及び下部電極７１ａの上にそれぞれコンタクトホール７８ａ，７８ｂ，７８ｃを形成する。第１、第２層間絶縁膜７０、７８とカバー絶縁膜６９のエッチングガスとして、CF系ガス、例えばCF4にArを加えた混合ガスを用いる。なお、下部電極７１ａの上に形成されるコンタクトホール７８ｃは、断面図では示さずに図３７（ｃ）において形成位置で示されている。
次に、第２層間絶縁膜７５上面とコンタクトホール７８ａ，７８ｂ，７８ｃ内面に、スパッタ法によりチタン膜を２０nm、窒化チタン膜を５０nmの厚さに形成し、これらの膜をグルー膜とする。さらに、ＣＶＤ法によりこのグルー膜の上にタングステン膜を形成し、これにより各コンタクトホール７８ａ，７８ｂ，７８ｃを完全に埋め込む。
更に、第２層間絶縁膜７５上のタングステン膜とグルー膜とをCMP法により除去し、各コンタクトホール７８ａ，７８ｂ，７８ｃ内にのみ残す。これにより、コンタクトホール７８ａ，７８ｂ，７８ｃ内のタングステン膜とグルー膜とを導電性プラグ７９ａ，７９ｂとして使用する。なお、メモリセル領域の１つのpウェル７３において、２つのゲート電極７５ａ，７５ｂに挟まれる中央のn型不純物拡散領域７６ｂ上の第１導電性プラグ７９ｂは後述するビット線に電気的に接続され、さらに、その両側方の２つの第２導電性導電性プラグ７８ａは、後述する配線を介して上部電極７３ａに接続される。
図３８は、この工程を終了した後の平面図である。
図３８に示されるように、この工程では、下部電極７１ａのうちキャパシタ誘電体膜７２ａの先端からからはみ出た領域（コンタクト領域CR）に形成されたコンタクトホール７８ｃに、下部電極７１ａと電気的に接続された第３導電性プラグ７９ｃが形成される。
その後に、真空チャンバ内で３９０℃の温度で第２層間絶縁膜７８を加熱して水を外部に放出させる。
次に、図３３（ｂ）に示す断面構造を得るまでの工程を説明する。
まず、第２層間絶縁膜７８と導電性プラグ７９ａ，７９ｂの上に、酸化防止絶縁膜８０として酸窒化シリコン膜をプラズマCVD法により例えば１００nmの厚さに形成する。この酸窒化シリコン膜は、シランとN2Oとの混合ガスを用いて形成される。
続いて、フォトリソグラフィーによりキャパシタ保護絶縁膜７７、第２層間絶縁膜７８及び酸化防止膜８０をパターニングして、上部電極７３ａ上にホール８０ａを形成する。この後に、５５０℃、６０分間の条件で、キャパシタ誘電体膜７２ａを酸素雰囲気中でアニールして、キャパシタ誘電体膜７２ａの膜質を改善する。この場合、導電性プラグ７９ａ，７９ｂは酸化防止絶縁膜８０によって酸化が防止される。
次に、図３４に示す構造を形成するまでの工程を説明する。まず、CF系のガスを用いて酸化防止絶縁膜８０をドライエッチングして除去する。続いて、RFエッチング法により導電性プラグ７９ａ，７９ｂと上部電極７３ａの各表面を約１０nmエッチングして清浄面を露出させる。その後に、第２層間絶縁膜７８、導電性プラグ７９ａ，７９ｂ、ホール８０ａの上に、アルミニウムを含む４層構造の導電膜をスパッタ法により形成する。その導電膜は、下から順に、膜厚５０nmの窒化チタン膜、膜厚５００nmの銅含有アルミニウム膜、膜厚５nmのチタン膜、膜厚１００nmの窒化チタン膜である。
そして、その多層構造の導電膜をフォトリソグラフィーによりパターニングして、pウェル６３中央の導電性プラグ７９ｂの上にビアコンタクトパッド８１ｂを形成するとともに、その両側方の導電性プラグ７９ａの上面から上部電極７３ａの上面を結ぶ形状の金属配線８１ａを形成する。これにより、上部電極７３ａは、金属配線８１ａ、導電性プラグ７９ａ及び高融点金属シリサイド層６８ａを介してpウェル６３の両側寄りのn型不純物拡散領域６６ａに接続される。なお、下部電極７１ａ上のコンタクトホール７８ｃ（図３７（ｃ）参照）に形成された導電性プラグ（不図示）の上にも図示しない別の配線が形成される。
続いて、TEOSガスを用いたプラズマCVD法により酸化シリコン膜を第３層間絶縁膜８２として２３００nmの厚さに形成し、第３層間絶縁膜８２により第２層間絶縁膜７８、金属配線８１ａ、コンタクトパッド８１ｂ等を覆う。これに続いて、第３層間絶縁膜８２の表面をCMP法により平坦化する。さらに、TEOSガスを用いるプラズマCVD法により酸化シリコンよりなる保護絶縁膜８３を第３層間絶縁膜８２の上に形成する。そして、第３層間絶縁膜８２と保護絶縁膜８３をパターニングして、メモリセル領域のpウェル６３の中央の上方にあるコンタクトパッド８１ｂの上にホール８２ａを形成する。
次に、保護絶縁膜８３の上面とホール８２ａの内面の上に、膜厚９０nm〜１５０nmの窒化チタンよりなるグルー膜８４をスパッタ法により形成し、その後、ホール８２ａを埋め込むようにタングステン膜８５をCVD法により形成する。次に、このタングステン膜８５をエッチバックしてホール８２ａの中にのみ残し、ホール８２ａ内に残されたタングステン膜８５を二層目の導電性プラグとして使用する。
その後に、密着層８３、タングステン膜８５の上に金属膜をスパッタ法により形成する。続いて、金属膜をフォトリソグラフィーによりパターニングして、二層目の導電性プラグ、コンタクトパッド８１ｂ、一層目の導電性プラグ８０ｂ、及び高融点金属シリサイド層８８ｂを介してn型不純物拡散領域６６ｂに電気的に接続されるビット線８６を形成する。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
本実施形態では、強誘電体膜７２又は第１導電膜７１のエッチングの最中に第２又は第３のレジストパターン７６，７７が側方から後退することにより、上部電極７３ａの両側の肩の部分が露出して一部エッチングされるが、露出した部分は強誘電体膜７２や第１導電膜７１のエッチングマスクとして機能するので、強誘電体膜７２や第１導電膜７１のパターニングを良好に遂行させる。これにより、上部電極７３ａの側面とキャパシタ誘電体膜７２ａの側面、下部電極７１ａの側面がほぼ同一面となる。
そして、第１導電膜７１の層構造として、プラチナよりなる下部導電層７１ｂとイリジウムよりなる上部導電層７１ｃとの二層構造を採用したので、下部第１導電膜７１においてイリジウムが占める割合が低減される。その結果、エッチングにより下部電極７１ａを形成する工程（図３２（ａ））において、下部電極７１ａの側面からエッチング雰囲気中に飛散するイリジウム粒が低減される。これにより、キャパシタ誘電体膜７２ａの側面にイリジウム粒によってリークパスが形成されるのを防ぐことができ、キャパシタQのリーク電流を低減することが可能となる。
以下に、本発明の特徴を付記する。
（付記１） 半導体基板の上方に形成された第１層間絶縁膜と、
前記第１層間絶縁膜の上に形成された下部電極と、
前記下部電極の上に形成された強誘電体材料よりなるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜の上に形成された上部電極とを有し、
前記下部電極が、イリジウム以外の貴金属で構成される下側導電層と、該下側導電層の上に形成され、該下側導電層とは異なる材料であって且つプラチナ以外の導電性材料で構成される上側導電層とを有することを特徴とする半導体装置。
前記第１層間絶縁膜の上に形成された下部電極と、
前記下部電極の上に形成された強誘電体材料よりなるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜の上に形成された上部電極とを有し、
前記下部電極が、イリジウム以外の貴金属で構成される下側導電層と、該下側導電層の上に形成され、該下側導電層とは異なる材料であって且つプラチナ以外の導電性材料で構成される上側導電層とを有することを特徴とする半導体装置。
（付記２） 前記下側導電層を構成する前記貴金属は、プラチナ、ロジウム、及びパラジウムのいずれかであることを特徴とする付記１に記載の半導体装置。
（付記３） 前記上側導電層を構成する前記導電性材料は、イリジウム、ルテニウム、酸化イリジウム、酸化ルテニウム、及びSrRuO3のいずれかであることを特徴とする付記１に記載の半導体装置の製造方法。
（付記４） 前記下側導電層は、前記上側導電層よりも厚いことを特徴とする付記１に記載の半導体装置の製造方法。
（付記５） 前記半導体基板に形成された第１不純物拡散領域を更に有し、
前記第１不純物拡散領域上の前記第１層間絶縁膜に第１ホールが形成され、
前記第１ホール内に前記第１不純物拡散領域と電気的に接続された第１導電性プラグが形成されて、
前記第１導電性プラグの上方に、該第１導電性プラグと電気的に接続されるように前記下部電極が形成されたことを特徴とする付記１に記載の半導体装置。
前記第１不純物拡散領域上の前記第１層間絶縁膜に第１ホールが形成され、
前記第１ホール内に前記第１不純物拡散領域と電気的に接続された第１導電性プラグが形成されて、
前記第１導電性プラグの上方に、該第１導電性プラグと電気的に接続されるように前記下部電極が形成されたことを特徴とする付記１に記載の半導体装置。
（付記６） 前記第１層間絶縁膜の上に形成され、前記第１導電性プラグの上に第２ホールが形成された下地絶縁膜と、
前記第２ホール内に形成され、前記第１導電性プラグと電気的に接続された第２導電性プラグと、
前記第２導電性プラグ上とその周囲の前記下地絶縁膜上とに形成された平坦化用導電膜とを更に有し、
前記平坦化用導電膜の上に前記下部電極が形成されたことを特徴とする付記５に記載の半導体装置。
前記第２ホール内に形成され、前記第１導電性プラグと電気的に接続された第２導電性プラグと、
前記第２導電性プラグ上とその周囲の前記下地絶縁膜上とに形成された平坦化用導電膜とを更に有し、
前記平坦化用導電膜の上に前記下部電極が形成されたことを特徴とする付記５に記載の半導体装置。
（付記７） 前記半導体基板に形成された第２不純物拡散領域と、
前記第２不純物拡散領域の上の前記第１層間絶縁膜が備える第３ホールに形成され、該第２不純物拡散領域と電気的に接続された第３導電性プラグと、
前記キャパシタを覆う第２層間絶縁膜と、
前記第３導電性プラグの上の前記第２層間絶縁膜が備える第４ホールに形成され、前記第３導電性プラグと電気的に接続された第４導電性プラグとを更に有することを特徴とする付記５に記載の半導体装置。
前記第２不純物拡散領域の上の前記第１層間絶縁膜が備える第３ホールに形成され、該第２不純物拡散領域と電気的に接続された第３導電性プラグと、
前記キャパシタを覆う第２層間絶縁膜と、
前記第３導電性プラグの上の前記第２層間絶縁膜が備える第４ホールに形成され、前記第３導電性プラグと電気的に接続された第４導電性プラグとを更に有することを特徴とする付記５に記載の半導体装置。
（付記８） 半導体基板の上方に第１層間絶縁膜を形成する工程と、
前記第１層絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜をパターニングしてキャパシタの上部電極にする工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜にする工程と、
前記第１導電膜をパターニングして前記キャパシタの下部電極にする工程とを有し、
前記第１導電膜を形成する工程が、前記第１層間絶縁膜の上にイリジウム以外の貴金属で構成される下側導電層を形成する工程と、該下側導電層の上に、該下側導電層とは異なる材料であって且つプラチナ以外の導電性材料で構成される上側導電層を形成する工程とを有することを特徴とする半導体装置の製造方法。
前記第１層絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜をパターニングしてキャパシタの上部電極にする工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜にする工程と、
前記第１導電膜をパターニングして前記キャパシタの下部電極にする工程とを有し、
前記第１導電膜を形成する工程が、前記第１層間絶縁膜の上にイリジウム以外の貴金属で構成される下側導電層を形成する工程と、該下側導電層の上に、該下側導電層とは異なる材料であって且つプラチナ以外の導電性材料で構成される上側導電層を形成する工程とを有することを特徴とする半導体装置の製造方法。
（付記９） 前記下側導電層を形成する工程において、該下側導電層を前記上側導電層よりも厚く形成することを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０） 前記下側導電層を形成する工程において、該下側導電層としてプラチナ膜をスパッタ法で２５０℃以上４５０℃以下の基板温度で形成し、
前記上側導電層を形成する工程において、該上側導電層としてイリジウム膜をスパッタ法で４００℃以上５５０℃以下の基板温度で形成することを特徴とする付記８に記載の半導体装置の製造方法。
前記上側導電層を形成する工程において、該上側導電層としてイリジウム膜をスパッタ法で４００℃以上５５０℃以下の基板温度で形成することを特徴とする付記８に記載の半導体装置の製造方法。
（付記１１） 前記上側導電層を形成した後に、前記第１導電膜に対して不活性ガスの雰囲気中でアニールを行うことを特徴とする付記８に記載の半導体装置の製造方法。
（付記１２） 前記下側導電層を構成する前記貴金属として、プラチナ、ロジウム、及びパラジウムのいずれかを採用することを特徴とする付記８に記載の半導体装置の製造方法。
（付記１３） 前記上側導電層を構成する前記導電性材料として、イリジウム、ルテニウム、酸化イリジウム、酸化ルテニウム、及びSrRuO3のいずれかを採用することを特徴とする付記８に記載の半導体装置の製造方法。
（付記１４） 前記半導体基板に第１不純物拡散領域と第２不純物拡散領域とを形成する工程と、
前記第１不純物拡散領域上の前記第１層間絶縁膜に第１ホールを形成する工程と、
前記第１ホール内に第１導電性プラグを形成する工程とを更に有し、
前記下部電極を形成する工程において、前記第１導電性プラグの上方に該下部電極を形成し、該下部電極と前記第１導電性プラグとを電気的に接続することを特徴とする付記８に記載の半導体装置の製造方法。
前記第１不純物拡散領域上の前記第１層間絶縁膜に第１ホールを形成する工程と、
前記第１ホール内に第１導電性プラグを形成する工程とを更に有し、
前記下部電極を形成する工程において、前記第１導電性プラグの上方に該下部電極を形成し、該下部電極と前記第１導電性プラグとを電気的に接続することを特徴とする付記８に記載の半導体装置の製造方法。
（付記１５） 前記第１層間絶縁膜と前記第１導電性プラグの上に下地絶縁膜を形成する工程と、
前記第１導電性プラグの上の前記下地絶縁膜に第２ホールを形成する工程と、
前記第２ホールに、前記第１導電性プラグと電気的に接続された第２導電性プラグを形成する工程と、
前記下地絶縁膜と前記第２導電性プラグのそれぞれの上に結晶性導電膜を形成する工程と、
前記結晶性導電膜の上に導電性酸素バリア膜を形成する工程とを更に有し、
前記第１導電膜を形成する工程において、前記導電性酸素バリア膜の上に該第１導電膜を形成することを特徴とする付記１４に記載の半導体装置の製造方法。
前記第１導電性プラグの上の前記下地絶縁膜に第２ホールを形成する工程と、
前記第２ホールに、前記第１導電性プラグと電気的に接続された第２導電性プラグを形成する工程と、
前記下地絶縁膜と前記第２導電性プラグのそれぞれの上に結晶性導電膜を形成する工程と、
前記結晶性導電膜の上に導電性酸素バリア膜を形成する工程とを更に有し、
前記第１導電膜を形成する工程において、前記導電性酸素バリア膜の上に該第１導電膜を形成することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６） 前記第２導電性プラグを形成した後に、該第２導電性プラグと前記下地絶縁膜のそれぞれの上に平坦化用導電膜を形成する工程と、
前記平坦化用導電膜を平坦化する工程とを更に有し、
前記結晶性導電膜を形成する工程において、前記平坦化用導電膜の上に該結晶性導電膜を形成することを特徴とする付記１５に記載の半導体装置の製造方法。
前記平坦化用導電膜を平坦化する工程とを更に有し、
前記結晶性導電膜を形成する工程において、前記平坦化用導電膜の上に該結晶性導電膜を形成することを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７） 前記第２不純物拡散領域上の前記第１層間絶縁膜に第３ホールを形成する工程と、
前記第３ホール内に第３導電性プラグを形成する工程と、
前記下地絶縁膜を形成する前に、前記第１層間絶縁膜、前記第１導電性プラグ、及び前記第３導電性プラグの上に、前記第２ホールが形成される酸化防止絶縁膜を形成する工程と、
前記キャパシタを形成した後に、該キャパシタを覆う第２層間絶縁膜を形成する工程と、
前記第３ホールの上の前記酸化防止絶縁膜、前記下地絶縁膜、及び前記第２層間絶縁膜に第４ホールを形成する工程と、
前記第４ホールに、前記第３導電性プラグと電気的に接続された第４導電性プラグを形成する工程とを更に有することを特徴とする付記１５に記載の半導体装置の製造方法。
前記第３ホール内に第３導電性プラグを形成する工程と、
前記下地絶縁膜を形成する前に、前記第１層間絶縁膜、前記第１導電性プラグ、及び前記第３導電性プラグの上に、前記第２ホールが形成される酸化防止絶縁膜を形成する工程と、
前記キャパシタを形成した後に、該キャパシタを覆う第２層間絶縁膜を形成する工程と、
前記第３ホールの上の前記酸化防止絶縁膜、前記下地絶縁膜、及び前記第２層間絶縁膜に第４ホールを形成する工程と、
前記第４ホールに、前記第３導電性プラグと電気的に接続された第４導電性プラグを形成する工程とを更に有することを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１８） 前記キャパシタ誘電体膜を形成する工程と前記下部電極を形成する工程は、前記強誘電体膜と前記第１導電膜とを同じマスクを用いてエッチングすることにより、前記マスクで覆われていない領域にエッチングされずに残った前記強誘電体膜と前記第１導電膜とをそれぞれ前記キャパシタ誘電体膜及び前記下部電極にして行われることを特徴とする付記８に記載の半導体装置の製造方法。
（付記１９） 前記第１導電膜をパターニングする工程において、前記下部電極のコンタクト領域が前記キャパシタ誘電体膜からはみ出るように前記第１導電膜をパターニングし、
前記キャパシタを覆う第２層間絶縁膜を形成する工程と、
前記コンタクト領域の上の前記第２層間絶縁膜に第１ホールを形成する工程と、
前記上部電極の上の前記第２層間絶縁膜に第２ホールを形成する工程と、
前記第１ホールに、前記下部電極と電気的に接続された導電性プラグを形成する工程と、
前記第２ホールに、前記上部電極と電気的に接続された金属配線を形成する工程とを更に有することを特徴とする付記８に記載の半導体装置の製造方法。
前記キャパシタを覆う第２層間絶縁膜を形成する工程と、
前記コンタクト領域の上の前記第２層間絶縁膜に第１ホールを形成する工程と、
前記上部電極の上の前記第２層間絶縁膜に第２ホールを形成する工程と、
前記第１ホールに、前記下部電極と電気的に接続された導電性プラグを形成する工程と、
前記第２ホールに、前記上部電極と電気的に接続された金属配線を形成する工程とを更に有することを特徴とする付記８に記載の半導体装置の製造方法。
（付記２０） 前記第１導電膜をパターニングする工程は、前記上部電極の上にレジストパターンを形成する工程と、前記レジストパターンから露出する領域の前記第１導電膜をエッチングする工程とを有することを特徴とする付記１９に記載の半導体装置の製造方法。
１、６１…シリコン基板、２、６２…素子分離絶縁膜、３、６３…pウェル、４、６４…ゲート絶縁膜、５、６５ａ、６５ｂ…ゲート電極、６ａ、６ｂ…第１、第２ソース／ドレインエクステンション、７、６７…絶縁性サイドウォール、８ａ、８ｂ…第１、第２ソース／ドレイン領域、１０、６９…カバー絶縁膜、１１、７０…第１層間絶縁膜、１４…酸化防止絶縁膜、１５…下地絶縁膜、２１…結晶性導電膜、２２…導電性酸素バリア膜、２３…第１導電膜、２３ａ…下部電極、２３ｂ、７１ｂ…下側導電層、２３ｃ、７１ｃ…上側導電層、２４、７２…強誘電体膜、２４ａ、７２ａ…キャパシタ誘電体膜、２４ｂ…第１強誘電体膜、２４ｃ…第２強誘電体膜、２５、７３…第２導電膜、２５ａ、７３ａ…上部電極、２５ｂ…導電性酸化金属膜、２５ｃ…導電性向上膜、２５ｄ…第１導電性酸化金属膜、２５ｅ…第２導電性酸化金属膜、２６…第１マスク材料層、２６ａ…第１ハードマスク、２７…第２マスク材料層、２７ａ…第２ハードマスク、３２ａ、３２ｂ…第１、第２導電性プラグ、３５…グルー膜、３６…プラグ用導電膜、３６ａ…第３導電性プラグ、３９…第１キャパシタ保護絶縁膜、４０…第２キャパシタ保護絶縁膜、４１、７８…第２層間絶縁膜、４２…第３キャパシタ保護絶縁膜、４３…キャップ絶縁膜、４７ａ、４７ｂ…第４、第５導電性プラグ、４９ａ、５７ａ…金属配線、４９ｂ、５７ｂ…導電性パッド、５０…平坦化用導電膜、５１…導電性密着膜、５４…第２導電性プラグ、５５…酸化防止絶縁膜、６６ａ、６６ｂ…n型不純物拡散領域、６６ａ、６６ｂ…高融点金属シリサイド層、７４〜７６…第１〜第３レジストパターン、７７…キャパシタ保護絶縁膜、７８ａ〜７８ｃ…コンタクトホール、７９ａ〜７９ｃ…導電性プラグ、８０ａ、８２ａ…ホール、８０…酸化防止絶縁膜、８２…第３層間絶縁膜、８３…保護絶縁膜、８４…グルー膜、８５…タングステン膜、８６…ビット線。
Claims (10)
- 半導体基板の上方に形成された第１層間絶縁膜と、
前記第１層間絶縁膜の上に形成された下部電極と、
前記下部電極の上に形成された強誘電体材料よりなるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜の上に形成された上部電極とを有し、
前記下部電極が、イリジウム以外の貴金属で構成される下側導電層と、該下側導電層の上に形成され、該下側導電層とは異なる材料であって且つプラチナ以外の導電性材料で構成される上側導電層とを有することを特徴とする半導体装置。 - 前記下側導電層を構成する前記貴金属は、プラチナ、ロジウム、及びパラジウムのいずれかであることを特徴とする請求項１に記載の半導体装置。
- 前記上側導電層を構成する前記導電性材料は、イリジウム、ルテニウム、酸化イリジウム、酸化ルテニウム、及びSrRuO3のいずれかであることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記下側導電層は、前記上側導電層よりも厚いことを特徴とする請求項１に記載の半導体装置の製造方法。
- 半導体基板の上方に第１層間絶縁膜を形成する工程と、
前記第１層絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜をパターニングしてキャパシタの上部電極にする工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜にする工程と、
前記第１導電膜をパターニングして前記キャパシタの下部電極にする工程とを有し、
前記第１導電膜を形成する工程が、前記第１層間絶縁膜の上にイリジウム以外の貴金属で構成される下側導電層を形成する工程と、該下側導電層の上に、該下側導電層とは異なる材料であって且つプラチナ以外の導電性材料で構成される上側導電層を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記下側導電層を形成する工程において、該下側導電層を前記上側導電層よりも厚く形成することを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記下側導電層を形成する工程において、該下側導電層としてプラチナ膜をスパッタ法で２５０℃以上４５０℃以下の基板温度で形成し、
前記上側導電層を形成する工程において、該上側導電層としてイリジウム膜をスパッタ法で４００℃以上５５０℃以下の基板温度で形成することを特徴とする請求項５に記載の半導体装置の製造方法。 - 前記上側導電層を形成した後に、前記第１導電膜に対して不活性ガスの雰囲気中でアニールを行うことを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記キャパシタ誘電体膜を形成する工程と前記下部電極を形成する工程は、前記強誘電体膜と前記第１導電膜とを同じマスクを用いてエッチングすることにより、前記マスクで覆われていない領域にエッチングされずに残った前記強誘電体膜と前記第１導電膜とをそれぞれ前記キャパシタ誘電体膜及び前記下部電極にして行われることを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記第１導電膜をパターニングする工程において、前記下部電極のコンタクト領域が前記キャパシタ誘電体膜からはみ出るように前記第１導電膜をパターニングし、
前記キャパシタを覆う第２層間絶縁膜を形成する工程と、
前記コンタクト領域の上の前記第２層間絶縁膜に第１ホールを形成する工程と、
前記上部電極の上の前記第２層間絶縁膜に第２ホールを形成する工程と、
前記第１ホールに、前記下部電極と電気的に接続された導電性プラグを形成する工程と、
前記第２ホールに、前記上部電極と電気的に接続された金属配線を形成する工程とを更に有することを特徴とする請求項５に記載の半導体装置の製造方法。
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