次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
(1)調査結果についての説明
本発明の実施の形態に先立ち、本願発明者が行った調査について説明する。
図1の左側の図は、調査に使用されたサンプルのTEM (Transmission Electron Microscope)断面像である。
このサンプルは、酸化シリコン(SiO2)膜よりなる下地絶縁膜100の上にスタック型のキャパシタQを形成してなり、同図ではそのキャパシタQの側面が拡大されている。キャパシタQは、窒化チタンアルミニウム(TiAlN)膜よりなる導電性酸素バリア膜101、イリジウム膜よりなる下部電極102、PZTよりなるキャパシタ誘電体膜103を有する。
また、このキャパシタQの上部電極104としては、酸化イリジウム膜よりなる導電性酸化金属膜104aと、イリジウム膜よりなる導電性向上膜104bとの二層構造を採用した。
酸化イリジウムよりなる導電性酸化金属膜104aは、膜中の酸素の作用により、キャパシタ誘電体膜103を還元して劣化させ得る水素が外部からキャパシタQに入るのをブロックするように機能する。
また、導電性向上膜104bは、上部電極104の上に形成される導電性プラグ(不図示)との間のコンタクト抵抗を下げる機能とを有する。
更に、水素透過防止能力に優れたアルミナよりなるキャパシタ保護絶縁膜106でこのキャパシタQを覆うと共に、キャパシタ保護絶縁膜106の上に酸化シリコンよりなる層間絶縁膜107を形成した。
そして、この例では、下部電極102、キャパシタ誘電体膜103、及び上部電極104を一括エッチングして形成した。このような一括エッチングにより形成されるキャパシタQは、スタック型のキャパシタとも呼ばれ、占有面積が小さく高集積化に有利である。
なお、量産工程で採用されているキャパシタQの形成方法としては、このような一括エッチングの他に、下部電極102、キャパシタ誘電体膜103、及び上部電極104を別々にパターニングしてこれらをひな壇状にする方法もある(例えば、特許文献5の図2〜図12を参照)。このようなひな壇状のキャパシタはプレーナ型のキャパシタとも呼ばれる。
ここで、本願発明者が行った調査によると、上記のような一括エッチングで形成されたスタック型のキャパシタQでは、下部電極102と上部電極104との間のリーク電流が2〜3桁程度も大きくなった。
本願発明者は、キャパシタQにおいてリーク電流が増大する理由を探るため上記のTEM像を詳しく観察したところ、キャパシタ誘電体膜103の側面に白い粒が多数存在しているのを発見した。
そして、この白い粒をEDX (Energy Dispersive X-ray Fluorescence Spectrometer)で調べたところ、図1の右上に示すグラフが得られた。
このグラフに示されるように、イリジウムの存在を示すピークが多数現れた。
比較のために、白い粒の無い所をEDXで調べたところ、図1の右下のようなグラフが得られ、白い粒が無い所ではイリジウムが存在しないことが分かった。
この結果より、白い粒はイリジウム粒であることが確認できた。
このイリジウム粒は、一括エッチングによりキャパシタQを形成する際に、イリジウム膜よりなる下部電極102の側面がエッチング雰囲気に曝され、該側面から飛散したものであると考えられる。
そのイリジウム粒はキャパシタQのリークパスを形成するので、イリジウム粒を低減するのがリーク電流を低減するのに有効であると考えられる。
但し、イリジウムは他の白金族元素と比較してウエットエッチングが困難なので、ウエットエッチングに頼らずにイリジウム粒を除去する必要がある。
なお、本願発明者は、上記のサンプルにおいて、導電性酸素バリア膜101の側面に付着している白い粒についてもEDXで調べた。
その結果を図2に示す。
図2の右上のグラフは、導電性酸素バリア膜101の側面付近の白い粒をEDXで調査して得られたものである。一方、右下のグラフは、白い粒の無いところを調査して得られたものである。
これらの二つのグラフを比較すれば明らかなように、白い粒がある所ではイリジウムのピークが現れるのに対し、白い粒が無いところではイリジウムのピークが無く、白い粒がイリジウム粒であることが分かる。
本願発明者は、このような調査結果に基づき、以下のような本発明の実施形態に想到した。
(2)第1実施形態
図3〜図12は、本実施形態に係る半導体装置の製造途中の断面図である。
この半導体装置は、微細化に有利なスタック型のFeRAMであり、以下のようにして作成される。
最初に、図3(a)に示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン(半導体)基板1表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜2とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜2を形成してもよい。
次いで、シリコン基板1の活性領域にp型不純物を導入してpウェル3を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜4となる熱酸化膜を形成する。
続いて、シリコン基板1の上側全面に非晶質又は多結晶のシリコン膜を形成し、これらの膜をフォトリソグラフィによりパターニングして二つのゲート電極5を形成する。
pウェル3上には、上記の2つのゲート電極5が間隔をおいて平行に配置され、それらのゲート電極5はワード線の一部を構成する。
次いで、ゲート電極5をマスクにするイオン注入により、ゲート電極5の横のシリコン基板1にn型不純物を導入し、第1、第2ソース/ドレインエクステンション6a、6bを形成する。
その後に、シリコン基板1の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極5の横に絶縁性サイドウォール7を形成する。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
続いて、絶縁性サイドウォール7とゲート電極5をマスクにしながら、シリコン基板1にn型不純物を再びイオン注入することにより、二つのゲート電極5の側方のシリコン基板1の表層に、互いに間隔がおかれた第1、第2ソース/ドレイン領域(第1、第2不純物拡散領域)8a、8bを形成する。
ここまでの工程により、シリコン基板1の活性領域には、ゲート絶縁膜4、ゲート電極5、及び第1、第2ソース/ドレイン領域8a、8bによって構成される第1、第2MOSトランジスタTR1、TR2が形成されたことになる。
次に、シリコン基板1の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板1上に高融点金属シリサイド層9を形成する。その高融点金属シリサイド層9はゲート電極5の表層部分にも形成され、それによりゲート電極5が低抵抗化されることになる。
その後、素子分離絶縁膜2の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
続いて、プラズマCVD法により、シリコン基板1の上側全面に窒化シリコン(SiN)膜を厚さ約200nmに形成し、それをカバー絶縁膜10とする。次いで、このカバー絶縁膜10の上に、TEOSガスを使用するプラズマCVD法により第1層間絶縁膜11として酸化シリコン膜を厚さ約1000nmに形成する。
次いで、第1層間絶縁膜11の上面をCMP (Chemical Mechanical Polishing)法により研磨して平坦化する。このCMPの結果、第1層間絶縁膜11の厚さは、シリコン基板1の平坦面上で約700nmとなる。
そして、フォトリソグラフィによりカバー絶縁膜10と第1層間絶縁膜11とをパターニングして第1、第2ソース/ドレイン領域8a、8bの上に直径が0.25μmのコンタクトホールを形成する。更に、このコンタクトホール内にグルー膜(密着膜)とタングステン膜とを順に形成した後、第1層間絶縁膜11上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第1、第2導電性プラグ32a、32bとして残す。
これらの第1、第2導電性プラグ32a、32bは、それぞれ第1、第2ソース/ドレイン領域8a、8bと電気的に接続される。
なお、上記のグルー膜は、厚さ約30nmのチタン膜と厚さ約20nmの窒化チタン膜とをこの順に形成してなる。また、CMP前のタングステン膜は、第1層間絶縁膜11上で約300nmの厚さを有する。
ここで、第1、第2導電性プラグ32a、32bは、酸化され易いタングステンを主にして構成され、プロセス中で酸化されるとコンタクト不良を起こす恐れがある。
そこで、各導電性プラグ32a、32bの酸化を防ぐ酸化防止絶縁膜14として、これらのプラグ32a、32bと第1層間絶縁膜11の上にプラズマCVD法により酸窒化シリコン(SiON)膜を厚さ約200nmに形成する。
なお、酸窒化シリコン膜に代えて、窒化シリコン(SiN)膜やアルミナ膜を酸化防止絶縁膜14として形成してもよい。
その後に、TEOSガスを使用するプラズマCVD法により、酸化防止絶縁膜14の上に酸化シリコン膜を厚さ約300nmに形成し、この酸化シリコン膜を下地絶縁膜15とする。
次に、図3(b)に示す断面構造を得るまでの工程について説明する。
まず、下地絶縁膜15と酸化防止絶縁膜14とをパターニングすることにより、第1導電性プラグ32aの上方のこれらの絶縁膜に第1ホール15aを形成する。
次いで、この第1ホール15a内と下地絶縁膜15の上にスパッタ法によりグルー膜35として窒化チタン膜を形成する。
更に、CVD法を用いて、このグルー膜35の上にプラグ用導電膜36としてタングステン膜を形成し、このプラグ用導電膜36で第1ホール15aを完全に埋め込む。
続いて、図3(c)に示すように、下地絶縁膜15の上の余分なグルー膜35とプラグ用導電膜36とをCMP法により研磨して除去する。これにより、グルー膜35とプラグ用導電膜36は、第1導電性プラグ32aと電気的に接続された第3導電性プラグ36aとして第1ホール15a内に残される。
このCMPでは、研磨対象であるグルー膜35とプラグ用導電膜36の研磨速度が下地絶縁膜15よりも速くなるようなスラリ、例えばCabot Microelectronics Corporation製のW2000を使用する。そして、下地絶縁膜15上に研磨残を残さないために、このCMPの研磨量は各膜35、36の合計膜厚よりも厚く設定され、このCMPはオーバー研磨となる。
次に、図4(a)に示すように、酸化シリコンよりなる下地絶縁膜15を窒素含有プラズマ、例えばアンモニア(NH3)プラズマに曝し、下地絶縁膜15の表面の酸素原子にNH基を結合させる。
このアンモニアプラズマ処理では、例えば、シリコン基板1に対して約9mm(350mils)だけ離れた位置に対向電極を有する平行平板型のプラズマ処理装置が使用される。そして、266Pa(2Torr)の圧力下において基板温度を400℃に保持しながら、チャンバ内にアンモニアガスを350sccmの流量で供給し、シリコン基板1側に13.56MHzの高周波電力を100Wのパワーで、また上記の対向電極に350kHzの高周波電力を55Wのパワーで60秒間供給することにより処理が行われる。
続いて、図4(b)に示すように、下地絶縁膜15と第3導電性プラグ36aのそれぞれの上にチタン膜を厚さ約20nmに形成し、このチタン膜を結晶性導電膜21とする。
この結晶性導電膜21の成膜条件は特に限定されないが、本実施形態では、シリコン基板1とチタンターゲットとの距離が60mmに設定されたスパッタチャンバを用いて、0.15Paのアルゴン雰囲気中で基板温度を20℃にする。そして、2.6kWのDC電力をチャンバに5秒間供給することにより、チタンよりなる上記の結晶性導電膜21を形成する。
ここで、アンモニアプラズマ処理(図4(a)参照)を予め行い、下地絶縁膜15の表面の酸素原子にNH基を結合させておいたので、下地絶縁膜15上に堆積したチタン原子は下地絶縁膜15表面の酸素原子に捕獲され難くい。そのため、チタン原子が下地絶縁膜15の表面を自在に移動できるようになり、(002)方向に強く自己組織化したチタンよりなる結晶性導電膜21を形成することが可能となる。
なお、結晶性導電膜21の構成材料はチタンに限定されない。チタン、プラチナ、イリジウム、レニウム、ルテニウム、パラジウム、及びオスミウムのいずれか、或いはこれらの合金で結晶性導電膜21を構成してもよい。
その後に、結晶性導電膜21に対し、窒素雰囲気中において基板温度を650℃、処理時間を60秒とするRTA(Rapid Thermal Anneal)を行う。これにより、チタンよりなる結晶性導電膜21が窒化され、(111)方向に配向した窒化チタンで結晶性導電膜21が構成されることになる。
次に、図4(c)に示すように、この結晶性導電膜21の上に導電性酸素バリア膜22として窒化チタンアルミニウム(TiAlN)膜を反応性スパッタ法で100nmの厚さに形成する。
窒化チタンアルミニウムよりなる導電性酸素バリア膜22は、酸素透過防止機能に優れており、その下の第3導電性プラグ36aが酸化してコンタクト不良が発生するのを防止する役割を担う。
この導電性酸素バリア膜22の成膜条件は特に限定されないが、本実施形態では、チタンとアルミニウムとの合金ターゲットを使用し、アルゴンガスと窒素ガスとの混合ガスをスパッタガスとして用いる。そして、アルゴンガスと窒素ガスのそれぞれの流量を40sccm、100sccmにし、253.3Paの圧力下、400℃の基板温度、そして1.0kWのスパッタパワーで導電性酸素バリア膜22を形成する。
また、導電性酸素バリア膜22は窒化チタンアルミニウム膜に限定されない。導電性酸素バリア膜22としては、イリジウム膜又はルテニウム膜も形成し得る。
次に、図5(a)に示すように、導電性酸素バリア膜22の上に、スパッタ法により第1導電膜の下側導電層23bとしてプラチナ膜を60nmの厚さに形成する。そのプラチナ膜は、例えば、圧力が0.2Paのアルゴン雰囲気中で基板温度を400℃にし、スパッタパワーを0.5kWにして形成される。
なお、この下側導電層23bの構成材料は、イリジウム以外の貴金属であれば特に限定されず、ロジウムやパラジウムで下側導電層23bを構成するようにしてもよい。
次いで、図5(b)に示すように、下側導電層23bの上にイリジウム膜を厚さ40nmに形成し、そのイリジウム膜を第1導電膜の上側導電層23cとする。このイリジウム膜の成膜条件は特に限定されないが、本実施形態では、圧力が0.11Paのアルゴン雰囲気中で基板温度を500℃にし、スパッタパワーを0.3kWにする条件が採用される。
更に、上側導電層23cを構成する導電性材料はイリジウムに限定されず、ルテニウム、酸化イリジウム、酸化ルテニウム、及びSrRuO3のいずれかであってもよい。
これにより、下側導電層23bと上側導電層23cとで構成される第1導電膜23が形成されたことになる。
その第1導電膜23の結晶性はその上に後で形成される強誘電体膜の配向に大きな影響を与える。そのため、上記の下側導電層23bと上側導電層23cのそれぞれの成膜温度をなるべく高めることで、第1導電膜23の結晶性を向上させ、強誘電体膜の配向を高めるようにするのが好ましい。
但し、成膜温度が高すぎると、下側導電層23bと上側導電層23cのそれぞれのストレスが高くなり、各層23b、23cが膜剥がれを起こす恐れがある。
そのため、各層23b、23cを成膜する際の基板温度としては、なるべく高い温度で、且つ、ストレスが小さくなる温度を採用するのが好ましい。
下側導電層23bとしてプラチナ膜を形成する場合、下側導電層23bのストレスが小さくなる温度範囲は280℃〜300℃である。従って、この温度範囲を含み、且つ上限が高温側にシフトした250℃以上450℃以下の基板温度で下側導電層23bを形成するのが好ましい。
一方、上側導電層23cとしてイリジウム膜を形成する場合、上側導電層23cのストレスが小さくなる温度範囲は420℃〜450℃である。よって、この温度範囲を含み、且つ上限が高温側にシフトした400℃以上550℃以下の基板温度で上側導電層23cを形成するのが好ましい。
このような温度範囲を採用することで、各層23b、23cの膜剥がれを防止しつつ、第1導電膜23の結晶性を高めることが可能となる。
ここで、既述のように、結晶性導電膜21を構成する窒化チタン膜が(111)方向に配向しているため、この配向の作用によっても第1導電膜23の結晶性は良好になる。
その後に、アルゴン雰囲気中で基板温度を650℃以上とするRTAを第1導電膜23に対して60秒間行うことにより、各膜21〜23同士の密着性を高めると共に、第1導電膜23の結晶性を改善する。
このRTAの雰囲気は、不活性ガスの雰囲気であれば特に限定されない。そのような不活性ガスとしては、アルゴンガスの他に、窒素ガスや二酸化窒素(N2O)ガスもある。
続いて、図5(c)に示すように、MOCVD法により第1導電膜23の上にペロブスカイト構造のPZT (Lead Zirconate Titanate: PbZrTiO3)膜を形成し、このPZT膜を第1強誘電体膜24bとする。MOCVD法で形成された第1強誘電体膜24bは、成膜の時点で既に結晶化しているため、第1強誘電体膜24bを結晶化させるための結晶化アニールは不要である。
そのMOCVD法は次のようにして行われる。
まず、Pb(DPM)2(化学式Pb(C11H19O2)2))、Zr(dmhd)4(化学式Zr(C9H15O2)4)、及びTi(O−iOr)2(DPM)2(化学式Ti(C3H7O)2(C11H19O2)2)のそれぞれをTHF(Tetra Hydro Furan: C4H8O)溶媒中にいずれも0.3mol/lの濃度で溶解し、Pb、Zr、及びTiの各液体原料を作成する。次いで、これらの液体原料をMOCVD装置の気化器にそれぞれ0.326ml/分、0.200ml/分、および0.200ml/分の流量で供給して気化させることにより、Pb、Zr、及びTiの原料ガスを得る。なお、上記の気化器には、各液体原料と共に、流量が0.474ml/分のTHF溶媒も供給される。
更に、上記の原料ガスをチャンバに供給しながら、チャンバ内の圧力を665Pa(5Torr)にし、基板温度を620℃に維持する。そして、このような状態を620秒間維持することにより、上記したPZT膜が100nmの厚さに形成される。
なお、第1強誘電体膜24bはPZT膜に限定されない。ランタン、カルシウム、ストロンチウム、及びシリコンの少なくとも一つをPZTにドープした材料で第1強誘電体膜24bを構成してもよい。これらの材料はペロプスカイト構造を有するので、その下の上側導電層23cをペロプスカイト構造のSrRuO3で構成すると、上側導電層23cと第1強誘電体膜24bとの格子マッチングが良好となり、第1強誘電体膜24bの結晶性が高められる。
なお、(Bi1-xRx)Ti3O12(Rは希土類元素で0<x<1)、SrBi2Ta2O9、及びSrBi4Ti4O15等のBi層状構造化合物で第1強誘電体膜24bを構成してもよい。
更に、強誘電体材料に代えて、ジルコニウムや鉛を含む金属酸化物高誘電体材料で第1強誘電体膜24bを形成してもよい。
ここで、既述のように、(111)方向に配向した窒化チタンよりなる結晶性導電膜21の作用により第1導電膜23の結晶性は良好である。そのため、第1導電膜23の上に形成される第1強誘電体膜24bの結晶性も良好となり、第1強誘電体膜24bの強誘電体特性、例えば残留分極電荷量等が高められる。
次に、第1強誘電体膜24bの上に第2強誘電体膜24cとしてスパッタ法でPZT膜を1〜30nmの厚さ、例えば20nmに形成し、これら第1、第2強誘電体膜24b、24cを強誘電体膜24とする。
なお、MOCVD法で形成された第1強誘電体膜24bと異なり、スパッタ法で形成された第2強誘電体膜24cは、成膜の時点で結晶化しておらず、アモルファス状態となっている。
また、第2強誘電体膜24cはPZTに限定されない。
PZTのようにABO3型ペロブスカイト構造(A=Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B=Ti、Zr、Nb、Ta、W、Mn、Fe、Co、及びCrのいずれか一つ)を有する強誘電体材料で第2強誘電体膜24cを構成してもよい。
更に、ランタン、カルシウム、ストロンチウム、及びシリコンの少なくとも一つをPZTにドープした材料で第2強誘電体膜24cを構成してもよい。これらの元素をPZT膜にドープすることで、第2強誘電体膜24cの疲労損失とインプリント特性が改善されると共に、キャパシタへの書き込み電圧や読み出し電圧を低くすることができる。
また、(Bi1-xRx)Ti3O12(Rは希土類元素で0<x<1)、SrBi2Ta2O9、及びSrBi4Ti4O15等のBi層状構造化合物で第2強誘電体膜24cを構成してもよい。
また、第2強誘電体膜24cの成膜方法もスパッタ法に限定されない。ゾル・ゲル法やMOCVD法で第2強誘電体膜24cを形成してもよい。MOCVD法を採用する場合、その成膜条件としては、第1強誘電体膜24bと同様の条件が採用され得る。
但し、後述の理由により、第2強誘電体膜24cはアモルファス状態又は微結晶からなる膜であるのが好ましく、アモルファスな第2強誘電体膜24cを成膜できるスパッタ法を採用するのが最も好ましい。
続いて、図6(a)に示すように、シリコン基板1を加熱しながら強誘電体膜24の上に第1導電性酸化金属膜25dとして反応性スパッタ法で酸化イリジウム(IrOx)膜を厚さ約50nmに形成する。なお、このようにシリコン基板1を加熱するスパッタ法で形成された酸化イリジウム膜は、結晶化のためのプロセスを行わなくても、成膜の時点で既に結晶化している。
その第1導電性酸化金属膜25dの成膜条件は特に限定されない。本実施形態では、基板温度を300℃にすると共に、流量が140sccmのアルゴンガスと、流量が10〜90sccm、例えば60sccmの酸素ガスとの混合ガスをスパッタガスとして用い、更にスパッタパワーを1kW〜2kWとする。
ここで、上記した酸化イリジウムのスパッタでは、イリジウムターゲットから飛来したイリジウム原子がスパッタ雰囲気中で酸化されることで基板上に酸化イリジウムが堆積する。そのため、堆積した酸化イリジウムの中には、雰囲気中における酸化が不十分なものも含まれ、酸化イリジウム膜全体としては化学量論組成(IrO2)よりも酸素が少ない状態になり易い。
そのため、化学量論的組成の酸化イリジウムの化学式をIrOx1と書くとx1は2であるのに対し、上記の条件で従って形成された第1導電性酸化金属膜25dでは、酸化イリジウムの化学式をIrOx2と書くとx2が1.3〜1.9程度の値となり、比x2/x1は1よりかなり小さくなる。
ここで、第1強誘電体膜24bは、第2強誘電体膜24cや第1導電性酸化金属膜25dをスパッタ法で形成した際にスパッタガスによってダメージを受けていると共に、膜中の酸素濃度が欠乏し、その強誘電体特性が劣化している恐れがある。
そこで、上記の第1導電性酸化金属膜25dを形成した後に、酸化性ガス含有雰囲気中、例えばアルゴンと酸素との混合雰囲気中でRTAを行うことにより、スパッタにより受けた第1強誘電体膜24bのダメージを回復させると共に、第1強誘電体膜24bの酸素欠損を補償する。
このRTAの条件は特に限定されないが、基板温度は650℃以上、より好ましくは700℃〜750℃とするのが好ましい。本実施形態では、基板温度を725℃とする。また、アルゴンと酸素の流量をそれぞれ2000sccm、20sccmとし、処理時間を60秒とする。
なお、このRTAの雰囲気は、不活性ガスと酸化性ガスとの混合雰囲気であれば特に限定されない。このうち、不活性ガスとしては、アルゴン、窒素(N2)、及び二酸化窒素のいずれかを採用し得る。
更に、第2強誘電体膜24cをアモルファスに形成したので、このRTAによって第1導電性酸化金属膜25dから強誘電体膜24に拡散するイリジウム原子は、第2強誘電体膜24c中に留まるようになり、第1強誘電体膜24bに至り難くなる。その結果、結晶化して優れた強誘電体特性を呈する第1強誘電体膜24の粒界にイリジウムが拡散し難くなるため、そのイリジウムによってリークパスが形成されるのが抑制され、強誘電体キャパシタのリーク電流を効果的に防止することが可能となる。
このような利点は、微結晶からなる膜で第2強誘電体膜24cを構成しても得られる。
上記のようにして第1導電性酸化金属膜25dを形成した後は、基板温度を室温とする反応性スパッタ法を用いて、第1導電性酸化金属膜25dの上に第2導電性酸化金属膜25eとして酸化イリジウム膜を厚さ約100〜300nm、例えば200nmに形成する。その第2導電性酸化金属膜25eは、圧力が0.8Paのスパッタ雰囲気中、スパッタパワーを1.0kWにし、成膜時間を79秒とすることで形成される。
ここで、高い成膜温度で結晶化された第1導電性酸化金属膜25dとは異なり、基板温度を室温とするスパッタ法で形成された第2導電性酸化金属膜25eはアモルファス状態になる。
ところで、第2導電性酸化金属膜25eにおいて酸素が不足すると、第2導電性酸化金属膜25eの触媒作用が高まるため、外部の水分が第2導電性酸化金属膜25eに触れて水素が発生するようになる。水素は、強誘電体膜24を還元してその強誘電体特性を劣化させるという問題があるため、FeRAMの製造工程では水素の発生を極力抑える必要がある。
従って、水素の発生を防止するという観点からすると、第2導電性酸化金属膜25eを構成するイリジウムの酸化数は、第1導電性酸化金属膜25dのそれよりも大きいのが好ましい。
そこで、本実施形態では、第2導電性酸化金属膜25eを形成するときに、スパッタガスに占める酸素の流量比を、第1導電性酸化金属膜25dを形成する工程におけるよりも多くすることで、酸化イリジウムの組成を化学量論組成(IrO2)に近づけ、第2導電性酸化金属膜24eの触媒作用を抑えるようにする。このときのスパッタガスの流量は、例えばアルゴンが100sccm、酸素が100sccmとされる。
第2導電性酸化金属膜24eを構成する酸化イリジウムの化学式をIrOy2と書くと、上記の条件に従った場合y2は略2になる。化学量論的組成の酸化イリジウムの化学式をIrOy1と書くとy1は2であるため、比y2/y1は1に近い値となり、第1導電性酸化金属膜25dの比x2/x1との大小関係はy2/y1>x2/x1となる。
このような第2導電性酸化金属膜25eと第1導電性酸化金属膜25dにより、図示のような導電性酸化金属膜25bが構成される。
その第1導電性酸化金属膜25dは、膜中の酸素の作用により水素をブロックする機能を有し、水素からキャパシタ誘電体膜24を保護する役割も担う。
なお、第1、第2導電性酸化金属膜25d、25eの構成材料は酸化イリジウムに限定されない。
但し、第1強誘電体膜24bをMOCVD法で形成する場合は、第1、第2導電性酸化金属膜25d、25eとしてプラチナの酸化膜を採用すると、強誘電体膜24を構成するPZTの鉛とプラチナとが反応するため、強誘電体膜24の強誘電体特性が劣化し、強誘電体膜24の残留分極電荷量が低減してしまう。よって、この場合は、第1、第2導電性酸化金属膜25d、25eの構成材料として、イリジウム(Ir)、ルテニウム(Ru)、ロジウム(Rh)、レニウム(Re)、オスミウム(Os)、及びパラジウム(Pd)のいずれかの酸化物を採用するのが好ましい。
但し、上記したPZTの鉛とプラチナとの反応が問題にならないなら、第1、第2導電性酸化金属膜25d、25eとしてプラチナの酸化膜を採用してもよい。
また、上記したように、第2導電性酸化金属膜25eでの水素の発生を防止するために、第2導電性酸化金属膜25eを構成する金属酸化物は、第1導電性酸化金属膜25dのそれよりも多く酸化されているのが好ましい。第1導電性酸化金属膜25dと第2導電性酸化金属膜25eのそれぞれを構成する金属酸化物の化学量論的な組成をAOx1、BOy1(AとBは金属元素)、成膜後のこれらの実際の組成をAOx2、BOy2と書くと、上記の条件はy2/y1>x2/x1となる。
更に、第1、第2導電性酸化金属膜25d、25eの膜厚については、第1導電性酸化金属膜25dの方が第2導電性酸化金属膜25eよりも薄いのが好ましい。
これは、第1導電性酸化金属膜25dの形成後に行われる既述のRTAにおいて、第1導電性酸化金属膜25dが薄い方が強誘電体膜24の全体に酸素が行き渡り易くなり、強誘電体膜24のダメージの回復が効果的に図られるためである。更に、第2導電性酸化金属膜25eが後で形成される第2層間絶縁膜からの水分や水素等の還元性物質をブロックする役割も担っているので、その厚さが厚いほうが還元性物質に対するブロック性が高まるためでもある。
続いて、図6(b)に示すように、導電性酸化金属膜25bの上に、導電性向上膜25cとしてイリジウム膜をスパッタ法により厚さ50nmに形成する。そのスパッタ法は、圧力が1Paのアルゴン雰囲気中で行われ、1.0kWのスパッタパワーがスパッタ雰囲気に投入される。
導電性向上膜25cは、その下の導電性酸化金属膜25bと共に第2導電膜25を構成し、導電性酸化金属膜25bだけでは不足しがちな第2導電膜25の導電性を補う役割を担う。更に、導電性向上膜25cは、その材料であるイリジウムが水素に対するバリア性に富むため、外部の水素をブロックして強誘電体膜24の劣化を防止する役割も担う。
なお、イリジウム膜に代えて、ルテニウム膜、ロジウム膜、及びパラジウム膜のいずれかを導電性向上膜25cとして形成してもよい。
この後に、シリコン基板1の背面を洗浄する。
次に、図7(a)に示すように、第2導電膜25の上にスパッタ法により窒化チタン膜を形成し、その窒化チタン膜を第1マスク材料層26とする。
更に、TEOSガスを使用するプラズマCVD法を用いて、第1マスク材料層26の上に第2マスク材料層27として酸化シリコン膜を形成する。
次いで、図7(b)に示すように、第2マスク材料層27を島状にパターニングすることにより第2ハードマスク27aを形成する。
次に、図8(a)に示す断面構造を得るまでの工程について説明する。
まず、第2ハードマスク27aをマスクにして第1マスク材料層26をエッチングすることにより第1ハードマスク26aを形成する。
次いで、第1、第2ハードマスク26a、27aで覆われていない領域の第2導電膜25、強誘電体膜24、及び第1導電膜23をドライエッチングし、下部電極23a、キャパシタ誘電体膜24a、及び上部電極25aで構成されるキャパシタQを形成する。
そのドライエッチングのガスは特に限定されないが、第1導電膜23、及び第2導電膜25に対するエッチングガスとしてはHBrと酸素との混合ガスが使用される。一方、強誘電体膜24に対するエッチングガスとしては塩素とアルゴンとの混合ガスが使用される。
また、第1導電膜23用のエッチングガスに対して導電性酸素バリア膜22はエッチング耐性を有するので、キャパシタQを形成した後でも結晶性導電膜21の全面に導電性酸素バリア膜22は残存する。
このようにして形成されたキャパシタQの下部電極23aは、導電性酸素バリア膜22、結晶性導電膜21、及び第3導電性プラグ36aを介して第1導電性プラグ32aと電気的に接続される。
更に、上記のように強誘電体膜24と第1導電膜23とを一括エッチングすることにより、キャパシタ誘電体膜24aと下部電極23aのそれぞれの側面は同一面内に存在することになる。
ここで、上記のエッチングによって下部電極23aとされる第1導電膜23は、プラチナよりなる下側導電層23bとイリジウムよりなる上側導電層23cとの二層構造となっているので、第1導電膜23をイリジウム膜のみの単層構造にする場合と比較して、第1導電膜23においてイリジウムが占める割合が小さい。
そのため、上記のキャパシタQのエッチングにおいて、下部電極23aの側面からエッチング雰囲気中に飛散するイリジウム粒が低減される。これにより、キャパシタ誘電体膜24aの側面に付着するイリジウム粒を低減することができ、そのイリジウム粒によって下部電極23aと上部電極25aとの間にリークパスが形成されるのを抑制できる。
イリジウム粒の飛散量を効果的に低減するには、下側導電層23bをイリジウムよりなる上側導電層23cよりも厚くすることで、下部電極23aにおいて上側導電導電層23cの占める割合を小さくするのが好ましい。例えば、下側導電層23bを上側導電層23cの1〜9倍の厚さに形成するのが好ましい。
続いて、図8(b)に示すように、過酸化水素(H2O2)、アンモニア、及び水の混合溶液をエッチング液として用い、酸化シリコンよりなる第2ハードマスク27aをウエットエッチングにより除去する。なお、ドライエッチングにより第2ハードマスク27aを除去してもよい。
次に、図9(a)に示す断面構造を得るまでの工程について説明する。
まず、第1ハードマスク26a(図8(b)参照)をマスクとして用いながら、結晶性導電膜21と導電性酸素バリア膜22とをエッチングし、これらの膜をキャパシタQの下にのみ残す。このエッチングはドライエッチングにより行われ、そのエッチングガスとしては例えばアルゴンと塩素との混合ガスが使用される。
また、このエッチングガスに対し第1ハードマスク26aもエッチングされるため、エッチングの終了時には第1ハードマスク26aは除去される。
続いて、図9(b)に示すように、キャパシタQを覆うアルミナ(Al2O3)膜を厚さ約20nmに形成し、そのアルミナ膜を第1キャパシタ保護絶縁膜39とする。第1キャパシタ保護絶縁膜39を構成するアルミナは、水素の透過防止能力に優れているため、外部の水素はこの第1キャパシタ保護絶縁膜39によってブロックされ、水素によるキャパシタ誘電体膜24aの劣化を防止することができる。
ここで、キャパシタ誘電体膜24aは、キャパシタQを形成する際のドライエッチング(図8(b)参照)や、スパッタ法による第1キャパシタ保護絶縁膜39の成膜によってダメージを受けている。
そこで、このダメージからキャパシタ誘電体膜24aを回復させる目的で、図10(a)に示すように、酸素含有雰囲気中においてキャパシタ誘電体膜24aに対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、炉内において基板温度を550℃〜700℃、例えば650℃とし、約60分間行われる。
続いて、図10(b)に示すように、第1キャパシタ保護絶縁膜39の上に、CVD法によりアルミナ膜を厚さ約20nmに形成し、このアルミナ膜を第2キャパシタ保護絶縁膜40とする。
次に、図11(a)に示す断面構造を得るまでの工程について説明する。
まず、TEOSガスを反応ガスとするプラズマCVDにより、第2キャパシタ保護絶縁膜40の上に第2層間絶縁膜41として酸化シリコン膜を形成する。その反応ガスには、酸素ガスとヘリウムガスも含まれる。また、第2層間絶縁膜41の膜厚は特に限定されないが、本実施形態では、シリコン基板1の平坦面上での厚さを1500nmとする。
なお、酸化シリコン膜に代えて、絶縁性の無機膜を第2層間絶縁膜41として形成してもよい。
その後に、CMP法により第2層間絶縁膜41の表面を研磨して平坦化する。
更に、第2層間絶縁膜41に対する脱水処理として、第2層間絶縁膜41の表面をN2Oプラズマに曝す。このN2Oプラズマにより、第2層間絶縁膜41内に残留する水分が除去されると共に、第2層間絶縁膜41への水分の再吸収が防止される。
なお、この脱水処理としてN2プラズマ処理を行ってもよい。
続いて、第2層間絶縁膜41の上に、スパッタ法により平坦なアルミナ膜を厚さ約20nm〜100nmに形成し、そのアルミナ膜を第3キャパシタ保護絶縁膜42とする。この第3キャパシタ保護絶縁膜42は、平坦化された第2層間絶縁膜41上に形成されるため優れたカバレッジ特性が要求されず、上記のように安価なスパッタ法で形成される。但し、第3キャパシタ保護絶縁膜42の成膜方法はスパッタ法に限定されず、CVD法であってもよい。
その後に、図11(b)に示すように、TEOSガスを使用するプラズマCVD法を用いて、第3キャパシタ保護絶縁膜42の上に、キャップ絶縁膜43として酸化シリコン膜を800〜1000nm程度の厚さに形成する。なお、このキャップ絶縁膜43として、酸窒化シリコン膜又は窒化シリコン膜を形成してもよい。
更に、このキャップ絶縁膜43に対してCMPを行いその表面を平坦化してもよい。
次に、図12(a)に示す断面構造を得るまでの工程について説明する。
まず、第1〜第3キャパシタ保護絶縁膜39、40、42、第2層間絶縁膜41、キャップ絶縁膜43をパターニングすることにより、上部電極25a上のこれらの膜に導電性向上膜25c(図6(b)参照)に至る深さの第2ホール41aを形成する。
次いで、ここまでの工程でキャパシタ誘電体膜24aが受けたダメージを回復させるため、不図示の炉内にシリコン基板1を入れ、酸素雰囲気中で基板温度を550℃とする回復アニールを行う。
次に、第2導電性プラグ32bの上の第1〜第3キャパシタ保護絶縁膜39、40、42、第2層間絶縁膜41、キャップ絶縁膜43、下地絶縁膜15、及び酸化防止絶縁膜14をパターニングして、これらの膜に第3ホール41bを形成する。
なお、このパターニングの際、第2ホール41aは、レジストパターンで覆われており、そのレジストパターンによってエッチング雰囲気から保護されている。
ここで、もし、これらのホール41a、41bを同時に形成しようとすると、深い第3ホール41bが開口されるまで第2ホール41a内の上部電極25aが長時間にわたってエッチング雰囲気に曝され、キャパシタ誘電体膜24aが劣化するという問題が発生する。
本実施形態では、上記のように深さの異なる第2、第3ホール41a、41bを別々に形成するので、このような問題を回避することができる。
更に、第2ソース/ドレイン領域8b上の第2導電性プラグ32bは、本工程が終了するまで、酸化防止絶縁膜14によって覆われているので、第2導電性プラグ32bを構成するタングステンが酸化してコンタクト不良を起こすのが防止される。
続いて、キャップ絶縁膜43上と第2、第3ホール41a、41b内に、グルー膜としてスパッタ法によりチタン膜と窒化チタン膜とをこの順に形成する。
なお、窒化チタン膜についてはMOCVD法で形成してもよい。その場合、窒化チタン膜から炭素を除去するため、窒素と水素とをプラズマ化してなる雰囲気中で窒化チタン膜をアニールするのが好ましい。このように水素含有雰囲気中でアニールを行っても、上部電極25aの最上層に形成されたイリジウムよりなる導電性向上膜25c(図6(b)参照)が水素をブロックするので、水素によって導電性酸化金属膜25bが還元されることは無い。
また、グルー膜はチタン膜と窒化チタン膜との積層膜に限定されず、チタン膜、窒化チタン膜、窒化タンタル膜、及び窒化チタンアルミニウム膜のいずれかよりなる単層膜、又はこれらの積層膜でグルー膜を構成してもよい。
更に、CVD法によりグルー膜の上にタングステン膜を形成し、このタングステン膜で第2、第3ホール41a、41bを完全に埋め込む。
そして、キャップ絶縁膜43上の不要なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第2、第3ホール41a、41b内にのみ第4、第5導電性プラグ47a、47bとして残す。
これらのプラグのうち、第4導電性プラグ47aは、キャパシタQの上部電極25aと電気的に接続される。一方、第5導電性プラグ47bは、第2導電性プラグ32bに電気的に接続され、その第2導電性プラグ32bと共にビット線の一部を構成する。
ここで、第4導電性プラグ47aのグルー膜を構成する窒化チタン膜が、上部電極25aを構成する導電性酸化金属膜25bに触れると、上部電極25aと第4導電性プラグ47aとの間のコンタクト抵抗が高くなるという不都合がある。この点に鑑み、本実施形態では、上部電極25aの最上層に、イリジウムよりなる導電性向上膜25cを形成したので、上部電極25aと第4導電性プラグ47aとの間のコンタクト抵抗を低くすることができる。
その後に、図12(b)に示すように、キャップ絶縁膜43と各導電性プラグ47a、47bのそれぞれの上にスパッタ法で金属積層膜を形成し、この金属積層膜をパターニングして金属配線49aとビット線用の導電性パッド49bとを形成する。
その金属積層膜として、厚さ60nmのチタン膜、厚さ30nmの窒化チタン膜、厚さ360nmの銅含有アルミニウム膜、厚さ5nmのチタン膜、及び厚さ70nmの窒化チタン膜をこの順に形成する。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
上記した本実施形態によれば、図5(b)に示したように、キャパシタの下部電極23aとなる第1導電膜23を、プラチナよりなる下側導電層23bとイリジウムよりなる上側導電層23cとの二層構造にした。
これにより、第1導電膜23をイリジウム膜の単層構造にする場合と比較して、第1導電膜23においてイリジウムが占める割合が減る。そのため、第1導電膜23と強誘電体膜24とを一括エッチングする工程(図8(a))において、第1導電膜23からエッチング雰囲気中に放出されるイリジウム粒を低減することが可能となる。その結果、上記のエッチング中にキャパシタ強誘電体膜23aの側面に再付着するイリジウム粒の数を減らすことができ、そのイリジウム粒に起因してキキャパシタ誘電体膜23aの側面にリークパスが発生するのが抑えられ、高品位なキャパシタQを備えた半導体装置を提供することが可能となる。
このようにイリジウム粒を減らすという観点からすれば、下側導電層23bの構成材料は、イリジウム以外の貴金属であれば特に限定されない。これは、イリジウム以外の貴金属は、エッチングされてもイリジウムのように多量に粒状に飛散せず、キャパシタのリーク電流に大きな影響を与えないからである。また、イリジウム以外の貴金属は、第2ハードマスク27aをウエットエッチングする工程(図8(b))で使用されるエッチング液によってある程度エッチングされる。そのため、粒状に飛散したイリジウム以外の貴金属は、ハードマスク27aの除去時にウエットエッチングによって溶解される。
なお、イリジウム粒を低減するだけなら、イリジウム以外の貴金属よりなる単層膜、例えばプラチナ膜のみで第1導電膜23を構成することも考えられる。
しかし、第1導電膜23は、キャパシタの下部電極としての機能の他に、自身の結晶性によりその上の強誘電体膜24の結晶性を向上させる機能も必要である。イリジウム膜はこの機能に優れているので、本実施形態のように第1導電膜23を二層構造にし、その最上層の上側導電層23cにイリジウム膜を形成するのが好ましい。
但し、最上層の上側導電層23cとしてプラチナ膜を形成すると、PZTよりなる強誘電体膜24に含まれる鉛とプラチナとの相互拡散によって強誘電体膜24の強誘電体特性、例えば残留分極電荷量が低下するという問題がある。例えば、特許文献2と特許文献3ではこのような問題が発生する。
更に、プラチナは他の貴金属にくらべて高価なので、製造コストの上昇を防ぐという観点からも、上側導電層23cとしてプラチナ膜を形成するのは好ましくない。
これらの理由により、上側導電層23cの構成材料としては、プラチナ以外の導電性材料を選択するのが好ましい。
このような下側導電層23bと上側導電層23cのそれぞれの材料の選択の仕方については、後述の実施形態でも同様である。
(2)第2実施形態
図13〜図18は、本発明の第2実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第1実施形態で説明した要素には第1実施形態と同じ符号を付し、以下ではその説明を省略する。
第1実施形態の図3(c)の工程では、グルー膜35とプラグ用導電膜36とをCMP法により研磨することで第3導電性プラグ36aを形成した。
しかしながら、そのCMPで使用されるスラリに対し、グルー膜35とプラグ用導電膜36の研磨速度は下地絶縁膜15よりも速いので、CMPを終了した時点で第3導電性プラグ36aと下地絶縁膜15のそれぞれの上面の高さを合わせるのは難しい。
そのため、実際には、図13(a)に示されるように、上記のCMPの後には下地絶縁膜15にリセス15bが形成され、第3導電膜36aの上面の高さが下地絶縁膜15のそれよりも低くなる。そのリセス15bの深さは20〜50nmであり、典型的には50nm程度になる。
ところが、このようなリセス15bが存在すると、下部電極とキャパシタ誘電体膜の配向が乱れ、キャパシタ誘電体膜の強誘電体特性が劣化するという問題が発生する。
この問題を解決するため、本実施形態では以下のような工程を行う。
まず、図13(b)に示すように、下地絶縁膜15に対してアンモニアプラズマ処理を行い、下地絶縁膜15の表面の酸素原子にNH基を結合させる。
このアンモニアプラズマ処理は、例えばシリコン基板1に対して約9mm(350mils)だけ離れた位置に対向電極を有する平行平板型のプラズマ処理装置が使用される。そして、266Pa(2Torr)の圧力下において基板温度を400℃に保持しながら、チャンバ内にアンモニアガスを350sccmの流量で供給し、シリコン基板1側に13.56MHzの高周波電力を100Wのパワーで、また上記の対向電極に350kHzの高周波電力を55Wのパワーで60秒間供給することにより処理が行われる。
次に、図14(a)に示すように、下地絶縁膜15と第3導電性プラグ36aの上に平坦化用導電膜50としてチタン膜を100〜300nm、例えば約100nmに形成し、この平坦化用導電膜50でリセス15bを完全に埋め込む。
この平坦化用導電膜50の成膜条件は特に限定されないが、本実施形態では、シリコン基板1とチタンターゲットとの距離が60mmに設定されたスパッタ装置を用い、圧力が0.15Paのアルゴン雰囲気において、2.6kWのスパッタ用のDCパワーを35秒間印加し、基板温度が20℃の条件下において平坦化用導電膜50を形成する。
また、平坦化用導電膜50を形成する前に、アンモニアプラズマ処理(図14(b))により下地絶縁膜15の表面の酸素原子にNH基を結合させておいたので、下地絶縁膜15上に堆積したチタン原子は酸素原子に捕獲され難くい。その結果、チタン原子が下地絶縁膜15の表面を自在に移動できるようになり、(002)方向に強く自己組織化されたチタンよりなる平坦化用導電膜50を形成することが可能となる。
なお、平坦化用導電膜50はチタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを平坦化用導電膜50として形成してもよい。
その後に、平坦化用導電膜50に対し、窒素雰囲気中で基板温度を650℃とするRTAを行うことで、チタンよりなる平坦化用導電膜50を窒化して、(111)方向に配向した窒化チタンで平坦化用導電膜50を構成する。
ここで、第3導電性プラグ36aの周囲の下地絶縁膜15に既述のように形成されたリセス15bを反映して、上記の平坦化用導電膜50の上面には凹部が形成される。しかし、このような凹部が形成されていると、平坦化用導電膜50の上方に後で形成される強誘電体膜の結晶性が劣化する恐れがある。
そこで、本実施形態では、図14(b)に示すように、CMP法により平坦化用導電膜50の上面を研磨して平坦化し、上記した凹部を除去する。このCMPで使用されるスラリは特に限定されないが、本実施形態ではCabot Microelectronics Corporation製のSSW2000を使用する。
なお、CMP後の平坦化用導電膜50の厚さは、研磨誤差に起因して、シリコン基板の面内や、複数のシリコン基板間でばらつく。そのばらつきを考慮して、本実施形態では、研磨時間を制御することにより、CMP後の平坦化用導電膜50の厚さの目標値を50〜100nm、より好ましくは50nmとする。
ところで、上記のように平坦化用導電膜50に対してCMPを行った後では、平坦化用導電膜50の上面付近の結晶が研磨によって歪んだ状態となっている。しかし、このように結晶に歪が発生している平坦化用導電膜50の上方にキャパシタの下部電極を形成すると、その歪みを下部電極が拾ってしまって下部電極の結晶性が劣化し、ひいてはその上の強誘電体膜の強誘電体特性が劣化することになる。
このような不都合を回避するために、次の工程では、図15(a)に示すように、平坦化用導電膜50の上面をアンモニアプラズマに曝すことで、平坦化用導電膜50の結晶の歪みがその上の膜に伝わらないようにする。
次に、図15(b)に示すように、上記のアンモニアプラズマ処理によって結晶の歪みが解消された平坦化用導電膜50の上に、スパッタ法で導電性密着膜51としてイリジウム膜を形成する。その導電性密着膜51は、上下の膜同士の密着強度を高める膜として機能し、その厚さはなるべく薄く、例えば20nm以下、より好ましくは5nm〜10nmの厚さに形成するのが望ましい。
続いて、第1実施形態で説明した図4(b)〜図6(b)の工程を行うことにより、図17(a)に示すように、結晶性導電膜21〜第2導電膜25までを積層する。
続いて、図7(a)、(b)で説明した工程を行うことにより、図16(b)に示すように、第2導電膜25の上に第1マスク材料層26と第2ハードマスク27aとを形成する。
次に、図17(a)に示すように、第2ハードマスク27aをマスクにして第1マスク材料層26をエッチングすることにより第1ハードマスク26aを形成する。
その後、第1、第2ハードマスク26a、27aで覆われていない領域の第2導電膜25、強誘電体膜24、及び第1導電膜23をドライエッチングし、下部電極25a、キャパシタ誘電体膜24a、及び上部電極23aで構成されるキャパシタQを形成する。
そのエッチングでは、第1実施形態と同様に、第1導電膜23、及び第2導電膜25に対するエッチングガスとしてHBrと酸素との混合ガスを使用し、強誘電体膜24に対するエッチングガスとして塩素とアルゴンとの混合ガスを使用する。
ここで、第1実施形態で説明したように、プラチナよりなる下側導電層23bとイリジウムよりなる上側導電層23cにより第1導電膜23を構成したので、第1導電膜23の全てをイリジウムで構成する場合と比較して、このエッチングの最中に第1導電膜23から飛散するイリジウム粒が低減される。これにより、キャパシタ誘電体膜24aの側面に再付着するイリジウムによりリークパスが形成されるのが防止され、上部電極25aと下部電極23aとの間のリーク電流を低減することが可能となる。
続いて、図17(b)に示すように、過酸化水素、アンモニア、及び水の混合溶液をエッチング液とするウエットエッチングにより、酸化シリコンよりなる第2ハードマスク27aを除去する。なお、ドライエッチングにより第2ハードマスク27aを除去してもよい。
次に、図18(a)に示す断面構造を得るまでの工程について説明する。
まず、第1ハードマスク26a(図17(b)参照)をマスクとして用いながら、下部電極23aから露出した領域の導電性酸素バリア膜22、結晶性導電膜21、導電性密着膜51、及び平坦化用導電膜50をエッチングし、これらの膜をキャパシタQの下にのみ残す。このエッチングはドライエッチングにより行われ、そのエッチングガスとしては例えばアルゴンと塩素との混合ガスが使用される。
また、このエッチングガスに対し第1ハードマスク26aもエッチングされるため、エッチングの終了時には第1ハードマスク26aは除去される。
この後は、第1実施形態で説明した図9(b)〜図12(b)の工程を行うことにより、図18(b)に示すような本実施形態に係る半導体装置の基本構造を完成させる。
以上説明した本実施形態によれば、図14(a)、(b)を参照して説明したように、CMPにより第3導電性プラグ36aの周囲に発生したリセス15bを平坦化用導電膜50で埋め込み、更にCMPによりその平坦化用導電膜50を平坦化した。
これにより、平坦化導電膜50の上方に形成される下部電極23a(図18(a)参照)の平坦性が良好になり、下部電極23aの配向が良好になる。そして、下部電極23aの配向の作用によりキャパシタ誘電体膜24aの配向も向上し、残留分極電荷量等のキャパシタ誘電体膜24aの強誘電体特性が高められる。
しかも、第1実施形態と同様に、第1導電膜23を下側導電膜23bと上側導電膜23cとの二層構造にするので、強誘電体膜24と第1導電膜23とを一括エッチングする工程(図17(a))において、第1導電膜23から飛散するイリジウム粒を低減でき、そのイリジウム粒に起因するリークパスの発生を抑制することができる。
(3)第3実施形態
図19は、本実施形態に係る半導体装置の断面図である。
本実施形態が第2実施形態と異なる点は、本実施形態では図14(b)のCMP工程において下地絶縁膜15の上面から平坦化用導電膜50を除去し、リセス15b内にのみ平坦化用導電膜50を残す点である。これ以外の点は、本実施形態も第2実施形態も同じである。
本実施形態でも、下部電極23aの層構造として、プラチナよりなる下側導電層23bとイリジウムよりなる上側導電層23cとの二層構造を採用する。
これにより、第1実施形態で説明したのと同じ理由により、エッチングにより下部電極23aを形成する際にキャパシタ誘電体膜24aの側面に再付着するイリジウム粒を低減でき、イリジウム粒に起因するリークパスがキャパシタQに発生するのを抑制できる。
(4)第4実施形態
図20〜図26は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第1実施形態で説明した要素には第1実施形態と同じ符号を付し、以下ではその説明を省略する。
最初に、図20(a)に示す断面構造を得るまでの工程について説明する。
まず、第1実施形態の図3(a)で説明した工程に従い、シリコン基板1の上にカバー絶縁膜10と第1層間絶縁膜11とを形成する。そして、これらの絶縁膜をパターニングすることにより、第1ソース/ドレイン領域8aの上にコンタクトホールを形成する。
更に、このコンタクトホール内にグルー膜とタングステン膜とを順に形成した後、第1層間絶縁膜11上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第1導電性プラグ32aとして残す。
次に、図20(b)に示すように、第1層間絶縁膜11と第1導電性プラグ32aのそれぞれの上にチタン膜を厚さ約20nmに形成し、このチタン膜を結晶性導電膜21とする。
なお、この結晶性導電膜21を形成する前に、第1層間絶縁膜11と第1導電性プラグ32aのそれぞれの上面に対しアンモニアプラズマ処理を予め行ってもよい。このアンモニアプラズマ処理を行うことで、第1層間絶縁膜11上に堆積したチタン原子が絶縁膜11表面の酸素原子に捕獲され難くなるので、チタン原子が第1層間絶縁膜11の表面を自在に移動できるようになり、(002)方向に強く自己組織化したチタンよりなる結晶性導電膜21を形成することが可能となる。
その後に、下地絶縁膜21に対し、窒素雰囲気中において基板温度を650℃、処理時間を60秒とするRTAを行う。これにより、チタンよりなる結晶性導電膜21が窒化され、(111)方向に配向した窒化チタンで結晶性導電膜21が構成されることになる。
更に、この結晶性導電膜21の上に導電性酸素バリア膜22として窒化チタンアルミニウム膜を反応性スパッタ法で100nmの厚さに形成する。
続いて、図20(c)に示すように、導電性酸素バリア膜22の上に、スパッタ法により第1導電膜の下側導電層23bとしてプラチナ膜を60nmの厚さに形成する。そのプラチナ膜は、例えば、圧力が0.2Paのアルゴン雰囲気中で基板温度を400℃にし、スパッタパワーを0.5kWにして形成される。
なお、この下側導電層23bの構成材料は、イリジウム以外の貴金属であれば特に限定されず、ロジウムやパラジウムで下側導電層23bを構成するようにしてもよい。
その後、下側導電層23bの上にイリジウム膜を厚さ40nmに形成し、そのイリジウム膜を第1導電膜の上側導電層23cとする。このイリジウム膜の成膜条件は特に限定されないが、本実施形態では、圧力が0.11Paのアルゴン雰囲気中で基板温度を500℃にし、スパッタパワーを0.3kWにする条件が採用される。
更に、上側導電層23cを構成する導電性材料はイリジウムに限定されず、ルテニウム、酸化イリジウム、酸化ルテニウム、及びSrRuO3のいずれかであってもよい。
これにより、導電性バリア膜22の上に、下側導電層23bと上側導電層23cとで構成される第1導電膜23が形成されたことになる。
続いて、図21(a)に示すように、MOCVD法により第1導電膜23の上にPZT膜を形成し、このPZT膜を第1強誘電体膜24bとする。
第1強誘電体膜24bはPZT膜に限定されず、熱処理により結晶構造がBi層状構造又はペロブスカイト構造となる膜を第1強誘電体膜24bとして形成してもよい。そのうち、ペロブスカイト構造となる膜としては、ランタン、カルシウム、ストロンチウム、及びシリコンのいずれかを微量ドープしたPZT膜がある。
また、Bi層状構造となる膜としては、(Bi1-xRx)Ti3O12(Rは希土類元素で0<x<1)膜、SrBi2Ta2O9膜、及びSrBi4Ti4O15膜がある。
次いで、第1強誘電体膜24bの上に第2強誘電体膜24cとしてスパッタ法でアモルファス状態のPZT膜を形成し、これら第1、第2強誘電体膜24b、24cを強誘電体膜24とする。
第2強誘電体膜24cはPZT膜に限定されない。第1強誘電体膜24bと同様に、ランタン、カルシウム、ストロンチウム、及びシリコンのいずれかを微量ドープしたPZT膜を第2強誘電体膜24cとして形成してよい。更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0<x<1)、SrBi2Ta2O9、及びSrBi4Ti4O15等のBi層状構造を有する材料で第2強誘電体膜24cを構成してもよい。
続いて、図21(b)に示すように、第1実施形態で説明した図6(a)の工程を行うことにより、共に酸化イリジウムよりなる第1、第2導電性酸化金属膜25d、25eを強誘電体膜24上に形成し、これらの膜を導電性酸化金属膜25bとする。
更に、図22(a)に示すように、第1実施形態の図6(b)の工程を行うことにより、イリジウムよりなる導電性向上膜25cを導電性酸化金属膜25bの上に形成する。これにより、強誘電体膜24の上には、導電性酸化金属膜25bと導電性向上膜25cとで構成される第2導電膜25が形成されたことになる。
次に、図22(b)に示すように、スパッタ法で第2導電膜25の上に窒化チタンよりなる第1マスク材料層26を形成する。
更に、TEOSガスを使用するプラズマCVD法を用いて第1マスク材料層26の上に酸化シリコン膜を形成し、その酸化シリコンマスクをパターニングして第2ハードマスク27aを形成する。
続いて、図23(a)に示すように、第2ハードマスク27aをマスクにして第1マスク材料層26をエッチングすることにより第1ハードマスク26aを形成する。
次いで、第1、第2ハードマスク26a、27aで覆われていない領域の第2導電膜25、強誘電体膜24、及び第1導電膜23をドライエッチングし、下部電極25a、キャパシタ誘電体膜24a、及び上部電極23aで構成されるキャパシタQを形成する。
なお、このドライエッチングの条件は、第1実施形態で図8(a)を参照して説明したので省略する。
また、上記のドライエッチングを行っても、導電性酸素バリア膜22はエッチングされずに結晶性導電膜21の全面に残存する。
ここで、既述のように、プラチナよりなる下側導電層23bとイリジウムよりなる上側導電層23cとにより第1導電膜23を構成したので、第1導電膜23の全てをイリジウムで構成する場合と比較して、第1導電層23においてイリジウムが占める割合が小さくなる。従って、このエッチングにおいて、下部電極23aの側面からエッチング雰囲気に飛散するイリジウム粒を低減することができ、そのイリジウム粒によってキャパシタ誘電体膜24aの側面にリークパスが形成されるのを防止できる。
次に、図23(b)に示すように、ウエットエッチング又はドライエッチングにより第2ハードマスク27aを除去する。ウエットエッチングの場合は、過酸化水素、アンモニア、及び水の混合溶液がエッチング液として用いられる。
続いて、図24(a)に示す断面構造を得るまでの工程について説明する。
まず、第1ハードマスク26a(図23(b)参照)をマスクにしながら、アルゴンと塩素との混合ガスをエッチングガスとして用い、結晶性導電膜21と導電性酸素バリア膜22とをドライエッチングし、これらの膜をキャパシタQの下にのみ残す。
なお、このエッチングガスに対し第1ハードマスク26aもエッチングされるため、エッチングの終了時には第1ハードマスク26aは除去され、上部電極25aの上面が露出する。
次に、図24(b)に示すように、水素等の還元性物質からキャパシタQを保護するために、シリコン基板1の上側全面に、第1キャパシタ保護絶縁膜39としてアルミナ膜を厚さ約20nmに形成する。
そして、キャパシタQを形成する際のドライエッチング(図23(b)参照)や、スパッタ法による第1キャパシタ保護絶縁膜39の成膜時にキャパシタ誘電体膜24aが受けたダメージを回復させるため、酸素含有雰囲気中においてキャパシタ誘電体膜24aに対して回復アニールを施す。この回復アニールの条件は、炉内において基板温度を550℃〜700℃、例えば650℃とし、約60分間行われる。
その後に、第1キャパシタ保護絶縁膜39の上に、CVD法によりアルミナ膜を厚さ約20nmに形成し、このアルミナ膜を第2キャパシタ保護絶縁膜40とする。
次いで、図25(a)に示すように、TEOSガスを反応ガスとするプラズマCVDにより、第2キャパシタ保護絶縁膜40の上に第2層間絶縁膜41として酸化シリコン膜を形成する。その反応ガスには、酸素ガスとヘリウムガスも含まれる。また、第2層間絶縁膜41は、シリコン基板1の平坦面上で1500nmの厚さを有する。
なお、酸化シリコン膜に代えて、絶縁性の無機膜を第2層間絶縁膜41として形成してもよい。
その後に、CMP法により第2層間絶縁膜41の表面を研磨して平坦化する。
次に、図25(b)に示す断面構造を得るまでの工程について説明する。
まず、第2層間絶縁膜41の表面をN2Oプラズマに曝すことにより、第2層間絶縁膜41内に残留する水分を除去すると共に、第2層間絶縁膜41への水分の再吸収を防止する。
なお、この脱水処理としてN2プラズマ処理を行ってもよい。
次いで、カバー絶縁膜10、第1、第2層間絶縁膜11、41、及び第1、第2キャパシタ保護絶縁膜39、40をパターニングすることにより、第2ソース/ドレイン領域8bの上のこれらの絶縁膜に第1ホール41cを形成する。
そして、この第1ホール41c内にグルー膜とタングステン膜とを順に形成した後、第2層間絶縁膜41上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第1ホール41c内にのみ第2導電性プラグ54として残す。
その第2導電性プラグ54は、ビット線の一部を構成し、第2ソース/ドレイン領域8bと電気的に接続される。
ところで、第2導電性プラグ54は、酸化され易いタングステンを主にして構成されるため、プロセス中で酸化されるとコンタクト不良を起こし易い。
そこで、第2導電性プラグ54の酸化を防止するため、第2層間絶縁膜41と第2導電性プラグ54のそれぞれの上面に酸窒化シリコン膜を厚さ約100nmに形成し、この酸窒化シリコン膜を酸化防止絶縁膜55とする。
次に、図26(a)に示すように、第1、第2キャパシタ保護絶縁膜39、40、第2層間絶縁膜41、及び酸化防止絶縁膜55をパターニングすることにより、上部電極25aの上のこれらの膜に第2ホール41dを形成する。
この第2ホール41dを形成した後、ここまでの工程でキャパシタ誘電体膜24aが受けたダメージを回復させるため、酸素含有雰囲気中でアニールを行ってもよい。このようにアニールをしても、第2導電性プラグ54の酸化は酸化防止絶縁膜55によって防止される。
この後に、酸化防止絶縁膜55をエッチバックして除去する。
続いて、図26(b)に示すように、第2層間絶縁膜41と第2導電性プラグ54のそれぞれの上面にスパッタ法で金属積層膜を形成し、この金属積層膜をパターニングして金属配線57aとビット線用の導電性パッド57bとを形成する。
その金属積層膜は、例えば、厚さ60nmのチタン膜、厚さ30nmの窒化チタン膜、厚さ400nmの銅含有アルミニウム膜、厚さ5nmのチタン膜、及び厚さ70nmの窒化チタン膜をこの順に形成してなる。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
上記した本実施形態では、第1実施形態の第3導電性プラグ36aや下地絶縁膜15を形成しないので、第1実施形態と比較して工程の簡略化が図られる。
更に、第2ソース/ドレイン領域8b上でビット線の一部を構成する第2導電性プラグ54が一段しかないので、二段の導電性プラグ32b、47bを形成する第1実施形態よりも簡単な構造となる。
しかも、第1実施形態と同様に、下部電極23aの層構造として、プラチナよりなる下側導電層23bとイリジウムよりなる上側導電層23cとの二層構造を採用し、下部電極23aにおいてイリジウムが占める割合を低減する。これにより、一括エッチングによりキャパシタQを形成する工程(図23(a))において、下部電極23aの側面からエッチング雰囲気に飛散するイリジウム粒を低減でき、そのイリジウム粒によってリークパスが形成されるのを防ぐことができる。
(6)第5実施形態
図27〜図34は、本実施形態に係る半導体装置の製造途中の断面図であり、図35〜図38はその平面図である。
本実施形態では、プレーナ型のFeRAMについて説明する。
まず、図27に示す断面構造を得るまでの工程を説明する。n型又はp型のシリコン基板61表面に、LOCOS(Local Oxidation of Silicon)法により素子分離絶縁膜26を形成する。素子分離絶縁膜62としてSTI(Shallow Trench Isolation)を採用してもよい。そのような素子分離絶縁膜62を形成した後に、シリコン基板61のメモリセル領域における所定の活性領域にpウェル63を形成する。
その後、シリコン基板61の活性領域表面を熱酸化してシリコン酸化膜を形成してこれをゲート絶縁膜64として用いる。次に、シリコン基板61の上側全面に多結晶シリコン又は高融点金属シリサイドからなる導電膜を形成する。その後に、導電膜をフォトリソグラフィーにより所定の形状にパターニングして、ゲート電極65a,65bを形成する。メモリセル領域における1つのpウェル63上には2つのゲート電極65a,65bがほぼ平行に配置される。それらのゲート電極65a,65bはワード線の一部を構成する。
続いて、ゲート電極65a,65bの両側のpウェル63内にn型不純物をイオン注入して、nチャネルMOSトランジスタのソース/ドレインとなるn型不純物拡散領域66a,66bを形成する。さらに、シリコン基板61の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極65a,65bの両側部分に絶縁性サイドウォール67として残す。その絶縁膜は、例えばCVD法で形成された酸化シリコンである。
さらに、ゲート電極65a,65bと絶縁性サイドウォール67をマスクに使用して、ウェル63内に再びn型不純物イオンを注入することによりn型不拡散領域66a,66bをLDD(Lightly Doped Drain)構造にする。なお、1つのpウェル63において、2つのゲート電極65aの間に挟まれるn型不純物拡散領域66bは後述するビット線に電気的に接続され、また、pウェル63の両側の2つの不純物拡散領域66aは後述するキャパシタ上部電極に電気的に接続される。
以上のように、メモリセル領域のpウェル63では、ゲート電極65a,65bとn型不純物拡散領域66a,66b等によって2つのn型MOSトランジスタTR1、TR2が構成され、図35(a)に示すようなメモリセルの平面構成となる。但し、平面図においては絶縁性サイドウォール67は省略されている。次に、全面に高融点金属膜を形成した後に、この高融点金属膜を加熱してp型不純物拡散領域66a,66bの表面にそれぞれ高融点金属シリサイド層68a,68bを形成する。その後、ウエットエッチングにより未反応の高融点金属膜を除去する。
さらに、プラズマCVD法により、シリコン基板61の全面にカバー絶縁膜69として酸窒化シリコン膜を約200nmの厚さに形成する。さらに、TSOSガスを用いるプラズマCVD法により、第1層間絶縁膜70として酸化シリコン膜をカバー絶縁膜69上に約1.0μmの厚さに成長する。続いて、第1層間絶縁膜70をCMP法により研磨してその上面を平坦化する。
次に、図28(a)に示す断面構造を得るまでの工程について説明する。
まず、第1層間絶縁膜70の上にスパッタ法でプラチナ膜を厚さ約100nmに形成し、そのプラチナ膜を第1導電膜の下側導電層71bとする。
更に、この下側導電層71bの上に、第2導電層71cとしてイリジウム膜をスパッタ法で約75nmの厚さに形成する。
そして、このように形成された下側導電層71bと上側導電層71cにより、図示のように第1導電膜71が構成される。
なお、第1導電膜71と第1層間絶縁膜70との密着性を高めるために、これらの膜の間に密着層としてチタン膜、アルミナ膜、窒化アルミニウム膜、窒化チタンアルミニウム膜、酸化タンタル膜、酸化チタン膜、及び酸化ジルコニウム膜のいずれかを密着膜として形成してもよい。
次に、図28(b)に示すように、MOCVD法により、PZT膜を第1導電膜71の上に100〜300nmの厚さに形成し、これを強誘電体膜72とする。
強誘電膜72の形成方法としては、上記したMOCVD法の他にスピンオン法、ゾル−ゲル法、MOD(Metal Organic Deposition) 法、MOCVD法がある。また、強誘電体膜72の材料としてはPZTの他に、PLZTやビスマス層状化合物などがある。
そのような強誘電体膜72を形成した後に、その上に第2導電膜73として酸化イリジウム膜をスパッタ法により150〜250nmの厚さに形成する。
なお、キャパシタの電気特性を向上させるために、第1実施形態のように導電性酸化金属膜と導電性向上膜との積層膜を第2導電膜73としてもよい。
この第2導電膜73を形成した状態のメモリセルは図35(b)に示す平面構成となっている。
続いて、図29(a)に示すように、第2導電膜73上にレジストを塗布し、これを露光、現像することにより、上部電極形状の第1レジストパターン74を形成する。
次に、図29(b)及び図35(c)に示すように、第1レジストパターン74をマスクに使用して第2導電膜73をエッチングし、これにより残った第2導電膜73をキャパシタの上部電極73aとする。
続いて、図30(a)に示すように、第1レジストパターン74を除去してキャパシタ上部電極73aを露出させる。この後に、温度650℃、60分間の条件で、キャパシタ上部電極73aを透過させて強誘電体膜72を酸素雰囲気中でアニールする。このアニールは、スパッタ及びエッチングの際に強誘電体膜72に入ったダメージを回復させるために行われる。
次に、上部電極73a及び強誘電体膜72の上にレジストを塗布し、これを露光、現像することにより、図30(b)及び図36(a)に示すように、第2レジストパターン75を形成する。第2レジストパターン75は、ゲート電極65a,65bの延在方向にならんだ複数の上部電極73aの上を通るストライプ形状を有し且つ上部電極73aの幅と同等の幅を有する。
その後、図31(a)及び図36(b)に示すように、第2レジストパターン75をマスクに使用して強誘電体膜72をエッチングする。この際、第2レジストパターン75を適度に後退させるエッチング条件に設定することにより、副生成物のキャパシタ側壁への付着を防ぐようにする。レジスト後退量の制御は、プロセスガス中にレジストとの反応性のあるガス、例えば塩素ガス等を添加したり、圧力、バイアスパワーを調整したりすることで行う。
強誘電体膜72のエッチング中に、第2レジストパターン75が後退して上部電極73aの両側の縁部周辺が露出してその両側近傍の上部がエッチングされるが、露出した部分は強誘電体膜72のマスクとして機能し、強誘電体膜72のエッチングの終了時点で上部電極73aの両側もマスク性に充分に見合った厚さに残留する。
このように上部電極73aをマスクの一部として使用してストライプ状にパターニングされた強誘電体膜72はキャパシタ誘電体膜72aとされる。そして、第2レジストパターン75を除去した後に、温度650℃、60分間でキャパシタ誘電体膜72aを酸素雰囲気中でアニールする。第2レジストパターン75を除去した後の平面状態は、図36(c)に示すようになる。
次に、図31(b)及び図37(a)に示すように、上部電極73a、キャパシタ誘電体膜72a、及び第1導電膜71の上に、キャパシタ保護絶縁膜77としてアルミナ膜をスパッタリング法により50nmの厚さに常温で形成する。このキャパシタ保護絶縁膜77は、還元され易いキャパシタ誘電体膜72aを水素から保護するために形成される。キャパシタ保護絶縁膜77として、PZT膜、PLZT膜、又は酸化チタン膜を形成してもよい。なお、キャパシタ保護絶縁膜77は図37(a)では省略されている。
その後に、酸素雰囲気中で、700℃、60秒間、昇温速度125℃/secの条件で、キャパシタ保護絶縁膜77の下のキャパシタ誘電体膜72aを急速熱処理してその膜質を改善する。次に、キャパシタ保護絶縁膜77の上にレジストを塗布し、これを露光、現像することにより、キャパシタ誘電体膜72aよりも長いストライプ形状を有し且つ上部電極73aの幅と同等の幅を有する第3レジストパターン76をキャパシタ誘電体膜72aの上に沿って形成する。
その後に、図32(a)及び図37(b)に示すように、第3レジストパターン76をマスクに使用して第1導電膜71及びキャパシタ保護絶縁膜77をドライエッチングし、これにより第3レジストパターン76の下に残ったストライプ状の第1導電膜71を下部電極71aとして使用する。プレーナ型のFeRAMでは、下部電極71aはプレート線とも呼ばれる。
そのドライエッチングでは、塩素ガスとアルゴンガスとの混合ガスがエッチングガスとして使用される。そして、プラズマ化したエッチングガスによるダメージによって第3レジストパターン76の側面が適度に後退する。
これにより、第1導電膜71とキャパシタ保護絶縁膜77のエッチング中に、上部電極73aの両側寄りの上部が露出してエッチングされるが、露出した部分はマスクとして機能し、第1導電膜71のエッチングが終了時点でマスク性に充分に見合った厚さ、例えば20nmの厚さで上部電極73aが残留する。
ここで、第1導電膜71のエッチング中に、第1導電膜71を構成するイリジウムよりなる上側導電層71cからエッチング雰囲気中にイリジウム粒が飛散する。但し、本実施形態では、第1〜第4実施形態と同様に、下部電極71aを下側導電層71bと上側導電層71cとの二層構造にすることで、下部電極71aにおいてイリジウムが占める割合を減らしたので、下部電極71aの全てをイリジウムで構成する場合と比較して、上記のイリジウム粒の飛散量を低減することができる。その結果、キャパシタ誘電体膜72aの側面に再付着したイリジウム粒に起因して下部電極71aと上部電極73aとの間にリークパスが発生するのを抑制できる。
この工程を終了後の平面構成を示すと図37(b)のようになり、ストライプ状の1つのキャパシタ誘電体膜72aの上には複数の上部電極73aが形成され、また、キャパシタ誘電体膜72aの下の下部電極71aはキャパシタ誘電体膜72aよりも長くなっている。これにより、第1の層間絶縁膜70上には、下部電極71a、キャパシタ誘電体膜72a、キャパシタ上部電極73aからなるキャパシタQがキャパシタ上部電極73aの数だけ形成されることになる。
そして、第3レジストパターン76を除去した後に、酸素雰囲気中で温度650℃、60分間の条件で、キャパシタ誘電体膜72aをアニールしてダメージから回復させる。
次に、図32(b)に示すように、キャパシタQ及び第1層間絶縁膜70の上に、第2層間絶縁膜78として膜厚1200nmの酸化シリコン膜をCVD法により形成した後に、第2層間絶縁膜78の表面をCMP法により平坦化する。第2層間絶縁膜78の成長に際しては、反応ガスとしてシランを用いてもよいし、TEOSガスを用いて行ってもよい。第2層間絶縁膜78の表面の平坦化は、キャパシタ上部電極73aの上面から200nmの厚さとなるまで行われる。
次に、図33(a)及び図37(c)に示す構造を形成するまでの工程について説明する。まず、第1、第2層間絶縁膜70、78、及びカバー絶縁膜69をパターニングして、n型不純物拡散層6a,6b、及び下部電極71aの上にそれぞれコンタクトホール78a,78b,78cを形成する。第1、第2層間絶縁膜70、78とカバー絶縁膜69のエッチングガスとして、CF系ガス、例えばCF4にArを加えた混合ガスを用いる。なお、下部電極71aの上に形成されるコンタクトホール78cは、断面図では示さずに図37(c)において形成位置で示されている。
次に、第2層間絶縁膜75上面とコンタクトホール78a,78b,78c内面に、スパッタ法によりチタン膜を20nm、窒化チタン膜を50nmの厚さに形成し、これらの膜をグルー膜とする。さらに、CVD法によりこのグルー膜の上にタングステン膜を形成し、これにより各コンタクトホール78a,78b,78cを完全に埋め込む。
更に、第2層間絶縁膜75上のタングステン膜とグルー膜とをCMP法により除去し、各コンタクトホール78a,78b,78c内にのみ残す。これにより、コンタクトホール78a,78b,78c内のタングステン膜とグルー膜とを導電性プラグ79a,79bとして使用する。なお、メモリセル領域の1つのpウェル73において、2つのゲート電極75a,75bに挟まれる中央のn型不純物拡散領域76b上の第1導電性プラグ79bは後述するビット線に電気的に接続され、さらに、その両側方の2つの第2導電性導電性プラグ78aは、後述する配線を介して上部電極73aに接続される。
図38は、この工程を終了した後の平面図である。
図38に示されるように、この工程では、下部電極71aのうちキャパシタ誘電体膜72aの先端からからはみ出た領域(コンタクト領域CR)に形成されたコンタクトホール78cに、下部電極71aと電気的に接続された第3導電性プラグ79cが形成される。
その後に、真空チャンバ内で390℃の温度で第2層間絶縁膜78を加熱して水を外部に放出させる。
次に、図33(b)に示す断面構造を得るまでの工程を説明する。
まず、第2層間絶縁膜78と導電性プラグ79a,79bの上に、酸化防止絶縁膜80として酸窒化シリコン膜をプラズマCVD法により例えば100nmの厚さに形成する。この酸窒化シリコン膜は、シランとN2Oとの混合ガスを用いて形成される。
続いて、フォトリソグラフィーによりキャパシタ保護絶縁膜77、第2層間絶縁膜78及び酸化防止膜80をパターニングして、上部電極73a上にホール80aを形成する。この後に、550℃、60分間の条件で、キャパシタ誘電体膜72aを酸素雰囲気中でアニールして、キャパシタ誘電体膜72aの膜質を改善する。この場合、導電性プラグ79a,79bは酸化防止絶縁膜80によって酸化が防止される。
次に、図34に示す構造を形成するまでの工程を説明する。まず、CF系のガスを用いて酸化防止絶縁膜80をドライエッチングして除去する。続いて、RFエッチング法により導電性プラグ79a,79bと上部電極73aの各表面を約10nmエッチングして清浄面を露出させる。その後に、第2層間絶縁膜78、導電性プラグ79a,79b、ホール80aの上に、アルミニウムを含む4層構造の導電膜をスパッタ法により形成する。その導電膜は、下から順に、膜厚50nmの窒化チタン膜、膜厚500nmの銅含有アルミニウム膜、膜厚5nmのチタン膜、膜厚100nmの窒化チタン膜である。
そして、その多層構造の導電膜をフォトリソグラフィーによりパターニングして、pウェル63中央の導電性プラグ79bの上にビアコンタクトパッド81bを形成するとともに、その両側方の導電性プラグ79aの上面から上部電極73aの上面を結ぶ形状の金属配線81aを形成する。これにより、上部電極73aは、金属配線81a、導電性プラグ79a及び高融点金属シリサイド層68aを介してpウェル63の両側寄りのn型不純物拡散領域66aに接続される。なお、下部電極71a上のコンタクトホール78c(図37(c)参照)に形成された導電性プラグ(不図示)の上にも図示しない別の配線が形成される。
続いて、TEOSガスを用いたプラズマCVD法により酸化シリコン膜を第3層間絶縁膜82として2300nmの厚さに形成し、第3層間絶縁膜82により第2層間絶縁膜78、金属配線81a、コンタクトパッド81b等を覆う。これに続いて、第3層間絶縁膜82の表面をCMP法により平坦化する。さらに、TEOSガスを用いるプラズマCVD法により酸化シリコンよりなる保護絶縁膜83を第3層間絶縁膜82の上に形成する。そして、第3層間絶縁膜82と保護絶縁膜83をパターニングして、メモリセル領域のpウェル63の中央の上方にあるコンタクトパッド81bの上にホール82aを形成する。
次に、保護絶縁膜83の上面とホール82aの内面の上に、膜厚90nm〜150nmの窒化チタンよりなるグルー膜84をスパッタ法により形成し、その後、ホール82aを埋め込むようにタングステン膜85をCVD法により形成する。次に、このタングステン膜85をエッチバックしてホール82aの中にのみ残し、ホール82a内に残されたタングステン膜85を二層目の導電性プラグとして使用する。
その後に、密着層83、タングステン膜85の上に金属膜をスパッタ法により形成する。続いて、金属膜をフォトリソグラフィーによりパターニングして、二層目の導電性プラグ、コンタクトパッド81b、一層目の導電性プラグ80b、及び高融点金属シリサイド層88bを介してn型不純物拡散領域66bに電気的に接続されるビット線86を形成する。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
本実施形態では、強誘電体膜72又は第1導電膜71のエッチングの最中に第2又は第3のレジストパターン76,77が側方から後退することにより、上部電極73aの両側の肩の部分が露出して一部エッチングされるが、露出した部分は強誘電体膜72や第1導電膜71のエッチングマスクとして機能するので、強誘電体膜72や第1導電膜71のパターニングを良好に遂行させる。これにより、上部電極73aの側面とキャパシタ誘電体膜72aの側面、下部電極71aの側面がほぼ同一面となる。
そして、第1導電膜71の層構造として、プラチナよりなる下部導電層71bとイリジウムよりなる上部導電層71cとの二層構造を採用したので、下部第1導電膜71においてイリジウムが占める割合が低減される。その結果、エッチングにより下部電極71aを形成する工程(図32(a))において、下部電極71aの側面からエッチング雰囲気中に飛散するイリジウム粒が低減される。これにより、キャパシタ誘電体膜72aの側面にイリジウム粒によってリークパスが形成されるのを防ぐことができ、キャパシタQのリーク電流を低減することが可能となる。
以下に、本発明の特徴を付記する。
(付記1) 半導体基板の上方に形成された第1層間絶縁膜と、
前記第1層間絶縁膜の上に形成された下部電極と、
前記下部電極の上に形成された強誘電体材料よりなるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜の上に形成された上部電極とを有し、
前記下部電極が、イリジウム以外の貴金属で構成される下側導電層と、該下側導電層の上に形成され、該下側導電層とは異なる材料であって且つプラチナ以外の導電性材料で構成される上側導電層とを有することを特徴とする半導体装置。
(付記2) 前記下側導電層を構成する前記貴金属は、プラチナ、ロジウム、及びパラジウムのいずれかであることを特徴とする付記1に記載の半導体装置。
(付記3) 前記上側導電層を構成する前記導電性材料は、イリジウム、ルテニウム、酸化イリジウム、酸化ルテニウム、及びSrRuO3のいずれかであることを特徴とする付記1に記載の半導体装置の製造方法。
(付記4) 前記下側導電層は、前記上側導電層よりも厚いことを特徴とする付記1に記載の半導体装置の製造方法。
(付記5) 前記半導体基板に形成された第1不純物拡散領域を更に有し、
前記第1不純物拡散領域上の前記第1層間絶縁膜に第1ホールが形成され、
前記第1ホール内に前記第1不純物拡散領域と電気的に接続された第1導電性プラグが形成されて、
前記第1導電性プラグの上方に、該第1導電性プラグと電気的に接続されるように前記下部電極が形成されたことを特徴とする付記1に記載の半導体装置。
(付記6) 前記第1層間絶縁膜の上に形成され、前記第1導電性プラグの上に第2ホールが形成された下地絶縁膜と、
前記第2ホール内に形成され、前記第1導電性プラグと電気的に接続された第2導電性プラグと、
前記第2導電性プラグ上とその周囲の前記下地絶縁膜上とに形成された平坦化用導電膜とを更に有し、
前記平坦化用導電膜の上に前記下部電極が形成されたことを特徴とする付記5に記載の半導体装置。
(付記7) 前記半導体基板に形成された第2不純物拡散領域と、
前記第2不純物拡散領域の上の前記第1層間絶縁膜が備える第3ホールに形成され、該第2不純物拡散領域と電気的に接続された第3導電性プラグと、
前記キャパシタを覆う第2層間絶縁膜と、
前記第3導電性プラグの上の前記第2層間絶縁膜が備える第4ホールに形成され、前記第3導電性プラグと電気的に接続された第4導電性プラグとを更に有することを特徴とする付記5に記載の半導体装置。
(付記8) 半導体基板の上方に第1層間絶縁膜を形成する工程と、
前記第1層絶縁膜の上に第1導電膜を形成する工程と、
前記第1導電膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に第2導電膜を形成する工程と、
前記第2導電膜をパターニングしてキャパシタの上部電極にする工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜にする工程と、
前記第1導電膜をパターニングして前記キャパシタの下部電極にする工程とを有し、
前記第1導電膜を形成する工程が、前記第1層間絶縁膜の上にイリジウム以外の貴金属で構成される下側導電層を形成する工程と、該下側導電層の上に、該下側導電層とは異なる材料であって且つプラチナ以外の導電性材料で構成される上側導電層を形成する工程とを有することを特徴とする半導体装置の製造方法。
(付記9) 前記下側導電層を形成する工程において、該下側導電層を前記上側導電層よりも厚く形成することを特徴とする付記8に記載の半導体装置の製造方法。
(付記10) 前記下側導電層を形成する工程において、該下側導電層としてプラチナ膜をスパッタ法で250℃以上450℃以下の基板温度で形成し、
前記上側導電層を形成する工程において、該上側導電層としてイリジウム膜をスパッタ法で400℃以上550℃以下の基板温度で形成することを特徴とする付記8に記載の半導体装置の製造方法。
(付記11) 前記上側導電層を形成した後に、前記第1導電膜に対して不活性ガスの雰囲気中でアニールを行うことを特徴とする付記8に記載の半導体装置の製造方法。
(付記12) 前記下側導電層を構成する前記貴金属として、プラチナ、ロジウム、及びパラジウムのいずれかを採用することを特徴とする付記8に記載の半導体装置の製造方法。
(付記13) 前記上側導電層を構成する前記導電性材料として、イリジウム、ルテニウム、酸化イリジウム、酸化ルテニウム、及びSrRuO3のいずれかを採用することを特徴とする付記8に記載の半導体装置の製造方法。
(付記14) 前記半導体基板に第1不純物拡散領域と第2不純物拡散領域とを形成する工程と、
前記第1不純物拡散領域上の前記第1層間絶縁膜に第1ホールを形成する工程と、
前記第1ホール内に第1導電性プラグを形成する工程とを更に有し、
前記下部電極を形成する工程において、前記第1導電性プラグの上方に該下部電極を形成し、該下部電極と前記第1導電性プラグとを電気的に接続することを特徴とする付記8に記載の半導体装置の製造方法。
(付記15) 前記第1層間絶縁膜と前記第1導電性プラグの上に下地絶縁膜を形成する工程と、
前記第1導電性プラグの上の前記下地絶縁膜に第2ホールを形成する工程と、
前記第2ホールに、前記第1導電性プラグと電気的に接続された第2導電性プラグを形成する工程と、
前記下地絶縁膜と前記第2導電性プラグのそれぞれの上に結晶性導電膜を形成する工程と、
前記結晶性導電膜の上に導電性酸素バリア膜を形成する工程とを更に有し、
前記第1導電膜を形成する工程において、前記導電性酸素バリア膜の上に該第1導電膜を形成することを特徴とする付記14に記載の半導体装置の製造方法。
(付記16) 前記第2導電性プラグを形成した後に、該第2導電性プラグと前記下地絶縁膜のそれぞれの上に平坦化用導電膜を形成する工程と、
前記平坦化用導電膜を平坦化する工程とを更に有し、
前記結晶性導電膜を形成する工程において、前記平坦化用導電膜の上に該結晶性導電膜を形成することを特徴とする付記15に記載の半導体装置の製造方法。
(付記17) 前記第2不純物拡散領域上の前記第1層間絶縁膜に第3ホールを形成する工程と、
前記第3ホール内に第3導電性プラグを形成する工程と、
前記下地絶縁膜を形成する前に、前記第1層間絶縁膜、前記第1導電性プラグ、及び前記第3導電性プラグの上に、前記第2ホールが形成される酸化防止絶縁膜を形成する工程と、
前記キャパシタを形成した後に、該キャパシタを覆う第2層間絶縁膜を形成する工程と、
前記第3ホールの上の前記酸化防止絶縁膜、前記下地絶縁膜、及び前記第2層間絶縁膜に第4ホールを形成する工程と、
前記第4ホールに、前記第3導電性プラグと電気的に接続された第4導電性プラグを形成する工程とを更に有することを特徴とする付記15に記載の半導体装置の製造方法。
(付記18) 前記キャパシタ誘電体膜を形成する工程と前記下部電極を形成する工程は、前記強誘電体膜と前記第1導電膜とを同じマスクを用いてエッチングすることにより、前記マスクで覆われていない領域にエッチングされずに残った前記強誘電体膜と前記第1導電膜とをそれぞれ前記キャパシタ誘電体膜及び前記下部電極にして行われることを特徴とする付記8に記載の半導体装置の製造方法。
(付記19) 前記第1導電膜をパターニングする工程において、前記下部電極のコンタクト領域が前記キャパシタ誘電体膜からはみ出るように前記第1導電膜をパターニングし、
前記キャパシタを覆う第2層間絶縁膜を形成する工程と、
前記コンタクト領域の上の前記第2層間絶縁膜に第1ホールを形成する工程と、
前記上部電極の上の前記第2層間絶縁膜に第2ホールを形成する工程と、
前記第1ホールに、前記下部電極と電気的に接続された導電性プラグを形成する工程と、
前記第2ホールに、前記上部電極と電気的に接続された金属配線を形成する工程とを更に有することを特徴とする付記8に記載の半導体装置の製造方法。
(付記20) 前記第1導電膜をパターニングする工程は、前記上部電極の上にレジストパターンを形成する工程と、前記レジストパターンから露出する領域の前記第1導電膜をエッチングする工程とを有することを特徴とする付記19に記載の半導体装置の製造方法。
1、61…シリコン基板、2、62…素子分離絶縁膜、3、63…pウェル、4、64…ゲート絶縁膜、5、65a、65b…ゲート電極、6a、6b…第1、第2ソース/ドレインエクステンション、7、67…絶縁性サイドウォール、8a、8b…第1、第2ソース/ドレイン領域、10、69…カバー絶縁膜、11、70…第1層間絶縁膜、14…酸化防止絶縁膜、15…下地絶縁膜、21…結晶性導電膜、22…導電性酸素バリア膜、23…第1導電膜、23a…下部電極、23b、71b…下側導電層、23c、71c…上側導電層、24、72…強誘電体膜、24a、72a…キャパシタ誘電体膜、24b…第1強誘電体膜、24c…第2強誘電体膜、25、73…第2導電膜、25a、73a…上部電極、25b…導電性酸化金属膜、25c…導電性向上膜、25d…第1導電性酸化金属膜、25e…第2導電性酸化金属膜、26…第1マスク材料層、26a…第1ハードマスク、27…第2マスク材料層、27a…第2ハードマスク、32a、32b…第1、第2導電性プラグ、35…グルー膜、36…プラグ用導電膜、36a…第3導電性プラグ、39…第1キャパシタ保護絶縁膜、40…第2キャパシタ保護絶縁膜、41、78…第2層間絶縁膜、42…第3キャパシタ保護絶縁膜、43…キャップ絶縁膜、47a、47b…第4、第5導電性プラグ、49a、57a…金属配線、49b、57b…導電性パッド、50…平坦化用導電膜、51…導電性密着膜、54…第2導電性プラグ、55…酸化防止絶縁膜、66a、66b…n型不純物拡散領域、66a、66b…高融点金属シリサイド層、74〜76…第1〜第3レジストパターン、77…キャパシタ保護絶縁膜、78a〜78c…コンタクトホール、79a〜79c…導電性プラグ、80a、82a…ホール、80…酸化防止絶縁膜、82…第3層間絶縁膜、83…保護絶縁膜、84…グルー膜、85…タングステン膜、86…ビット線。