KR20140008965A - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 금속 배선 및 제 1 층간절연막을 형성하는 단계와, 상기 금속 배선이 노출되도록 상기 제 1 층간절연막을 식각하여 레저부아 캐패시터 영역을 형성하는 단계와, 상기 레저부아 캐패시터 영역 상부에 배리어 금속층을 형성하는 단계와, 상기 레저부아 캐패시터 영역의 저부의 상기 배리어 금속층 상부에 희생절연막을 형성하는 단계와, 프리 클리닝(pre cleaning) 공정을 수행하여 상기 레저부아 캐패시터 영역의 측벽의 배리어 금속층을 제거하는 단계 및 상기 희생절연막을 제거하는 단계를 포함하여, 레저부아 캐패시터 형성 과정의 프리 클리닝 시에 레저부아 캐패시터 영역의 하부의 금속 배선의 손실을 방지할 수 있으며 레저부아 캐패시터 영역의 쇼트를 방지하여 반도체 소자의 특성을 향상시킬 수 있다.

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}
본 발명은 반도체 소자의 형성 방벙에 관한 것으로, 보다 자세하게는 레저부아 캐패시터의 형성 방법에 관한 것이다.
반도체 기억 장치는 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서, 반도체 기억 장치는 크게 DRAM과 SRAM으로 나뉜다. 여기서, 디램(DRAM, Dynamic Random Access Memory)은 기억된 정보를 읽어내기도 하고 다른 정보를 기억시킬 수 있는 메모리 장치로서, 정보를 읽고 쓰는 것이 가능하나 전원이 공급되고 있는 동안의 일정 기간 내에 주기적으로 정보를 다시 써넣지 않으면 기억된 내용이 없어지는 메모리이다. 이처럼 디램은 리프레쉬를 계속해주어야 하지만 메모리 셀(Memory cell) 당 가격이 싸고 집적도를 높일 수 있기 때문에 대용량 메모리로서 널리 이용되고 있다.
일반적으로 하나의 기억소자, 즉 메모리 셀은 트랜지스터와 캐패시터로 구성되어 있다. 여기서, 캐패시터는 두 개의 전극 사이에 유전체막(Dielectric)이 개재된 구조를 가진다. 캐패시터의 정전용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들 간의 간격, 즉 유전체막의 두께에 반비례한다. 지금까지 정전용량이 높은 캐패시터를 제조하기 위하여 유전율이 큰 유전체막을 사용하는 방법, 유전체막의 두께를 줄이는 방법, 하부 전극 표면적을 확대시키는 방법, 또는 전극들 간의 거리를 축소시키는 방법 등이 제안되었다.
하지만, 반도체 메모리 소자의 집적도의 증가로 소자 크기가 점차 감소함에 따라, 하부 전극 표면적의 감소 등으로 인한 충분한 정전용량을 확보할 수 있는 캐패시터를 제조하는 것이 더욱 어려워지고 있다. 또한, 캐패시터의 정전용량을 증가시키기 위해 캐패시터의 전극 표면적을 증가시키지 않고 유전율만을 증가시키는 것은 한계가 있다. 이에, 하부 전극의 구조를 개선하는 연구가 지속적으로 이루어지고 있으며, 그 결과, 전극 표면적을 증가시키기 위해 3차원 구조를 가지는 콘케이브형(Concave Type) 또는 실린더형(Cylinder Type) 캐패시터가 개발되었다.
이러한 셀 영역의 캐패시터 뿐만 아니라 페리 영역을 포함한 다른 영역에도 반도체 소자를 동작시키기 위한 여러 전원이 필요하다. 상기 전원들이 공급될 때에는 필연적으로 노이즈(Noise)를 동반하게 되는데, 이러한 노이즈를 제거하기 위하여 레저부아(Reservoir) 캐패시터를 이용하고 있다. 레저부아 캐패시터는 셀 영역의 트랜지스터 형성 시, 주변회로 영역을 포함한 다른 영역에 동시에 형성하고, 가능한 반도체 소자 내 여러 영역에 많이 형성되도록 한다. 통상적으로, 레저부아 캐패시터는 게이트와 소스/드레인으로 구성되는 모스(MOS)형 캐패시터를 이용하고 있다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(10) 상부에 금속 배선(12)을 형성한 후, 금속 배선(12) 상부에 층간절연막(14)을 형성한다. 이때, 금속 배선(12)은 텅스텐을 포함할 수 있다.
이어서, 금속 배선(12)이 노출되도록 층간절연막(14)을 식각하여 레저부아 캐패시터 영역(16)을 형성한 후, 레저부아 캐패시터 영역(16)을 포함하는 층간절연막(14) 상부에 배리어 금속층(미도시)을 형성한다. 그 다음, 프리 클리닝 공정을 수행하여 층간절연막(14) 측벽의 배리어 금속층(미도시)을 제거하여야 하는데, 이 과정에서 레저부아 캐패시터 영역의 하부의 배리어 금속층이 동시에 제거되면서 금속 배선(12)이 손실되거나 ,'A'와 같이 레저부아 캐패시터 영역의 하부가 쇼트되는 문제가 있다.
본 발명은 레저부아 캐패시터 형성 과정에서 프리 클리닝 시 레저부아 캐패시터 하부의 배리어 금속층이 제거되어 레저부아 캐패시터 영역 하부의 금속 배선이 손실되거나 쇼트되어 반도체 소자를 열화시키는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 금속 배선 및 제 1 층간절연막을 형성하는 단계와, 상기 금속 배선이 노출되도록 상기 제 1 층간절연막을 식각하여 레저부아 캐패시터 영역을 형성하는 단계와, 상기 레저부아 캐패시터 영역 상부에 배리어 금속층을 형성하는 단계와, 상기 레저부아 캐패시터 영역의 저부의 상기 배리어 금속층 상부에 희생절연막을 형성하는 단계와, 프리 클리닝(pre cleaning) 공정을 수행하여 상기 레저부아 캐패시터 영역의 측벽의 배리어 금속층을 제거하는 단계 및 상기 희생절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 층간절연막을 형성하는 단계 이후 상기 제 1 층간절연막 상부에 캐패시터 지지용 절연막 및 제 2 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 층간절연막은 TEOS(Tetra ethly ortho silicate) 및 PSG(Phospho silicate glass)으로 형성되는 것을 특징으로 한다.
그리고, 상기 배리어 금속층은 티타늄으로 형성되는 것을 특징으로 한다.
그리고, 상기 희생절연막은 SOC(spin on carbon)로 형성되는 것을 특징으로 한다.
그리고, 상기 레저부아 캐패시터 영역의 저부의 상기 배리어 금속층 상부에 희생절연막을 형성하는 단계는 상기 배리어 금속층 상부에 희생절연막을 형성한 후 에치백 공정을 수행하는 것을 특징으로 한다.
그리고, 상기 에치백 공정을 수행하는 단계는 상기 금속 배선보다 높은 높이를 갖도록 에치백되는 것을 특징으로 한다.
그리고, 상기 프리 클리닝(pre cleaning) 공정을 수행하여 상기 레저부아 캐패시터 영역의 측벽의 배리어 금속층을 제거하는 단계는 상기 희생절연막에 의해 상기 레저부아 캐패시터 영역의 저부의 배리어 금속층은 제거되지 않는 것을 특징으로 한다.
그리고, 상기 프리 클리닝 공정은 NH4OH:H2O2:DI=1:4:20의 조성비를 갖는 용액으로 수행되는 것을 특징으로 한다.
그리고, 상기 희생절연막을 제거하는 단계는 스트립 공정을 수행하는 것을 특징으로 한다.
그리고, 상기 희생절연막을 제거하는 단계 이후 상기 배리어 금속층 및 상기 제 1 층간절연막 상부에 하부전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 하부전극은 TiN으로 형성되는 것을 특징으로 한다.
본 발명은 레저부아 캐패시터 형성 과정의 프리 클리닝 시에 레저부아 캐패시터 영역의 하부의 금속 배선의 손실을 방지할 수 있으며 레저부아 캐패시터 영역의 쇼트를 방지하여 반도체 소자의 특성을 향상시킬 수 있다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다. 도시하지는 않았지만 본 발명에 따른 반도체 소자는 주변회로 영역에 형성하는 것이 바람직하다.
도 2a에 도시된 바와 같이, 반도체 기판(100) 상에 금속 배선(102)을 형성한 후, 금속 배선(102) 상부에 제 1 층간절연막(104)을 형성한다. 이어서, 제 1 층간절연막(104) 상부에 캐패시터 지지용 절연막(106) 및 제 2 층간절연막(108)을 형성한다. 이때, 제 1 층간절연막(104)은 TEOS(Tetra ethly ortho silicate) 및 PSG(Phospho silicate glass)를 포함하는 것이 바람직하다. 그리고, 캐패시터 지지용 절연막(106)은 NFC(nitride floating capacitor)를 포함할 수 있다.
이어서, 금속배선(102)이 노출되도록 제 2 층간절연막(108), 캐패시터 지지용 절연막(106) 및 제 1 층간절연막(104)을 식각하여 레저부아 캐패시터 영역(110)을 형성하고, 레저부아 캐패시터 영역(110) 상부에 배리어 금속층(112)을 형성한다. 이때, 배리어 금속층(112)은 티타늄을 포함하는 것이 바람직하다.
도 2b에 도시된 바와 같이, 배리어 금속층(112) 상부에 희생절연막(114)을 형성한 후, 희생절연막(114)에 에치백 공정을 수행하여 레저부아 캐패시터 영역(110) 저부에 희생절연막(114)이 남도록 한다. 이때, 희생절연막(114)은 SOC(spin on carbon)을 포함하는 것이 바람직하며, 금속 배선(102)보다 높은 높이를 갖도록 에치백되는 것이 바람직하다.
도 2c에 도시된 바와 같이, 프리 클리닝(pre cleaning) 공정을 수행하여 레저부아 캐패시터 영역(110) 측벽의 배리어 금속층(112)을 제거한다. 이 과정에서 희생절연막(114)에 의해 레저부아 캐패시터 영역(110)의 저부의 배리어 금속층(112)은 제거되지 않고 남아있게 된다. 여기서, 프리 클리닝 공정은 NH4OH:H2O2:DI=1:4:20의 조성비를 갖는 용액으로 수행되는 것을 특징으로 한다.
도 2d에 도시된 바와 같이, 희생절연막(114)을 제거한다. 이때, 희생절연막(114)은 스트립 공정으로 제거되는 것이 바람직하다.
도 2e에 도시된 바와 같이, 배리어 금속층(112) 및 제 1 층간절연막(104), 캐패시터 지지용 절연막(106), 제 2 층간절연막(108) 상부에 하부전극(114)을 형성한다. 이때, 하부전극(114)은 TiN으로 형성하는 것이 바람직하다.
상술한 바와 같이, 본 발명은 레저부아 캐패시터를 형성하는 과정에서 프리 클리닝 시 희생절연막에 의해 레저부아 캐패시터 하부의 배리어 금속층이 보호되도록 함으로써 레저부아 캐패시터 하부의 금속 배선이 손실되는 문제를 해결하고, 레저부아 캐패시터 영역의 하부가 쇼트되는 문제를 해결하여 반도체 소자의 특성을 향상시킬 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (12)

  1. 반도체 기판 상에 금속 배선 및 제 1 층간절연막을 형성하는 단계;
    상기 금속 배선이 노출되도록 상기 제 1 층간절연막을 식각하여 레저부아 캐패시터 영역을 형성하는 단계;
    상기 레저부아 캐패시터 영역 상부에 배리어 금속층을 형성하는 단계;
    상기 레저부아 캐패시터 영역의 저부의 상기 배리어 금속층 상부에 희생절연막을 형성하는 단계;
    프리 클리닝(pre cleaning) 공정을 수행하여 상기 레저부아 캐패시터 영역의 측벽의 배리어 금속층을 제거하는 단계; 및
    상기 희생절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 청구항 1에 있어서,
    상기 제 1 층간절연막을 형성하는 단계 이후
    상기 제 1 층간절연막 상부에 캐패시터 지지용 절연막 및 제 2 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 청구항 1에 있어서,
    상기 제 1 층간절연막은 TEOS(Tetra ethly ortho silicate) 및 PSG(Phospho silicate glass)으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 청구항 1에 있어서,
    상기 배리어 금속층은 티타늄으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 청구항 1에 있어서,
    상기 희생절연막은 SOC(spin on carbon)로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 청구항 1에 있어서,
    상기 레저부아 캐패시터 영역의 저부의 상기 배리어 금속층 상부에 희생절연막을 형성하는 단계는
    상기 배리어 금속층 상부에 희생절연막을 형성한 후 에치백 공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 6에 있어서,
    상기 에치백 공정을 수행하는 단계는
    상기 금속 배선보다 높은 높이를 갖도록 에치백되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 1에 있어서,
    상기 프리 클리닝(pre cleaning) 공정을 수행하여 상기 레저부아 캐패시터 영역의 측벽의 배리어 금속층을 제거하는 단계는
    상기 희생절연막에 의해 상기 레저부아 캐패시터 영역의 저부의 배리어 금속층은 제거되지 않는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 1에 있어서,
    상기 프리 클리닝 공정은
    NH4OH:H2O2:DI=1:4:20의 조성비를 갖는 용액으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 1에 있어서,
    상기 희생절연막을 제거하는 단계는 스트립 공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 1에 있어서,
    상기 희생절연막을 제거하는 단계 이후
    상기 배리어 금속층 및 상기 제 1 층간절연막 상부에 하부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 11에 있어서,
    상기 하부전극은 TiN으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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