JP2008159951A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】歩留まりを向上させることが可能な強誘電体キャパシタを備えた半導体装置の製造方法を提供する。
【解決手段】第２導電膜４３の上にマスク材料膜４５を形成する工程と、マスク材料膜４５の上にレジストパターン４６を形成する工程と、ＩＰＣエッチングチャンバ内においてマスク材料膜４５をエッチングして補助マスク４５ａにする工程と、エッチングチャンバからシリコン基板２０を取り出さずに、エッチングチャンバ内において第２導電膜４３をエッチングすることによりパーティクル数の増加傾向を抑制して、第２導電膜４３を上部電極にする工程と、強誘電体膜４２をパターニングしてキャパシタ誘電体膜にする工程と、第１導電膜４１をパターニングして下部電極にし、下部電極、キャパシタ誘電体膜、及び上部電極でキャパシタQを構成する工程とを有する半導体装置の製造方法による。
【選択図】図２
【解決手段】第２導電膜４３の上にマスク材料膜４５を形成する工程と、マスク材料膜４５の上にレジストパターン４６を形成する工程と、ＩＰＣエッチングチャンバ内においてマスク材料膜４５をエッチングして補助マスク４５ａにする工程と、エッチングチャンバからシリコン基板２０を取り出さずに、エッチングチャンバ内において第２導電膜４３をエッチングすることによりパーティクル数の増加傾向を抑制して、第２導電膜４３を上部電極にする工程と、強誘電体膜４２をパターニングしてキャパシタ誘電体膜にする工程と、第１導電膜４１をパターニングして下部電極にし、下部電極、キャパシタ誘電体膜、及び上部電極でキャパシタQを構成する工程とを有する半導体装置の製造方法による。
【選択図】図２
Description
本発明は、半導体装置の製造方法に関する。
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeRAMにはある。
本発明の目的は、歩留まりを向上させることが可能な強誘電体キャパシタを備えた半導体装置の製造方法を提供することにある。
本発明の一観点によれば、半導体基板の上方に下地絶縁膜を形成する工程と、前記下地絶縁膜の上に、第１導電膜、強誘電体膜、及び貴金属を含む第２導電膜を順に形成する工程と、前記第２導電膜の上に、該第２導電膜とは異なる材料で構成されるマスク材料膜を形成する工程と、前記マスク材料膜の上にレジストパターンを形成する工程と、エッチングチャンバ内において、前記レジストパターンをマスクにしながら前記マスク材料膜をエッチングすることにより、該マスク材料膜を補助マスクにする工程と、前記エッチングチャンバから前記半導体基板を取り出さずに、該エッチングチャンバ内において、前記補助マスクと前記レジストパターンとをマスクにしながら前記第２導電膜をエッチングすることにより、該第２導電膜を上部電極にする工程と、前記レジストパターンを除去する工程と、前記補助マスクを除去する工程と、前記強誘電体膜をパターニングしてキャパシタ誘電体膜にする工程と、前記第１導電膜をパターニングして下部電極にし、該下部電極、前記キャパシタ誘電体膜、及び前記上部電極でキャパシタを構成する工程とを有する半導体装置の製造方法が提供される。
本発明では、マスク材料膜をエッチングして補助マスクにする工程を行った後、エッチングチャンバから半導体基板を取り出さずに、該エッチングチャンバにおいて第２導電膜をエッチングして上部電極にする。
第２導電膜は反応性に乏しい貴金属を含むため、第２導電膜のエッチング時に発生するエッチング生成物は、ガス化し難く、エッチングチャンバの側壁に堆積する。従って、マスク材料膜のエッチング時にエッチング雰囲気に曝されて不安定となったチャンバ側壁のエッチング生成物は、第２導電膜のエッチング時にその表面が固められて安定し、側壁から剥がれ難くなる。その結果、チャンバ側壁のエッチング生成物が半導体基板上にパーティクルとして付着せず、半導体装置の歩留まりを向上させることが可能となる。
しかも、レジストパターンと上部電極とが接するのを補助マスクによって防いでいるので、キャパシタ誘電体膜に対する回復アニールのような酸素含有雰囲気に上部電極を曝しても、上部電極の上面が荒れることが無い。
本発明によれば、一つのエッチングチャンバ内においてマスク材料膜のエッチングと第２導電膜のエッチングを連続して行うので、エッチングチャンバ内に発生するパーティクルの数が処理枚数と共に増加するのを防止でき、ひいては半導体装置の歩留まりを向上させることが可能となる。
以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
図１〜図７は、本実施形態に係る半導体装置の製造途中の断面図である。
その半導体装置は、キャパシタ下部電極のコンタクト領域上に導電性プラグが形成されるプレーナ型のFeRAMである
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン（半導体）基板２０表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜２１とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜２１を形成してもよい。
次いで、シリコン基板２０の活性領域にp型不純物を導入してpウェル２２を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜２８となる熱酸化膜を形成する。
続いて、シリコン基板２０の上側全面に非晶質又は多結晶のシリコン膜及びタングステンシリサイド膜を順に形成し、これらの膜をフォトリソグラフィによりパターニングしてゲート電極２５ａ、２５ｂを形成する。
pウェル２２上には、上記の２つのゲート電極２５ａ、２５ｂが間隔をおいてほぼ平行に配置され、それらのゲート電極２５ａ、２５ｂはワード線の一部を構成する。
次いで、ゲート電極２５ａ、２５ｂをマスクにするイオン注入により、各ゲート電極２５ａ、２５ｂの横のシリコン基板２０にn型不純物を導入し、第１〜第３ソース／ドレインエクステンション２４ａ〜２４ｃを形成する。
その後に、シリコン基板２０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極２５ａ、２５ｂの横に絶縁性サイドウォール２６として残す。その絶縁膜として、例えばCVD(Chemical Vapor Deposition)法により酸化シリコン(SiO2)膜を形成する。
続いて、絶縁性サイドウォール２６とゲート電極２５ａ、２５ｂをマスクにしながら、シリコン基板２０にn型不純物を再度イオン注入することにより、各ゲート電極２５ａ、２５ｂの側方のシリコン基板２０に第１〜第３ソース／ドレイン領域２３ａ〜２３ｃを形成する。
ここまでの工程により、シリコン基板２０の活性領域には、ゲート絶縁膜２８、ゲート電極２５ａ、２５ｂ、及び第１〜第３ソース／ドレイン領域２３ａ〜２３ｃ等によって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
次に、シリコン基板２０の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板２０上に高融点金属シリサイド層２７を形成する。その高融点金属シリサイド層２７はゲート電極２５ａ、２５ｂの表層部分にも形成され、それにより各ゲート電極２５ａ、２５ｂが低抵抗化されることになる。
その後、素子分離絶縁膜２１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
続いて、プラズマCVD法により、窒化シリコン（SiN）膜２９を厚さ約２０nmに形成する。次いで、この窒化シリコン膜２９の上に、シランガスを使用するプラズマCVD法により酸化シリコン膜３０を厚さ約８０nmに形成し、更にその上にTEOSガスを使用するプラズマCVD法により犠牲酸化シリコン膜を約１０００nmに形成する。そして、その犠牲酸化シリコン膜の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化し、残された酸化シリコン膜３０と窒化シリコン膜２９とを第１層間絶縁膜３１とする。上記のCMPの結果、第１層間絶縁膜３１の厚さは、シリコン基板２０の平坦面上で約７００nmとなる。
次に、フォトリソグラフィにより第１層間絶縁膜３１をパターニングして、第１〜第３ソース／ドレイン領域２３ａ〜２３ｃのそれぞれの上にコンタクトホールを形成する。そして、そのコンタクトホールの内面と第１層間絶縁膜３１の上面に、スパッタ法により厚さ約３０nmのチタン膜と厚さ約２０nmの窒化チタン膜とをこの順にグルー膜として形成する。更に、六フッ化タングステンガスを使用するCVD法により、上記のグルー膜の上にタングステン膜を形成し、そのタングステン膜でコンタクトホールを完全に埋め込む。その後に、第１層間絶縁膜３１上の余分なタングステン膜とグルー膜とをCMP法により研磨して除去し、上記の膜をコンタクトホールの中に第１〜第３導電性プラグ３２ａ〜３２ｃとして残す。これら第１〜第３導電性プラグ３２ａ〜３２ｃは、その下の第１〜第３ソース／ドレイン領域２３ａ〜２３ｃと電気的に接続されることになる。
ところで、その第１〜第３導電性プラグ３２ａ〜３２ｃは、タングステンを主に構成されるが、タングステンは非常に酸化され易く、プロセス中で酸化されるとコンタクト不良を引き起こす。
そこで、次の工程では、図１（ｂ）に示すように、上記の第１〜第３導電性プラグ３２ａ〜３２ｃを酸化雰囲気から保護するための酸化防止膜３６として、プラズマCVD法により酸窒化シリコン(SiON)膜３６ａと酸化シリコン膜３６ｂとをこの順に形成する。その酸窒化シリコン膜３６ａの厚さは例えば１００nmであり、酸化シリコン膜３６ｂの厚さは約１３０nmである。また、酸化シリコン膜３６ｂの成膜ガスとしてはTEOSが採用される。
次いで、図１（ｃ）に示すように、後述の強誘電体キャパシタの下部電極の結晶性を高め、最終的にはキャパシタ誘電体膜の結晶性を改善するために、スパッタ法により第１アルミナ膜（下地絶縁膜）３７を厚さ約２０nmに形成する。
次に、図２（ａ）に示す断面構造を得るまでの工程について説明する。
まず、スパッタ法により、プラチナ膜を厚さ約１５０nmに形成し、それを第１導電膜４１とする。
次いで、強誘電体膜４２として、PZT膜をスパッタ法により第１導電膜４１上に厚さ約１２０nmに形成する。その強誘電体膜４２の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜４２の材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(Ta, Nb)2O9等のBi層状構造化合物や、PZTにランタンをドープしたPLZT、或いはその他の金属酸化物強誘電体で強誘電体膜４２を構成してもよい。
続いて、強誘電体膜４２を構成するPZTを酸素含有雰囲気中でRTA(Rapid Thermal Anneal)により結晶化する。そのRTAの条件は、例えば、基板温度７２０℃、処理時間１２０秒、昇温速度１２５℃／秒である。
その後に、強誘電体膜４２の上に、スパッタ法により酸化イリジウム(IrO2)膜を厚さ約２５０nmに形成し、それを第２導電膜４３とする。
なお、第２導電膜４３は貴金属膜又は導電性酸化貴金属膜で構成さればよく、上記の酸化イリジウム膜に代えて、イリジウム膜やプラチナ膜等の貴金属膜を第２導電膜４３として形成してもよい。
このように化学的に安定な貴金属を含む膜を第２導電膜４３として形成することで、強誘電体膜４２の構成元素が第２導電膜４３と化学反応し難くなるので、強誘電体膜４２の強誘電体特性が劣化するのを防止できる。
次いで、図２（ｂ）に示すように、スパッタ法により窒化チタン(TiN)膜を５０nm以下の厚さ、より好ましくは２０〜５０nmの厚さ、更に好ましくは３０nmに形成し、それをマスク材料膜４５とする。なお、マスク材料膜４５は、ウエットエッチングによる除去が容易であって、レジストよりもエッチレートが低く、且つ第２導電膜４３と異なる材料よりなる膜であれば特に限定されない。例えば、窒化チタン膜に代えて窒化チタンアルミニウム(TiNAl)膜をマスク材料膜４５として形成してもよい。
その後に、マスク材料膜４５の上にフォトレジストを塗布し、それを露光、現像することにより、キャパシタ上部電極形状の平面形状を有する第１レジストパターン４６を形成する。
次に、図２（ｃ）に示す断面構造を得るまでの工程について説明する。
図８は、その工程で使用されるICP(Inductively Coupled Plasma)エッチング装置１００の構成図である。
このICPエッチング装置１００は、チャンバ１０６の側壁１０２が石英(SiO2)よりなり、その側壁１０２の周囲には、チャンバ１０６内にプラズマを発生させるためのアンテナコイル１０３が巻かれている。このアンテナコイル１０３には、周波数が例えば１３．５６MHzの第１の高周波電源１０４が接続される。
一方、チャンバの１０６の下部には、シリコン基板２０を載置するために基板載置台１０１が設けれ、チャンバ１０６内のイオンをシリコン基板２０に引き付けるバイアス用の第２の高周波電源１０５が基板載置台１０１に高周波的に接続される。この第２の高周波電源１０５の周波数は特に限定されないが、本実施形態では４６０kHzとする。
更に、チャンバ１０６には、エッチングガスを導入するためのガス導入口１０６ａと、ガスを排気してチャンバ１０６内を所定の圧力に減圧するためのガス排出口１０６ｂが設けられる。
図２（ｃ）の工程では、このようなICPエッチング装置１００において、第１レジストパターン４６をマスクにして第１のエッチング条件でマスク材料膜４５をドライエッチングし、エッチングされずに残ったマスク材料膜４５を上部電極形状の補助マスク４５ａとする。
このときのエッチングガスとしては、例えばハロゲンガスと不活性ガスとの混合ガスが使用される。本実施形態では、ハロゲンガスとして塩素ガスを使用すると共に、不活性ガスとしてアルゴンガスを使用する。
ここで、エッチング対象であるマスク材料膜４５は、ハロゲンガスとの化学反応によって容易にエッチングされる窒化チタンで構成されており、エッチング雰囲気のスパッタ作用に頼ってエッチングする必要は無い。
むしろ、エッチング雰囲気中のスパッタ作用が強すぎると、第１レジストパターン４６が不必要にエッチングされてパターン崩れを起こしてしまう。そのため、上記した第１のエッチング条件としては、エッチング雰囲気のスパッタ作用によるエッチングよりも化学反応によるエッチングが支配的となるような条件を採用し、第１レジストパターン４６がエッチングされるのを防止するのが好ましい。
エッチング雰囲気中のスパッタ作用は、エッチングガスにおける不活性ガスの流量比と、バイアス用の第２の高周波電源１０５のパワーの少なくとも一方を低くすることで弱められる。そこで、本実施形態では、上記の第１のエッチング条件において、塩素ガスとアルゴンガスの流量を共に８０sccmにして不活性ガスの流量比を５０％（＝１００×８０／（８０＋８０））と低くすると共に、第２高周波電源１０５のパワーを５０〜４００Wと低めにし、エッチング雰囲気のスパッタ作用による第１レジストパターン４６のエッチングを防止する。
なお、その第１のエッチング条件では、第１の高周波電源１０４のパワーは５００〜１２００W、圧力は０．７Pa、基板温度は常温（２０℃）とされる。
また、本実施形態では、このようなエッチングを終了した後でも、シリコン基板２０をチャンバ１０６から取り出さず、引き続いて次の図３（ａ）の工程を行う。
その図３（ａ）の工程では、補助マスク４５ａと第１レジストパターン４６とをマスクにして、第２のエッチング条件で第２導電膜４３をエッチングすることにより、該第２導電膜４３を上部電極４３ａにする。
このエッチングにおけるエッチングガスとしては、第１のエッチング条件と同様に、塩素ガスとアルゴンガスとの混合ガスが使用される。
ここで、第２導電膜４３は、マスク材料膜４５ａに比べて化学反応に乏しい酸化イリジウムより構成されているので、エッチング雰囲気の化学反応に頼ってマスク材料膜４５ａをエッチングする第１のエッチング条件では、この第２導電膜４３をエッチングするのが困難である。
そのため、上記の第２のエッチング条件として、エッチング雰囲気におけるスパッタ作用が強められる条件を採用し、そのスパッタ作用により第２導電膜４３を物理的にエッチングするのが好ましい。
本実施形態では、第２のエッチング条件において塩素ガスの流量を１０sccm、アルゴンガスの流量を５０sccmとすることで、エッチングガスにおける不活性ガスの流量比を第１のエッチング条件よりも高い８３％（＝１００×５０／（１０＋５０））とし、エッチング雰囲気のスパッタ作用を強める。更に、第２高周波電源１０５のパワーについても、第１エッチング条件よりも高い１４００Wとし、エッチング雰囲気のスパッタ作用を更に強める。
なお、これ以外の条件、例えば第１の高周波電源１０４のパワーは２１００W、圧力は０．７Pa、基板温度は常温とされる。
ところで、このようにスパッタ作用の強いエッチングでは、第２導電膜４３が物理的にエッチングされるのと同時に、第１レジストパターン４６の側面が後退する。そのため、このエッチングでは、化学反応性に乏しいイリジウムを含んだエッチング生成物が第１レジストパターン４６の側面に付着し難くなり、除去が困難なエッチング生成物が補助マスク４５ａの上に残るのを防止できる。
次いで、図３（ｂ）に示すように、基板温度を約２００℃にしながら、酸素ガスと窒素ガスとの混合ガスをプラズマ化してなる雰囲気中において、補助マスク４５ａ上に残存する第１レジストパターン４６をアッシングして除去する。
これにより補助マスク４５ａの上面が全て露出することになるが、補助マスク４５ａは、上部電極４３ａのパターニングに使用したものであり、これ以降の工程では不要となる。もし、補助マスク４５ａが上部電極４３ａ上に残存していると、酸素含有雰囲気中での処理、例えば後述の強誘電体キャパシタの回復アニールにおいて、TiNよりなる補助マスク４５ａが酸化することになる。こうなると、補助マスク４５ａが絶縁体となってしまうので、補助マスク４５ａの上に導電性プラグを形成しても、上部電極４３ａと導電性プラグとを電気的に接続できなくなり、上部電極４３ａの電圧をコントロールすることができなくなってしまう。
そこで、次の工程では、図３（ｃ）に示すように、濃度が３０wt%の過酸化水素水(H2O2)と濃度が３０wt%の水酸化アンモニウム(NH4OH)溶液との混合溶液よりなるエッチング液にシリコン基板２０を浸すことにより、補助マスク４５ａを常温でウエットエッチングして除去する。なお、上記のエッチング液の混合比は特に限定されないが、本実施形態では過酸化水素水：水酸化アンモニウム溶液：純水＝３：１：１０の混合比を採用する。
また、上記のエッチング液が入れられた槽の内部をポンプで攪拌しながらウエットエッチングを行うことで、補助マスク４５ａを安定して除去することができる。
このようなウエットエッチングの結果、上部電極４３ａ上に有機系のエッチング残渣が残ることがあるので、例えばアッシング装置内において上部電極４３ａの表面を酸素プラズマに曝し、上記のエッチング残渣を除去するのが好ましい。
以上により、上部電極４３ａの清浄面が露出することになる。
次に、図４（ａ）に示すように、キャパシタ誘電体膜形状の第２レジストパターン４７を上部電極４３ａ上に形成し、その第２レジストパターン４７をマスクにしながら強誘電体膜４２をドライエッチングして、残された強誘電体膜４２をキャパシタ誘電体膜４２ａとする。
その後に、第２レジストパターン４７は除去される。
更に、図４（ｂ）に示すように、上部電極４３ａと第１導電膜４１のそれぞれの上に下部電極形状の第３レジストパターン４８を形成する。そして、この第３レジストパターン４８をマスクにして第１導電膜４１をドライエッチングし、エッチング後に残った第１導電膜４１を下部電極４１ａとする。その下部電極４１ａにおいて、キャパシタ誘電体膜４２ａからはみ出た部分はコンタクト領域CRとして機能する。
その後に、第３レジストパターン４８を除去することで、図４（ｃ）に示すように、下部電極４１ａ、キャパシタ誘電体膜４２ａ、及び上部電極４３ａで構成される強誘電体キャパシタQが第１アルミナ膜３７上に形成される。
次に、図５（ａ）に示す断面構造を得るまでの工程について説明する。
まず、水素等の還元性雰囲気からキャパシタQを保護し、キャパシタ誘電体膜４２ａの劣化を防止するための第２アルミナ膜５０をシリコン基板２０の上側全面に形成する。その第２アルミナ膜５０は、例えばスパッタ法により厚さ約５０nmに形成する。
そして、エッチングやスパッタリング等によってここまでの工程でキャパシタ誘電体膜４２ａが受けたダメージを回復させるため、ファーネス内の酸素１００%の雰囲気中で基板温度６５０℃、処理時間９０分の条件で、キャパシタ誘電体膜４２ａに対して回復アニールを行う。
次に、TEOSガスを反応ガスとするプラズマCVD法により、第２アルミナ膜５０の上に酸化シリコン膜５１を厚さ約１５００nmに形成する。その酸化シリコン膜５１の上面には、キャパシタQを反映した凹凸が形成される。そこで、この凹凸を無くすために、酸化シリコン膜５１の上面をCMP法により研磨して平坦化し、第２アルミナ膜５０の平坦面上での酸化シリコン膜５１の厚さを約１０００nmにする。
その後、この酸化シリコン膜５１の脱水処理として、酸化シリコン膜５１の表面をN2Oプラズマに曝す。このようなN2Oプラズマ処理に代えて、炉の中で酸化シリコン膜５１をアニールして脱水してもよい。
次いで、後の工程で発生する水素や水分からキャパシタQを保護するための第３アルミナ膜５２を、酸化シリコン膜５１の上にスパッタ法により厚さ約５０nmに形成する。更に、この第３アルミナ膜５２の上に、プラズマCVD法で酸化シリコン膜５３を厚さ約２００nmに形成する。
ここまでの工程により、キャパシタQの上には、酸化シリコン膜５１、５３と第３アルミナ膜５２とで構成される第２層間絶縁膜５４が形成されたことになる。
次に、図５（ｂ）に示すように、第２層間絶縁膜５４の上にフォトレジストを塗布し、それを露光、現像することにより、ホール形状の第１、第２窓５５ａ、５５ｂを備えた第４レジストパターン５５を形成する。
そして、上記の第１、第２窓５５ａ、５５ｂを通じて第２層間絶縁膜５４とその下の第２アルミナ膜５０をエッチングすることにより、上部電極４３ａの上に第１ホール５４ａを形成すると共に、下部電極４１ａのコンタクト領域CR上に第２ホール５４ｂを形成する。
この後に、第４レジストパターン５５は除去される。
次いで、図６（ａ）に示すように、第２層間絶縁膜５４の上にフォトレジストを再び塗布し、それを現像して、第１〜第３導電性プラグ３２ａ〜３２ｃのそれぞれの上に第３〜第５窓５７ｃ〜５７ｅを備えた第５レジストパターン５７を形成する。
更に、第３〜第５窓５７ｃ〜５７ｅを通じて第２層間絶縁膜５４、第１、２アルミナ膜３７、５０、及び酸化シリコン膜３６ｂをエッチングすることにより、各導電性プラグ３２ａ〜３２ｃの上に第３〜第５ホール５４ｃ〜５４ｅを形成する。このようなエッチングは、C4F8、Ar、O2、及びCOの混合ガスをエッチングガスとする平行平板プラズマエッチング装置で行われ、酸窒化シリコン膜３６ａがこのエッチングにおけるストッパ膜となる。
この後に、第５レジストパターン５７は除去される。
次に、図６（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、平行平板プラズマエッチング装置内にシリコン基板２０を入れ、エッチングガスとしてCHF3、Ar、及びO2の混合ガスをそのエッチング装置に供給する。これにより、第３〜第５ホール５４ｃ〜５４ｅの下の酸窒化シリコン膜３６ａがエッチングされ、これらのホールに第１〜第３導電性プラグ３２ａ〜３２ｃが露出すると共に、第１、第２ホール５４ａ、５４ｂ内の異物が除去されて、上部電極４３ａと下部電極４１ａの上面が清浄化される。
このように、キャパシタQ上の浅い第１、第２ホール５４ａ、５４ｂを形成する工程とは別の工程において、第１〜第３ソース／ドレイン領域２３ａ〜２３ｃ上の深い第３〜第５ホール５４ｃ〜５４ｅを形成することで、浅い第１ホール５４ａの下の上部電極４３ａがエッチング雰囲気に長時間曝されるのを防ぐことができ、その下のキャパシタ誘電体膜４２ａが劣化するのを抑制することが可能となる。
更に、第１〜第３導電性プラグ３２ａ〜３２ｃは、本工程が終了するまで、酸化防止膜３６を構成する酸窒化シリコン膜３６ａによって覆われているので、各導電性プラグ３２ａ〜３２ｃを構成するタングステンが酸化してコンタクト不良を起こすのが防止される。
次に、図７（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１〜第５ホール５４ａ〜５４ｅの内面を清浄化するために、高周波電力でプラズマ化されたアルゴン雰囲気に各ホール５４ａ〜５４ｅの内面を曝し、その内面をスパッタエッチングする。そのエッチング量は、例えば、酸化シリコン膜の膜厚換算で約１０nmとされる。そして、第１〜第５ホール５４ａ〜５４ｅの内面と第２層間絶縁膜５４の上面とに、スパッタ法によりグルー膜として窒化チタン膜を厚さ約７５nmに形成する。
続いて、CVD法によりグルー膜の上にタングステン膜を形成し、そのタングステン膜で第１〜第５ホール５４ａ〜５４ｅを完全に埋め込む。
その後に、第２層間絶縁膜５４の上面上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を各ホール５４ａ〜５４ｅの中に残す。第１、第２ホール５４ａ、５４ｂ内に残されたこれらの膜は、それぞれ上部電極４３ａと下部電極４１ａコンタクト領域CRに電気的に接続される第４、第５導電性プラグ６０ａ、６０ｂとされる。また、第３〜第５ホール５４ｃ〜５４ｅ内に残されたこれらの膜は、第１〜第３導電性プラグ３２ａ〜３２ｃと電気的に接続される第６〜第８導電性プラグ６０ｃ〜６０ｅとされる。
次に、図７（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、第２層間絶縁膜５４と第６〜第８導電性プラグ６０ｃ〜６０ｅのそれぞれの上に、厚さが約６０nmのチタン膜と厚さが約３０nmの窒化チタン膜をこの順にスパッタ法により形成し、これらをバリアメタル層とする。次いで、金属積層膜として、スパッタ法により銅含有アルミニウム膜、チタン膜、及び窒化チタン膜をこの順にそれぞれ厚さ約３６０nm、５nm、７０nmにバリアメタル層上に形成する。
次いで、この金属積層膜の上に、不図示の酸窒化シリコン膜を反射防止膜として形成した後、フォトリソグラフィにより上記の金属積層膜とバリアメタル層とをパターニングして、一層目金属配線６２ａ〜６２ｃと導電性パッド６２ｄとを形成する。
続いて、第３層間絶縁膜６３としてプラズマCVD法により酸化シリコン膜を形成した後、CMP法によりその第３層間絶縁膜６３を平坦化する。その後に、フォトリソグラフィにより第３層間絶縁膜６３をパターニングして導電性パッド６２ｄの上にホールを形成し、そのホール内にタングステン膜を主に構成される第９導電性プラグ６４を形成する。
この後は、２層目〜５層目金属配線や、これらの金属配線の間に層間絶縁膜を形成する工程に移るが、その詳細については省略する。
以上により、本実施形態に係るプレーナ型のFeRAMの基本構造が完成したことになる。
上記した本実施形態では、図３（ａ）における上部電極４３ａの形成時に、第１レジストパターン４６と上部電極４３ａとが接するのを補助マスク４５ａにより防いだ。そのため、アッシングにより除去しきれなかった第１レジストパターン４６の残渣が上部電極４３ａの上面に残らないので、酸素含有雰囲気中でキャパシタQに対して回復アニールを行っても、第１レジストパターン４６の残渣に起因して上部電極４３ａの上面が荒れるのが防止される。
ところで、通常の半導体装置の製造工程では、２５枚のシリコン基板２０が１ロットとして管理されている。そして、連続した二つの工程がある場合、１ロットの全てに対して最初の工程を終了した後に、そのロットに対して次の工程を行うのが普通である。
例えば、図２（ｃ）と図３（ａ）の工程については、１ロット内の全てのシリコン基板２０に対して図２（ｃ）のエッチング工程を行った後に、次の図３（ａ）のエッチング工程がそのロットに行われるのが普通である。
しかしながら、図２（ｃ）と図３（ａ）の工程を同じチャンバ１０６を用いて行う場合に、上記のようにこれらの工程をロット単位で行うと、チャンバ１０６内に発生するパーティクルの数が、シリコン基板２０に対して処理を行う度に増大することが本願発明者の調査により明らかとなった。
図９は、その調査結果を示すグラフである。
この調査では、チャンバ１０６において１ロットのシリコン基板２０に対して図２（ｃ）の工程を順に行い、次いで、同じチャンバ１０６において、その１ロットに対して図３（ａ）の工程を行った後に、各シリコン基板２０上の欠陥数を求めた。
なお、検出された欠陥は、チャンバ１０６内のパーティクルに起因して発生したパターン異常であるため、図９の欠陥数はシリコン基板２０上のパーティクル数に略等しい。
また、図９における横軸はシリコン基板２０の処理枚数を示しており、１〜２５枚が１ロット目、２６〜５０枚が２ロット目となる。
図９の矢印で示すように、１ロット目では、処理枚数が増えるにつれ欠陥数も増えている。このようなロット内での欠陥の増加傾向は、２ロット目にも現れている。
なお、１ロット目と２ロット目の間では、チャンバ１０６内の雰囲気が安定したため、欠陥の数が一時的に少なくなっている。
これに対し、本実施形態では、一枚のシリコン基板２０に対して図２（ｃ）のエッチング工程が終了したら、そのシリコン基板２０をチャンバ１０６から取り出さず、引き続いて図３（ａ）の工程を行い、これら図２（ｃ）と図３（ａ）の工程をあたかも一つのエッチング工程のようにした。
図１０は、このように一枚のシリコン基板２０に対して図２（ｃ）と図３（ａ）の工程を連続して行った場合における、シリコン基板２０の処理枚数と、シリコン基板２０上の欠陥数との関係を調査して得られたグラフである。
図１０に示されるように、本実施形態では、図９のような欠陥数の増加傾向がロット内に現れていない。
この結果から、チャンバ１０６内におけるパーティクルの発生を抑えて半導体装置の欠陥数を低減するには、本実施形態のように一枚のシリコン基板２０に対して図２（ｃ）と図３（ａ）のそれぞれの工程を連続して行うのが好ましいことが明らかとなった。
本願発明者は、本実施形態においてこのようにパーティクルが減少する理由を以下のように推測した。
図１１は、チャンバ１０６におけるパーティクルの発生要因の推測モデル図である。
既述のように、図２（ｃ）におけるマスク材料膜４５のエッチングは、主にエッチングガス中の塩素との化学反応によって進行するので、この工程で発生するエッチング生成物の大部分はガス状となってチャンバ１０６の外に排気され、チャンバ１０６の側壁１０２に再付着するエッチング生成物１２０は少ない。
従って、側壁１０２に再付着するエッチング生成物１２０の厚さT1と、この工程において側壁１０２がエッチングされる深さD1との大小関係は、T1＜D1になると推測される。
つまり、マスク材料膜４５のエッチングでは、側壁１０２へのエッチング生成物１２０の再付着よりも、側壁１０２のエッチングの方が支配的になると推測される。
そのため、図１０の調査結果におけるようにマスク材料膜４５のエッチングを１ロットのシリコン基板２０に対して連続的に行うと、側壁１０２に元々付着しているエッチング生成物１２０がエッチング雰囲気に長時間曝され、エッチング生成物１２０の一部がシリコン基板２０上に堆積し、図１０におけるような欠陥の増加傾向が現れたものと推測される。
一方、図３（ａ）における第２導電膜４３のエッチングでは、第２導電膜４３が化学反応に乏しいイリジウムを含むため、このエッチングにより発生するエッチング生成物の大部分は、ガス状とならずにチャンバ１０６の側壁１０２に付着する。
従って、この工程においてチャンバ１０６の側壁１０２に再付着するエッチング生成物の厚さT2と、チャンバ１０６の側壁１０２がエッチングされる深さD2との大小関係はT2＞D2になると推測される。
つまり、第２導電膜４３のエッチングでは、側壁１０２のエッチングよりも、側壁１０２へのエッチング生成物１２０の再付着の方が支配的となる。
このような推測に基づくと、本実施形態のように一枚のシリコン基板２０に対して図２（ｃ）と図３（ａ）の工程を連続して行えば、マスク材料膜４５のエッチング（図２（ｃ））においてエッチング生成物１２０がエッチング雰囲気に曝されても、その後の第２導電膜４３のエッチング（図３（ａ））において側壁１０２にエッチング生成物１２０が新たに堆積する。
従って、第２導電膜４３のエッチングが終了した時点では、エッチング生成物１２０の表面が固められて安定し、エッチング生成物１２０に起因したパーティクルがシリコン基板２０上に付着し難くなる。
以上のように、エッチングガスとの化学反応を主に利用するマスク材料膜４５のエッチング工程と、エッチングガスのスパッタ作用を主に利用する第２導電膜４３のエッチング工程とをこの順に行う本実施形態では、チャンバ１０６からシリコン基板２０を出さずにこれらの工程を連続して行うことにより、シリコン基板２０のパーティクル数の増加傾向を抑制することができ、ひいては半導体装置の歩留まりを向上させることが可能となる。
以下に、本発明の特徴を付記する。
（付記１） 半導体基板の上方に下地絶縁膜を形成する工程と、
前記下地絶縁膜の上に、第１導電膜、強誘電体膜、及び貴金属を含む第２導電膜を順に形成する工程と、
前記第２導電膜の上に、該第２導電膜とは異なる材料で構成されるマスク材料膜を形成する工程と、
前記マスク材料膜の上にレジストパターンを形成する工程と、
エッチングチャンバ内において、前記レジストパターンをマスクにしながら前記マスク材料膜をエッチングすることにより、該マスク材料膜を補助マスクにする工程と、
前記エッチングチャンバから前記半導体基板を取り出さずに、該エッチングチャンバ内において、前記補助マスクと前記レジストパターンとをマスクにしながら前記第２導電膜をエッチングすることにより、該第２導電膜を上部電極にする工程と、
前記レジストパターンを除去する工程と、
前記補助マスクを除去する工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜にする工程と、
前記第１導電膜をパターニングして下部電極にし、該下部電極、前記キャパシタ誘電体膜、及び前記上部電極でキャパシタを構成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記下地絶縁膜の上に、第１導電膜、強誘電体膜、及び貴金属を含む第２導電膜を順に形成する工程と、
前記第２導電膜の上に、該第２導電膜とは異なる材料で構成されるマスク材料膜を形成する工程と、
前記マスク材料膜の上にレジストパターンを形成する工程と、
エッチングチャンバ内において、前記レジストパターンをマスクにしながら前記マスク材料膜をエッチングすることにより、該マスク材料膜を補助マスクにする工程と、
前記エッチングチャンバから前記半導体基板を取り出さずに、該エッチングチャンバ内において、前記補助マスクと前記レジストパターンとをマスクにしながら前記第２導電膜をエッチングすることにより、該第２導電膜を上部電極にする工程と、
前記レジストパターンを除去する工程と、
前記補助マスクを除去する工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜にする工程と、
前記第１導電膜をパターニングして下部電極にし、該下部電極、前記キャパシタ誘電体膜、及び前記上部電極でキャパシタを構成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２） 前記マスク材料膜を前記補助マスクにする工程は、第１のエッチング条件で前記マスク材料膜をエッチングすることにより行われ、
前記第２導電膜を前記上部電極にする工程は、エッチング雰囲気中のスパッタ作用が前記第１のエッチング条件よりも強くなるような第２のエッチング条件で前記第２導電膜をエッチングすることにより行われることを特徴とする付記１に記載の半導体装置の製造方法。
前記第２導電膜を前記上部電極にする工程は、エッチング雰囲気中のスパッタ作用が前記第１のエッチング条件よりも強くなるような第２のエッチング条件で前記第２導電膜をエッチングすることにより行われることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記第１のエッチング条件及び前記第２のエッチング条件のいずれにおいても前記エッチング雰囲気にバイアス電力を印加し、
前記第２のエッチング条件では、前記第１のエッチング条件におけるよりも前記バイアス電力のパワーを大きくすることを特徴とする付記２に記載の半導体装置の製造方法。
前記第２のエッチング条件では、前記第１のエッチング条件におけるよりも前記バイアス電力のパワーを大きくすることを特徴とする付記２に記載の半導体装置の製造方法。
（付記４） 前記第１のエッチング条件及び前記第２のエッチング条件のいずれにおいても、エッチングガスとしてハロゲンガスと不活性ガスとの混合ガスを使用し、
前記第２のエッチング条件では、前記エッチングガスにおける前記不活性ガスの流量比を前記第１のエッチング条件におけるよりも高めることを特徴とする付記２に記載の半導体装置の製造方法。
前記第２のエッチング条件では、前記エッチングガスにおける前記不活性ガスの流量比を前記第１のエッチング条件におけるよりも高めることを特徴とする付記２に記載の半導体装置の製造方法。
（付記５） 前記ハロゲンガスとして塩素ガスを使用し、前記不活性ガスとしてアルゴンガスを使用することを特徴とする付記４に記載の半導体装置の製造方法。
（付記６） 前記エッチングチャンバとして、ICP(Inductively Coupled Plasma)エッチング装置のチャンバを使用することを特徴とする付記１に記載の半導体装置の製造方法。
（付記７） 前記第２導電膜として、貴金属膜又は導電性酸化貴金属膜を形成することを特徴とする付記１に記載の半導体装置の製造方法。
（付記８） 前記第２導電膜として、イリジウム膜、プラチナ膜、及び酸化イリジウム膜のいずれかを形成することを特徴とする付記６に記載の半導体装置の製造方法。
（付記９） 前記マスク材料膜として、窒化チタン膜及び窒化チタンアルミニウム膜を形成することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１０） 前記補助マスクを除去する工程は、過酸化水素と水酸化アンモニウムとの混合溶液をエッチング液とするウエットエッチングにより行われることを特徴とする付記１に記載の半導体装置の製造方法。
（付記１１） 前記キャパシタを構成した後に、酸素雰囲気中で前記キャパシタ誘電体膜をアニールする工程を有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１２） 前記キャパシタを構成した後に、該キャパシタを覆う層間絶縁膜を形成する工程を有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１３） 前記第１導電膜をパターニングして前記下部電極にする工程において、該下部電極のコンタクト領域を前記キャパシタ誘電体膜からはみ出して形成すると共に、
前記層間絶縁膜を形成する工程の後に、前記下部電極の前記コンタクト領域上の該層間絶縁膜にホールを形成する工程と、前記下部電極と電気的に接続される導電性プラグを該ホール内に形成する工程とを有することを特徴とする付記１２に記載の半導体装置の製造方法。
前記層間絶縁膜を形成する工程の後に、前記下部電極の前記コンタクト領域上の該層間絶縁膜にホールを形成する工程と、前記下部電極と電気的に接続される導電性プラグを該ホール内に形成する工程とを有することを特徴とする付記１２に記載の半導体装置の製造方法。
２０…シリコン基板、４１…第１導電膜、４１ａ…下部電極、４２…強誘電体膜、４２ａ…キャパシタ誘電体膜、４３…第２導電膜、４３ａ…上部電極、２１…素子分離絶縁膜、２２…pウェル、２３ａ〜２３ｃ…第１〜第３ソース／ドレイン領域、２４ａ〜２４ｃ…第１〜第３ソース／ドレインエクステンション、２５ａ、２５ｂ…ゲート電極、２６…絶縁性サイドウォール、２７…高融点金属シリサイド層、２８…ゲート絶縁膜、２９…窒化シリコン膜、３０…酸化シリコン膜、３１…第１層間絶縁膜、３２ａ〜３２ｃ…第１〜第３導電性プラグ、３６…酸化防止膜、３６ａ…酸窒化シリコン膜、３６ｂ…酸化シリコン膜、３７…第１アルミナ膜、４５…マスク材料膜、４５ａ…補助マスク、４６…第１レジストパターン、４７…第２レジストパターン、４８…第３レジストパターン、５０…第２アルミナ膜、５１…酸化シリコン膜、５２…第３アルミナ膜、５３…酸化シリコン膜、５４…第２層間絶縁膜、５４ａ〜５４ｄ…第１〜第５ホール、５５…第４レジストパターン、５５ａ、５５ｂ…第１、第２窓、５７…第５レジストパターン、５７ｃ〜５７ｄ…第３〜第５窓、６０ａ〜６０ｅ…第４〜第８導電性プラグ、６２ａ〜６２ｃ…一層目金属配線、６２ｄ…導電性パッド、６４…第９導電性プラグ、１００…ICPエッチング装置、１０１…基板載置台、１０２…側壁、１０３…アンテナコイル、１０４…第１の高周波電源、１０５…第２の高周波電源、１０６…チャンバ、１０６ａ…ガス導入口、１０６ｂ…ガス排出口。
Claims (5)
- 半導体基板の上方に下地絶縁膜を形成する工程と、
前記下地絶縁膜の上に、第１導電膜、強誘電体膜、及び貴金属を含む第２導電膜を順に形成する工程と、
前記第２導電膜の上に、該第２導電膜とは異なる材料で構成されるマスク材料膜を形成する工程と、
前記マスク材料膜の上にレジストパターンを形成する工程と、
エッチングチャンバ内において、前記レジストパターンをマスクにしながら前記マスク材料膜をエッチングすることにより、該マスク材料膜を補助マスクにする工程と、
前記エッチングチャンバから前記半導体基板を取り出さずに、該エッチングチャンバ内において、前記補助マスクと前記レジストパターンとをマスクにしながら前記第２導電膜をエッチングすることにより、該第２導電膜を上部電極にする工程と、
前記レジストパターンを除去する工程と、
前記補助マスクを除去する工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜にする工程と、
前記第１導電膜をパターニングして下部電極にし、該下部電極、前記キャパシタ誘電体膜、及び前記上部電極でキャパシタを構成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記マスク材料膜を前記補助マスクにする工程は、第１のエッチング条件で前記マスク材料膜をエッチングすることにより行われ、
前記第２導電膜を前記上部電極にする工程は、エッチング雰囲気中のスパッタ作用が前記第１のエッチング条件よりも強くなるような第２のエッチング条件で前記第２導電膜をエッチングすることにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第１のエッチング条件及び前記第２のエッチング条件のいずれにおいても前記エッチング雰囲気にバイアス電力を印加し、
前記第２のエッチング条件では、前記第１のエッチング条件におけるよりも前記バイアス電力のパワーを大きくすることを特徴とする請求項２に記載の半導体装置の製造方法。 - 前記第１のエッチング条件及び前記第２のエッチング条件のいずれにおいても、エッチングガスとしてハロゲンガスと不活性ガスとの混合ガスを使用し、
前記第２のエッチング条件では、前記エッチングガスにおける前記不活性ガスの流量比を前記第１のエッチング条件におけるよりも高めることを特徴とする請求項２に記載の半導体装置の製造方法。 - 前記エッチングチャンバとして、ICP(Inductively Coupled Plasma)エッチング装置のチャンバを使用することを特徴とする請求項１に記載の半導体装置の製造方法。
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| JP2006310752A (ja) * | 2005-04-30 | 2006-11-09 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2006344785A (ja) * | 2005-06-09 | 2006-12-21 | Fujitsu Ltd | 半導体装置とその製造方法 |
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