JP2008159951A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】歩留まりを向上させることが可能な強誘電体キャパシタを備えた半導体装置の製造方法を提供する。
【解決手段】第2導電膜43の上にマスク材料膜45を形成する工程と、マスク材料膜45の上にレジストパターン46を形成する工程と、IPCエッチングチャンバ内においてマスク材料膜45をエッチングして補助マスク45aにする工程と、エッチングチャンバからシリコン基板20を取り出さずに、エッチングチャンバ内において第2導電膜43をエッチングすることによりパーティクル数の増加傾向を抑制して、第2導電膜43を上部電極にする工程と、強誘電体膜42をパターニングしてキャパシタ誘電体膜にする工程と、第1導電膜41をパターニングして下部電極にし、下部電極、キャパシタ誘電体膜、及び上部電極でキャパシタQを構成する工程とを有する半導体装置の製造方法による。
【選択図】図2

Description

本発明は、半導体装置の製造方法に関する。
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ(IGFET)のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「1」と「0」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeRAMにはある。
本発明の目的は、歩留まりを向上させることが可能な強誘電体キャパシタを備えた半導体装置の製造方法を提供することにある。
本発明の一観点によれば、半導体基板の上方に下地絶縁膜を形成する工程と、前記下地絶縁膜の上に、第1導電膜、強誘電体膜、及び貴金属を含む第2導電膜を順に形成する工程と、前記第2導電膜の上に、該第2導電膜とは異なる材料で構成されるマスク材料膜を形成する工程と、前記マスク材料膜の上にレジストパターンを形成する工程と、エッチングチャンバ内において、前記レジストパターンをマスクにしながら前記マスク材料膜をエッチングすることにより、該マスク材料膜を補助マスクにする工程と、前記エッチングチャンバから前記半導体基板を取り出さずに、該エッチングチャンバ内において、前記補助マスクと前記レジストパターンとをマスクにしながら前記第2導電膜をエッチングすることにより、該第2導電膜を上部電極にする工程と、前記レジストパターンを除去する工程と、前記補助マスクを除去する工程と、前記強誘電体膜をパターニングしてキャパシタ誘電体膜にする工程と、前記第1導電膜をパターニングして下部電極にし、該下部電極、前記キャパシタ誘電体膜、及び前記上部電極でキャパシタを構成する工程とを有する半導体装置の製造方法が提供される。
本発明では、マスク材料膜をエッチングして補助マスクにする工程を行った後、エッチングチャンバから半導体基板を取り出さずに、該エッチングチャンバにおいて第2導電膜をエッチングして上部電極にする。
第2導電膜は反応性に乏しい貴金属を含むため、第2導電膜のエッチング時に発生するエッチング生成物は、ガス化し難く、エッチングチャンバの側壁に堆積する。従って、マスク材料膜のエッチング時にエッチング雰囲気に曝されて不安定となったチャンバ側壁のエッチング生成物は、第2導電膜のエッチング時にその表面が固められて安定し、側壁から剥がれ難くなる。その結果、チャンバ側壁のエッチング生成物が半導体基板上にパーティクルとして付着せず、半導体装置の歩留まりを向上させることが可能となる。
しかも、レジストパターンと上部電極とが接するのを補助マスクによって防いでいるので、キャパシタ誘電体膜に対する回復アニールのような酸素含有雰囲気に上部電極を曝しても、上部電極の上面が荒れることが無い。
本発明によれば、一つのエッチングチャンバ内においてマスク材料膜のエッチングと第2導電膜のエッチングを連続して行うので、エッチングチャンバ内に発生するパーティクルの数が処理枚数と共に増加するのを防止でき、ひいては半導体装置の歩留まりを向上させることが可能となる。
以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
図1〜図7は、本実施形態に係る半導体装置の製造途中の断面図である。
その半導体装置は、キャパシタ下部電極のコンタクト領域上に導電性プラグが形成されるプレーナ型のFeRAMである
最初に、図1(a)に示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン(半導体)基板20表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜21とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜21を形成してもよい。
次いで、シリコン基板20の活性領域にp型不純物を導入してpウェル22を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜28となる熱酸化膜を形成する。
続いて、シリコン基板20の上側全面に非晶質又は多結晶のシリコン膜及びタングステンシリサイド膜を順に形成し、これらの膜をフォトリソグラフィによりパターニングしてゲート電極25a、25bを形成する。
pウェル22上には、上記の2つのゲート電極25a、25bが間隔をおいてほぼ平行に配置され、それらのゲート電極25a、25bはワード線の一部を構成する。
次いで、ゲート電極25a、25bをマスクにするイオン注入により、各ゲート電極25a、25bの横のシリコン基板20にn型不純物を導入し、第1〜第3ソース/ドレインエクステンション24a〜24cを形成する。
その後に、シリコン基板20の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極25a、25bの横に絶縁性サイドウォール26として残す。その絶縁膜として、例えばCVD(Chemical Vapor Deposition)法により酸化シリコン(SiO2)膜を形成する。
続いて、絶縁性サイドウォール26とゲート電極25a、25bをマスクにしながら、シリコン基板20にn型不純物を再度イオン注入することにより、各ゲート電極25a、25bの側方のシリコン基板20に第1〜第3ソース/ドレイン領域23a〜23cを形成する。
ここまでの工程により、シリコン基板20の活性領域には、ゲート絶縁膜28、ゲート電極25a、25b、及び第1〜第3ソース/ドレイン領域23a〜23c等によって構成される第1、第2MOSトランジスタTR1、TR2が形成されたことになる。
次に、シリコン基板20の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板20上に高融点金属シリサイド層27を形成する。その高融点金属シリサイド層27はゲート電極25a、25bの表層部分にも形成され、それにより各ゲート電極25a、25bが低抵抗化されることになる。
その後、素子分離絶縁膜21の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
続いて、プラズマCVD法により、窒化シリコン(SiN)膜29を厚さ約20nmに形成する。次いで、この窒化シリコン膜29の上に、シランガスを使用するプラズマCVD法により酸化シリコン膜30を厚さ約80nmに形成し、更にその上にTEOSガスを使用するプラズマCVD法により犠牲酸化シリコン膜を約1000nmに形成する。そして、その犠牲酸化シリコン膜の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化し、残された酸化シリコン膜30と窒化シリコン膜29とを第1層間絶縁膜31とする。上記のCMPの結果、第1層間絶縁膜31の厚さは、シリコン基板20の平坦面上で約700nmとなる。
次に、フォトリソグラフィにより第1層間絶縁膜31をパターニングして、第1〜第3ソース/ドレイン領域23a〜23cのそれぞれの上にコンタクトホールを形成する。そして、そのコンタクトホールの内面と第1層間絶縁膜31の上面に、スパッタ法により厚さ約30nmのチタン膜と厚さ約20nmの窒化チタン膜とをこの順にグルー膜として形成する。更に、六フッ化タングステンガスを使用するCVD法により、上記のグルー膜の上にタングステン膜を形成し、そのタングステン膜でコンタクトホールを完全に埋め込む。その後に、第1層間絶縁膜31上の余分なタングステン膜とグルー膜とをCMP法により研磨して除去し、上記の膜をコンタクトホールの中に第1〜第3導電性プラグ32a〜32cとして残す。これら第1〜第3導電性プラグ32a〜32cは、その下の第1〜第3ソース/ドレイン領域23a〜23cと電気的に接続されることになる。
ところで、その第1〜第3導電性プラグ32a〜32cは、タングステンを主に構成されるが、タングステンは非常に酸化され易く、プロセス中で酸化されるとコンタクト不良を引き起こす。
そこで、次の工程では、図1(b)に示すように、上記の第1〜第3導電性プラグ32a〜32cを酸化雰囲気から保護するための酸化防止膜36として、プラズマCVD法により酸窒化シリコン(SiON)膜36aと酸化シリコン膜36bとをこの順に形成する。その酸窒化シリコン膜36aの厚さは例えば100nmであり、酸化シリコン膜36bの厚さは約130nmである。また、酸化シリコン膜36bの成膜ガスとしてはTEOSが採用される。
次いで、図1(c)に示すように、後述の強誘電体キャパシタの下部電極の結晶性を高め、最終的にはキャパシタ誘電体膜の結晶性を改善するために、スパッタ法により第1アルミナ膜(下地絶縁膜)37を厚さ約20nmに形成する。
次に、図2(a)に示す断面構造を得るまでの工程について説明する。
まず、スパッタ法により、プラチナ膜を厚さ約150nmに形成し、それを第1導電膜41とする。
次いで、強誘電体膜42として、PZT膜をスパッタ法により第1導電膜41上に厚さ約120nmに形成する。その強誘電体膜42の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜42の材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(Ta, Nb)2O9等のBi層状構造化合物や、PZTにランタンをドープしたPLZT、或いはその他の金属酸化物強誘電体で強誘電体膜42を構成してもよい。
続いて、強誘電体膜42を構成するPZTを酸素含有雰囲気中でRTA(Rapid Thermal Anneal)により結晶化する。そのRTAの条件は、例えば、基板温度720℃、処理時間120秒、昇温速度125℃/秒である。
その後に、強誘電体膜42の上に、スパッタ法により酸化イリジウム(IrO2)膜を厚さ約250nmに形成し、それを第2導電膜43とする。
なお、第2導電膜43は貴金属膜又は導電性酸化貴金属膜で構成さればよく、上記の酸化イリジウム膜に代えて、イリジウム膜やプラチナ膜等の貴金属膜を第2導電膜43として形成してもよい。
このように化学的に安定な貴金属を含む膜を第2導電膜43として形成することで、強誘電体膜42の構成元素が第2導電膜43と化学反応し難くなるので、強誘電体膜42の強誘電体特性が劣化するのを防止できる。
次いで、図2(b)に示すように、スパッタ法により窒化チタン(TiN)膜を50nm以下の厚さ、より好ましくは20〜50nmの厚さ、更に好ましくは30nmに形成し、それをマスク材料膜45とする。なお、マスク材料膜45は、ウエットエッチングによる除去が容易であって、レジストよりもエッチレートが低く、且つ第2導電膜43と異なる材料よりなる膜であれば特に限定されない。例えば、窒化チタン膜に代えて窒化チタンアルミニウム(TiNAl)膜をマスク材料膜45として形成してもよい。
その後に、マスク材料膜45の上にフォトレジストを塗布し、それを露光、現像することにより、キャパシタ上部電極形状の平面形状を有する第1レジストパターン46を形成する。
次に、図2(c)に示す断面構造を得るまでの工程について説明する。
図8は、その工程で使用されるICP(Inductively Coupled Plasma)エッチング装置100の構成図である。
このICPエッチング装置100は、チャンバ106の側壁102が石英(SiO2)よりなり、その側壁102の周囲には、チャンバ106内にプラズマを発生させるためのアンテナコイル103が巻かれている。このアンテナコイル103には、周波数が例えば13.56MHzの第1の高周波電源104が接続される。
一方、チャンバの106の下部には、シリコン基板20を載置するために基板載置台101が設けれ、チャンバ106内のイオンをシリコン基板20に引き付けるバイアス用の第2の高周波電源105が基板載置台101に高周波的に接続される。この第2の高周波電源105の周波数は特に限定されないが、本実施形態では460kHzとする。
更に、チャンバ106には、エッチングガスを導入するためのガス導入口106aと、ガスを排気してチャンバ106内を所定の圧力に減圧するためのガス排出口106bが設けられる。
図2(c)の工程では、このようなICPエッチング装置100において、第1レジストパターン46をマスクにして第1のエッチング条件でマスク材料膜45をドライエッチングし、エッチングされずに残ったマスク材料膜45を上部電極形状の補助マスク45aとする。
このときのエッチングガスとしては、例えばハロゲンガスと不活性ガスとの混合ガスが使用される。本実施形態では、ハロゲンガスとして塩素ガスを使用すると共に、不活性ガスとしてアルゴンガスを使用する。
ここで、エッチング対象であるマスク材料膜45は、ハロゲンガスとの化学反応によって容易にエッチングされる窒化チタンで構成されており、エッチング雰囲気のスパッタ作用に頼ってエッチングする必要は無い。
むしろ、エッチング雰囲気中のスパッタ作用が強すぎると、第1レジストパターン46が不必要にエッチングされてパターン崩れを起こしてしまう。そのため、上記した第1のエッチング条件としては、エッチング雰囲気のスパッタ作用によるエッチングよりも化学反応によるエッチングが支配的となるような条件を採用し、第1レジストパターン46がエッチングされるのを防止するのが好ましい。
エッチング雰囲気中のスパッタ作用は、エッチングガスにおける不活性ガスの流量比と、バイアス用の第2の高周波電源105のパワーの少なくとも一方を低くすることで弱められる。そこで、本実施形態では、上記の第1のエッチング条件において、塩素ガスとアルゴンガスの流量を共に80sccmにして不活性ガスの流量比を50%(=100×80/(80+80))と低くすると共に、第2高周波電源105のパワーを50〜400Wと低めにし、エッチング雰囲気のスパッタ作用による第1レジストパターン46のエッチングを防止する。
なお、その第1のエッチング条件では、第1の高周波電源104のパワーは500〜1200W、圧力は0.7Pa、基板温度は常温(20℃)とされる。
また、本実施形態では、このようなエッチングを終了した後でも、シリコン基板20をチャンバ106から取り出さず、引き続いて次の図3(a)の工程を行う。
その図3(a)の工程では、補助マスク45aと第1レジストパターン46とをマスクにして、第2のエッチング条件で第2導電膜43をエッチングすることにより、該第2導電膜43を上部電極43aにする。
このエッチングにおけるエッチングガスとしては、第1のエッチング条件と同様に、塩素ガスとアルゴンガスとの混合ガスが使用される。
ここで、第2導電膜43は、マスク材料膜45aに比べて化学反応に乏しい酸化イリジウムより構成されているので、エッチング雰囲気の化学反応に頼ってマスク材料膜45aをエッチングする第1のエッチング条件では、この第2導電膜43をエッチングするのが困難である。
そのため、上記の第2のエッチング条件として、エッチング雰囲気におけるスパッタ作用が強められる条件を採用し、そのスパッタ作用により第2導電膜43を物理的にエッチングするのが好ましい。
本実施形態では、第2のエッチング条件において塩素ガスの流量を10sccm、アルゴンガスの流量を50sccmとすることで、エッチングガスにおける不活性ガスの流量比を第1のエッチング条件よりも高い83%(=100×50/(10+50))とし、エッチング雰囲気のスパッタ作用を強める。更に、第2高周波電源105のパワーについても、第1エッチング条件よりも高い1400Wとし、エッチング雰囲気のスパッタ作用を更に強める。
なお、これ以外の条件、例えば第1の高周波電源104のパワーは2100W、圧力は0.7Pa、基板温度は常温とされる。
ところで、このようにスパッタ作用の強いエッチングでは、第2導電膜43が物理的にエッチングされるのと同時に、第1レジストパターン46の側面が後退する。そのため、このエッチングでは、化学反応性に乏しいイリジウムを含んだエッチング生成物が第1レジストパターン46の側面に付着し難くなり、除去が困難なエッチング生成物が補助マスク45aの上に残るのを防止できる。
次いで、図3(b)に示すように、基板温度を約200℃にしながら、酸素ガスと窒素ガスとの混合ガスをプラズマ化してなる雰囲気中において、補助マスク45a上に残存する第1レジストパターン46をアッシングして除去する。
これにより補助マスク45aの上面が全て露出することになるが、補助マスク45aは、上部電極43aのパターニングに使用したものであり、これ以降の工程では不要となる。もし、補助マスク45aが上部電極43a上に残存していると、酸素含有雰囲気中での処理、例えば後述の強誘電体キャパシタの回復アニールにおいて、TiNよりなる補助マスク45aが酸化することになる。こうなると、補助マスク45aが絶縁体となってしまうので、補助マスク45aの上に導電性プラグを形成しても、上部電極43aと導電性プラグとを電気的に接続できなくなり、上部電極43aの電圧をコントロールすることができなくなってしまう。
そこで、次の工程では、図3(c)に示すように、濃度が30wt%の過酸化水素水(H2O2)と濃度が30wt%の水酸化アンモニウム(NH4OH)溶液との混合溶液よりなるエッチング液にシリコン基板20を浸すことにより、補助マスク45aを常温でウエットエッチングして除去する。なお、上記のエッチング液の混合比は特に限定されないが、本実施形態では過酸化水素水:水酸化アンモニウム溶液:純水=3:1:10の混合比を採用する。
また、上記のエッチング液が入れられた槽の内部をポンプで攪拌しながらウエットエッチングを行うことで、補助マスク45aを安定して除去することができる。
このようなウエットエッチングの結果、上部電極43a上に有機系のエッチング残渣が残ることがあるので、例えばアッシング装置内において上部電極43aの表面を酸素プラズマに曝し、上記のエッチング残渣を除去するのが好ましい。
以上により、上部電極43aの清浄面が露出することになる。
次に、図4(a)に示すように、キャパシタ誘電体膜形状の第2レジストパターン47を上部電極43a上に形成し、その第2レジストパターン47をマスクにしながら強誘電体膜42をドライエッチングして、残された強誘電体膜42をキャパシタ誘電体膜42aとする。
その後に、第2レジストパターン47は除去される。
更に、図4(b)に示すように、上部電極43aと第1導電膜41のそれぞれの上に下部電極形状の第3レジストパターン48を形成する。そして、この第3レジストパターン48をマスクにして第1導電膜41をドライエッチングし、エッチング後に残った第1導電膜41を下部電極41aとする。その下部電極41aにおいて、キャパシタ誘電体膜42aからはみ出た部分はコンタクト領域CRとして機能する。
その後に、第3レジストパターン48を除去することで、図4(c)に示すように、下部電極41a、キャパシタ誘電体膜42a、及び上部電極43aで構成される強誘電体キャパシタQが第1アルミナ膜37上に形成される。
次に、図5(a)に示す断面構造を得るまでの工程について説明する。
まず、水素等の還元性雰囲気からキャパシタQを保護し、キャパシタ誘電体膜42aの劣化を防止するための第2アルミナ膜50をシリコン基板20の上側全面に形成する。その第2アルミナ膜50は、例えばスパッタ法により厚さ約50nmに形成する。
そして、エッチングやスパッタリング等によってここまでの工程でキャパシタ誘電体膜42aが受けたダメージを回復させるため、ファーネス内の酸素100%の雰囲気中で基板温度650℃、処理時間90分の条件で、キャパシタ誘電体膜42aに対して回復アニールを行う。
次に、TEOSガスを反応ガスとするプラズマCVD法により、第2アルミナ膜50の上に酸化シリコン膜51を厚さ約1500nmに形成する。その酸化シリコン膜51の上面には、キャパシタQを反映した凹凸が形成される。そこで、この凹凸を無くすために、酸化シリコン膜51の上面をCMP法により研磨して平坦化し、第2アルミナ膜50の平坦面上での酸化シリコン膜51の厚さを約1000nmにする。
その後、この酸化シリコン膜51の脱水処理として、酸化シリコン膜51の表面をN2Oプラズマに曝す。このようなN2Oプラズマ処理に代えて、炉の中で酸化シリコン膜51をアニールして脱水してもよい。
次いで、後の工程で発生する水素や水分からキャパシタQを保護するための第3アルミナ膜52を、酸化シリコン膜51の上にスパッタ法により厚さ約50nmに形成する。更に、この第3アルミナ膜52の上に、プラズマCVD法で酸化シリコン膜53を厚さ約200nmに形成する。
ここまでの工程により、キャパシタQの上には、酸化シリコン膜51、53と第3アルミナ膜52とで構成される第2層間絶縁膜54が形成されたことになる。
次に、図5(b)に示すように、第2層間絶縁膜54の上にフォトレジストを塗布し、それを露光、現像することにより、ホール形状の第1、第2窓55a、55bを備えた第4レジストパターン55を形成する。
そして、上記の第1、第2窓55a、55bを通じて第2層間絶縁膜54とその下の第2アルミナ膜50をエッチングすることにより、上部電極43aの上に第1ホール54aを形成すると共に、下部電極41aのコンタクト領域CR上に第2ホール54bを形成する。
この後に、第4レジストパターン55は除去される。
次いで、図6(a)に示すように、第2層間絶縁膜54の上にフォトレジストを再び塗布し、それを現像して、第1〜第3導電性プラグ32a〜32cのそれぞれの上に第3〜第5窓57c〜57eを備えた第5レジストパターン57を形成する。
更に、第3〜第5窓57c〜57eを通じて第2層間絶縁膜54、第1、2アルミナ膜37、50、及び酸化シリコン膜36bをエッチングすることにより、各導電性プラグ32a〜32cの上に第3〜第5ホール54c〜54eを形成する。このようなエッチングは、C4F8、Ar、O2、及びCOの混合ガスをエッチングガスとする平行平板プラズマエッチング装置で行われ、酸窒化シリコン膜36aがこのエッチングにおけるストッパ膜となる。
この後に、第5レジストパターン57は除去される。
次に、図6(b)に示す断面構造を得るまでの工程について説明する。
まず、平行平板プラズマエッチング装置内にシリコン基板20を入れ、エッチングガスとしてCHF3、Ar、及びO2の混合ガスをそのエッチング装置に供給する。これにより、第3〜第5ホール54c〜54eの下の酸窒化シリコン膜36aがエッチングされ、これらのホールに第1〜第3導電性プラグ32a〜32cが露出すると共に、第1、第2ホール54a、54b内の異物が除去されて、上部電極43aと下部電極41aの上面が清浄化される。
このように、キャパシタQ上の浅い第1、第2ホール54a、54bを形成する工程とは別の工程において、第1〜第3ソース/ドレイン領域23a〜23c上の深い第3〜第5ホール54c〜54eを形成することで、浅い第1ホール54aの下の上部電極43aがエッチング雰囲気に長時間曝されるのを防ぐことができ、その下のキャパシタ誘電体膜42aが劣化するのを抑制することが可能となる。
更に、第1〜第3導電性プラグ32a〜32cは、本工程が終了するまで、酸化防止膜36を構成する酸窒化シリコン膜36aによって覆われているので、各導電性プラグ32a〜32cを構成するタングステンが酸化してコンタクト不良を起こすのが防止される。
次に、図7(a)に示す断面構造を得るまでの工程について説明する。
まず、第1〜第5ホール54a〜54eの内面を清浄化するために、高周波電力でプラズマ化されたアルゴン雰囲気に各ホール54a〜54eの内面を曝し、その内面をスパッタエッチングする。そのエッチング量は、例えば、酸化シリコン膜の膜厚換算で約10nmとされる。そして、第1〜第5ホール54a〜54eの内面と第2層間絶縁膜54の上面とに、スパッタ法によりグルー膜として窒化チタン膜を厚さ約75nmに形成する。
続いて、CVD法によりグルー膜の上にタングステン膜を形成し、そのタングステン膜で第1〜第5ホール54a〜54eを完全に埋め込む。
その後に、第2層間絶縁膜54の上面上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を各ホール54a〜54eの中に残す。第1、第2ホール54a、54b内に残されたこれらの膜は、それぞれ上部電極43aと下部電極41aコンタクト領域CRに電気的に接続される第4、第5導電性プラグ60a、60bとされる。また、第3〜第5ホール54c〜54e内に残されたこれらの膜は、第1〜第3導電性プラグ32a〜32cと電気的に接続される第6〜第8導電性プラグ60c〜60eとされる。
次に、図7(b)に示す断面構造を得るまでの工程について説明する。
まず、第2層間絶縁膜54と第6〜第8導電性プラグ60c〜60eのそれぞれの上に、厚さが約60nmのチタン膜と厚さが約30nmの窒化チタン膜をこの順にスパッタ法により形成し、これらをバリアメタル層とする。次いで、金属積層膜として、スパッタ法により銅含有アルミニウム膜、チタン膜、及び窒化チタン膜をこの順にそれぞれ厚さ約360nm、5nm、70nmにバリアメタル層上に形成する。
次いで、この金属積層膜の上に、不図示の酸窒化シリコン膜を反射防止膜として形成した後、フォトリソグラフィにより上記の金属積層膜とバリアメタル層とをパターニングして、一層目金属配線62a〜62cと導電性パッド62dとを形成する。
続いて、第3層間絶縁膜63としてプラズマCVD法により酸化シリコン膜を形成した後、CMP法によりその第3層間絶縁膜63を平坦化する。その後に、フォトリソグラフィにより第3層間絶縁膜63をパターニングして導電性パッド62dの上にホールを形成し、そのホール内にタングステン膜を主に構成される第9導電性プラグ64を形成する。
この後は、2層目〜5層目金属配線や、これらの金属配線の間に層間絶縁膜を形成する工程に移るが、その詳細については省略する。
以上により、本実施形態に係るプレーナ型のFeRAMの基本構造が完成したことになる。
上記した本実施形態では、図3(a)における上部電極43aの形成時に、第1レジストパターン46と上部電極43aとが接するのを補助マスク45aにより防いだ。そのため、アッシングにより除去しきれなかった第1レジストパターン46の残渣が上部電極43aの上面に残らないので、酸素含有雰囲気中でキャパシタQに対して回復アニールを行っても、第1レジストパターン46の残渣に起因して上部電極43aの上面が荒れるのが防止される。
ところで、通常の半導体装置の製造工程では、25枚のシリコン基板20が1ロットとして管理されている。そして、連続した二つの工程がある場合、1ロットの全てに対して最初の工程を終了した後に、そのロットに対して次の工程を行うのが普通である。
例えば、図2(c)と図3(a)の工程については、1ロット内の全てのシリコン基板20に対して図2(c)のエッチング工程を行った後に、次の図3(a)のエッチング工程がそのロットに行われるのが普通である。
しかしながら、図2(c)と図3(a)の工程を同じチャンバ106を用いて行う場合に、上記のようにこれらの工程をロット単位で行うと、チャンバ106内に発生するパーティクルの数が、シリコン基板20に対して処理を行う度に増大することが本願発明者の調査により明らかとなった。
図9は、その調査結果を示すグラフである。
この調査では、チャンバ106において1ロットのシリコン基板20に対して図2(c)の工程を順に行い、次いで、同じチャンバ106において、その1ロットに対して図3(a)の工程を行った後に、各シリコン基板20上の欠陥数を求めた。
なお、検出された欠陥は、チャンバ106内のパーティクルに起因して発生したパターン異常であるため、図9の欠陥数はシリコン基板20上のパーティクル数に略等しい。
また、図9における横軸はシリコン基板20の処理枚数を示しており、1〜25枚が1ロット目、26〜50枚が2ロット目となる。
図9の矢印で示すように、1ロット目では、処理枚数が増えるにつれ欠陥数も増えている。このようなロット内での欠陥の増加傾向は、2ロット目にも現れている。
なお、1ロット目と2ロット目の間では、チャンバ106内の雰囲気が安定したため、欠陥の数が一時的に少なくなっている。
これに対し、本実施形態では、一枚のシリコン基板20に対して図2(c)のエッチング工程が終了したら、そのシリコン基板20をチャンバ106から取り出さず、引き続いて図3(a)の工程を行い、これら図2(c)と図3(a)の工程をあたかも一つのエッチング工程のようにした。
図10は、このように一枚のシリコン基板20に対して図2(c)と図3(a)の工程を連続して行った場合における、シリコン基板20の処理枚数と、シリコン基板20上の欠陥数との関係を調査して得られたグラフである。
図10に示されるように、本実施形態では、図9のような欠陥数の増加傾向がロット内に現れていない。
この結果から、チャンバ106内におけるパーティクルの発生を抑えて半導体装置の欠陥数を低減するには、本実施形態のように一枚のシリコン基板20に対して図2(c)と図3(a)のそれぞれの工程を連続して行うのが好ましいことが明らかとなった。
本願発明者は、本実施形態においてこのようにパーティクルが減少する理由を以下のように推測した。
図11は、チャンバ106におけるパーティクルの発生要因の推測モデル図である。
既述のように、図2(c)におけるマスク材料膜45のエッチングは、主にエッチングガス中の塩素との化学反応によって進行するので、この工程で発生するエッチング生成物の大部分はガス状となってチャンバ106の外に排気され、チャンバ106の側壁102に再付着するエッチング生成物120は少ない。
従って、側壁102に再付着するエッチング生成物120の厚さT1と、この工程において側壁102がエッチングされる深さD1との大小関係は、T1<D1になると推測される。
つまり、マスク材料膜45のエッチングでは、側壁102へのエッチング生成物120の再付着よりも、側壁102のエッチングの方が支配的になると推測される。
そのため、図10の調査結果におけるようにマスク材料膜45のエッチングを1ロットのシリコン基板20に対して連続的に行うと、側壁102に元々付着しているエッチング生成物120がエッチング雰囲気に長時間曝され、エッチング生成物120の一部がシリコン基板20上に堆積し、図10におけるような欠陥の増加傾向が現れたものと推測される。
一方、図3(a)における第2導電膜43のエッチングでは、第2導電膜43が化学反応に乏しいイリジウムを含むため、このエッチングにより発生するエッチング生成物の大部分は、ガス状とならずにチャンバ106の側壁102に付着する。
従って、この工程においてチャンバ106の側壁102に再付着するエッチング生成物の厚さT2と、チャンバ106の側壁102がエッチングされる深さD2との大小関係はT2>D2になると推測される。
つまり、第2導電膜43のエッチングでは、側壁102のエッチングよりも、側壁102へのエッチング生成物120の再付着の方が支配的となる。
このような推測に基づくと、本実施形態のように一枚のシリコン基板20に対して図2(c)と図3(a)の工程を連続して行えば、マスク材料膜45のエッチング(図2(c))においてエッチング生成物120がエッチング雰囲気に曝されても、その後の第2導電膜43のエッチング(図3(a))において側壁102にエッチング生成物120が新たに堆積する。
従って、第2導電膜43のエッチングが終了した時点では、エッチング生成物120の表面が固められて安定し、エッチング生成物120に起因したパーティクルがシリコン基板20上に付着し難くなる。
以上のように、エッチングガスとの化学反応を主に利用するマスク材料膜45のエッチング工程と、エッチングガスのスパッタ作用を主に利用する第2導電膜43のエッチング工程とをこの順に行う本実施形態では、チャンバ106からシリコン基板20を出さずにこれらの工程を連続して行うことにより、シリコン基板20のパーティクル数の増加傾向を抑制することができ、ひいては半導体装置の歩留まりを向上させることが可能となる。
以下に、本発明の特徴を付記する。
(付記1) 半導体基板の上方に下地絶縁膜を形成する工程と、
前記下地絶縁膜の上に、第1導電膜、強誘電体膜、及び貴金属を含む第2導電膜を順に形成する工程と、
前記第2導電膜の上に、該第2導電膜とは異なる材料で構成されるマスク材料膜を形成する工程と、
前記マスク材料膜の上にレジストパターンを形成する工程と、
エッチングチャンバ内において、前記レジストパターンをマスクにしながら前記マスク材料膜をエッチングすることにより、該マスク材料膜を補助マスクにする工程と、
前記エッチングチャンバから前記半導体基板を取り出さずに、該エッチングチャンバ内において、前記補助マスクと前記レジストパターンとをマスクにしながら前記第2導電膜をエッチングすることにより、該第2導電膜を上部電極にする工程と、
前記レジストパターンを除去する工程と、
前記補助マスクを除去する工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜にする工程と、
前記第1導電膜をパターニングして下部電極にし、該下部電極、前記キャパシタ誘電体膜、及び前記上部電極でキャパシタを構成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記2) 前記マスク材料膜を前記補助マスクにする工程は、第1のエッチング条件で前記マスク材料膜をエッチングすることにより行われ、
前記第2導電膜を前記上部電極にする工程は、エッチング雰囲気中のスパッタ作用が前記第1のエッチング条件よりも強くなるような第2のエッチング条件で前記第2導電膜をエッチングすることにより行われることを特徴とする付記1に記載の半導体装置の製造方法。
(付記3) 前記第1のエッチング条件及び前記第2のエッチング条件のいずれにおいても前記エッチング雰囲気にバイアス電力を印加し、
前記第2のエッチング条件では、前記第1のエッチング条件におけるよりも前記バイアス電力のパワーを大きくすることを特徴とする付記2に記載の半導体装置の製造方法。
(付記4) 前記第1のエッチング条件及び前記第2のエッチング条件のいずれにおいても、エッチングガスとしてハロゲンガスと不活性ガスとの混合ガスを使用し、
前記第2のエッチング条件では、前記エッチングガスにおける前記不活性ガスの流量比を前記第1のエッチング条件におけるよりも高めることを特徴とする付記2に記載の半導体装置の製造方法。
(付記5) 前記ハロゲンガスとして塩素ガスを使用し、前記不活性ガスとしてアルゴンガスを使用することを特徴とする付記4に記載の半導体装置の製造方法。
(付記6) 前記エッチングチャンバとして、ICP(Inductively Coupled Plasma)エッチング装置のチャンバを使用することを特徴とする付記1に記載の半導体装置の製造方法。
(付記7) 前記第2導電膜として、貴金属膜又は導電性酸化貴金属膜を形成することを特徴とする付記1に記載の半導体装置の製造方法。
(付記8) 前記第2導電膜として、イリジウム膜、プラチナ膜、及び酸化イリジウム膜のいずれかを形成することを特徴とする付記6に記載の半導体装置の製造方法。
(付記9) 前記マスク材料膜として、窒化チタン膜及び窒化チタンアルミニウム膜を形成することを特徴とする付記1に記載の半導体装置の製造方法。
(付記10) 前記補助マスクを除去する工程は、過酸化水素と水酸化アンモニウムとの混合溶液をエッチング液とするウエットエッチングにより行われることを特徴とする付記1に記載の半導体装置の製造方法。
(付記11) 前記キャパシタを構成した後に、酸素雰囲気中で前記キャパシタ誘電体膜をアニールする工程を有することを特徴とする付記1に記載の半導体装置の製造方法。
(付記12) 前記キャパシタを構成した後に、該キャパシタを覆う層間絶縁膜を形成する工程を有することを特徴とする付記1に記載の半導体装置の製造方法。
(付記13) 前記第1導電膜をパターニングして前記下部電極にする工程において、該下部電極のコンタクト領域を前記キャパシタ誘電体膜からはみ出して形成すると共に、
前記層間絶縁膜を形成する工程の後に、前記下部電極の前記コンタクト領域上の該層間絶縁膜にホールを形成する工程と、前記下部電極と電気的に接続される導電性プラグを該ホール内に形成する工程とを有することを特徴とする付記12に記載の半導体装置の製造方法。
図1(a)〜(c)は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その1)である。 図2(a)〜(c)は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その2)である。 図3(a)〜(c)は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その3)である。 図4(a)〜(c)は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その4)である。 図5(a)、(b)は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その5)である。 図6(a)、(b)は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その6)である。 図7(a)、(b)は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その7)である。 図8は、本発明の実施の形態で使用されるICPエッチング装置100の構成図である。 図9は、図2(c)と図3(a)のそれぞれの工程をロット単位で行った場合における、シリコン基板の処理枚数と欠陥数との関係を調査して得られたグラフである。 図10は、一枚のシリコン基板に対して図2(c)と図3(a)の工程を連続して行った場合における、シリコン基板の処理枚数と欠陥数との関係を調査して得られたグラフである。 図11は、エッチングチャンバにおけるパーティクルの発生要因の推測モデル図である。
符号の説明
20…シリコン基板、41…第1導電膜、41a…下部電極、42…強誘電体膜、42a…キャパシタ誘電体膜、43…第2導電膜、43a…上部電極、21…素子分離絶縁膜、22…pウェル、23a〜23c…第1〜第3ソース/ドレイン領域、24a〜24c…第1〜第3ソース/ドレインエクステンション、25a、25b…ゲート電極、26…絶縁性サイドウォール、27…高融点金属シリサイド層、28…ゲート絶縁膜、29…窒化シリコン膜、30…酸化シリコン膜、31…第1層間絶縁膜、32a〜32c…第1〜第3導電性プラグ、36…酸化防止膜、36a…酸窒化シリコン膜、36b…酸化シリコン膜、37…第1アルミナ膜、45…マスク材料膜、45a…補助マスク、46…第1レジストパターン、47…第2レジストパターン、48…第3レジストパターン、50…第2アルミナ膜、51…酸化シリコン膜、52…第3アルミナ膜、53…酸化シリコン膜、54…第2層間絶縁膜、54a〜54d…第1〜第5ホール、55…第4レジストパターン、55a、55b…第1、第2窓、57…第5レジストパターン、57c〜57d…第3〜第5窓、60a〜60e…第4〜第8導電性プラグ、62a〜62c…一層目金属配線、62d…導電性パッド、64…第9導電性プラグ、100…ICPエッチング装置、101…基板載置台、102…側壁、103…アンテナコイル、104…第1の高周波電源、105…第2の高周波電源、106…チャンバ、106a…ガス導入口、106b…ガス排出口。

Claims (5)

  1. 半導体基板の上方に下地絶縁膜を形成する工程と、
    前記下地絶縁膜の上に、第1導電膜、強誘電体膜、及び貴金属を含む第2導電膜を順に形成する工程と、
    前記第2導電膜の上に、該第2導電膜とは異なる材料で構成されるマスク材料膜を形成する工程と、
    前記マスク材料膜の上にレジストパターンを形成する工程と、
    エッチングチャンバ内において、前記レジストパターンをマスクにしながら前記マスク材料膜をエッチングすることにより、該マスク材料膜を補助マスクにする工程と、
    前記エッチングチャンバから前記半導体基板を取り出さずに、該エッチングチャンバ内において、前記補助マスクと前記レジストパターンとをマスクにしながら前記第2導電膜をエッチングすることにより、該第2導電膜を上部電極にする工程と、
    前記レジストパターンを除去する工程と、
    前記補助マスクを除去する工程と、
    前記強誘電体膜をパターニングしてキャパシタ誘電体膜にする工程と、
    前記第1導電膜をパターニングして下部電極にし、該下部電極、前記キャパシタ誘電体膜、及び前記上部電極でキャパシタを構成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記マスク材料膜を前記補助マスクにする工程は、第1のエッチング条件で前記マスク材料膜をエッチングすることにより行われ、
    前記第2導電膜を前記上部電極にする工程は、エッチング雰囲気中のスパッタ作用が前記第1のエッチング条件よりも強くなるような第2のエッチング条件で前記第2導電膜をエッチングすることにより行われることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記第1のエッチング条件及び前記第2のエッチング条件のいずれにおいても前記エッチング雰囲気にバイアス電力を印加し、
    前記第2のエッチング条件では、前記第1のエッチング条件におけるよりも前記バイアス電力のパワーを大きくすることを特徴とする請求項2に記載の半導体装置の製造方法。
  4. 前記第1のエッチング条件及び前記第2のエッチング条件のいずれにおいても、エッチングガスとしてハロゲンガスと不活性ガスとの混合ガスを使用し、
    前記第2のエッチング条件では、前記エッチングガスにおける前記不活性ガスの流量比を前記第1のエッチング条件におけるよりも高めることを特徴とする請求項2に記載の半導体装置の製造方法。
  5. 前記エッチングチャンバとして、ICP(Inductively Coupled Plasma)エッチング装置のチャンバを使用することを特徴とする請求項1に記載の半導体装置の製造方法。
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