JP2006310752A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】接続層の形成が完了した下部構造物の上に形成される金属配線のステップカバレッジ特性を改善して信頼性を向上可能な半導体素子の製造方法を提供すること。
【解決手段】接触口(23)に沿って層間絶縁膜(22)上にTiNバリア金属膜(44)を形成するステップと、TiNバリア金属膜上にタングステン膜を形成するステップと、タングステン膜に対して過度エッチングを伴う第1エッチングを行い、接触口の内部に埋め込まれるタングステンプラグ(45A)を形成するステップと、露出したTiNバリア金属膜に対して第2エッチングを行い、第1エッチング時に生成された接触口のトップ部の側壁の垂直プロファイルをスローププロファイル(45D)に緩和させるステップと、全面にアルミニウム膜を形成するステップと、該アルミニウム膜を選択的にパターニングし、アルミニウム金属配線を形成するステップとを含む。
【選択図】図3

Description

本発明は、半導体製造技術に関し、特に、半導体素子の製造方法に関する。
半導体素子が超高集積化されることにより、製作するデザインルールが継続的に微細し、これにより高段差のサブハーフミクロン(Sub half micron)の大きさの接触口(コンタクトホール、ビアホールともいう)を再現性良く埋め込み、半導体素子の信頼性を確保することができる、大量生産に適合した接触口の埋め込み技術選択が要求されている。接触口を埋め込む技術は、層間絶縁膜や後続工程の多層配線工程全体に重要な影響を及ぼすためである。
近年では、比抵抗が非常に低く、コンタクト抵抗の側面から有利な接触口の埋め込み技術としてタングステンプラグ工程(W Plug process)が提案された。
図1A〜図1Cは、従来の技術に係るタングステンプラグ工程を用いた半導体素子の金属配線形成方法の各工程を示す断面図である。
図1Aに示されているように、ゲート電極またはビットラインのような段差物(図示せず)が形成されたシリコン基板11上に層間絶縁膜12を蒸着により形成(以下、単に「蒸着」と記す)し、平坦化する。
次いで、層間絶縁膜12を選択的にパターニングし、段差物またはシリコン基板11の表面(通常はソース/ドレイン)を開放させる金属配線コンタクトホール13を形成した後、コンタクトホール13のプロファイル(形状)に沿って、層間絶縁膜12上にTi及びTiN(またはTiNのみ)からなるバリア金属膜14を蒸着する。
次いで、バリア金属膜14上に、コンタクトホール13を満たすまでタングステン膜15を蒸着する。
次に、図1Bに示されているように、ICP(Inductively Coupled Plasma)型のプラズマエッチング装置においてフッ素系のプラズマを用いて、タングステン膜15を全面ドライエッチングする。フッ素系プラズマには、例えばSFプラズマを用いる。
タングステン膜15の全面ドライエッチングによって、コンタクトホール13に埋め込まれたタングステンプラグ15Aを形成するが、タングステンプラグ15Aの完全な分離のために一定量以上の過度エッチング(Over etch)を必ず行う。すなわち、コンタクトホール13の外部領域のタングステン膜15を完全にエッチングし、コンタクトホール内部にだけタングステンプラグ15Aが残留するように過度エッチングを行う。このように過度エッチングを行うと、コンタクトホール13に埋め込まれたタングステンプラグ15Aの上部で深さD程度のタングステン膜の損失部15Bが発生することが避けられない。
このように過度エッチングを行う理由は、コンタクトホールの外部領域にタングステン膜の一部が残留し、残膜になると、後続のアルミニウムエッチングの際に、用いるClプラズマのタングステン膜のエッチング速度が非常に低いため、アルミニウムエッチング後にもタングステン膜の一部が残留し、アルミニウム配線間の短絡を招くためである。
次に図1Cに示されているように、タングステンプラグ15Aを含む全面にTi及びTiNからなるライナー金属膜(Liner metal layer)16を蒸着した後、ライナー金属膜16上にアルミニウム膜15を蒸着する。
後続の工程でアルミニウム膜15をパターニングし、アルミニウム金属配線を形成する。
しかし、上述した従来の技術は、タングステンプラグ15Aを形成するためのタングステン膜の全面ドライエッチングの際、必ず行う過度エッチングにより発生するコンタクトホール上部でタングステン膜の損失部15Bの発生を防止できず、後続のアルミニウム膜の蒸着時に、ステップカバレッジ不良を招いて、ボイド(Void)Vが発生する問題がある。すなわち、タングステン膜の損失部15Bのプロファイルがコンタクトホールの上部の側壁で非常に険しい垂直のプロファイルを有するため、この垂直プロファイルによりアルミニウム膜のステップカバレッジ特性が劣化する。
このようなボイドVは、後続の電気的なストレスによりアルミニウム金属配線のEM(Electro Migration)現象を発生させ、アルミニウム金属配線及びタングステンプラグの不良を招く問題がある。
近年の半導体素子は、高速で動作する製品が多いため、電気的ストレスが加えられる程度及び頻度が多くなっており、信頼性不良を招く可能性が非常に高い。
上述したような問題点は、単にタングステンプラグ及びアルミニウム金属配線だけに発生するものではなく、半導体素子の製造工程のうち、コンタクトプラグを含む接続層を接触口(ビアホール、コンタクトホール)に埋め込み、その後に金属配線を形成する全ての工程で発生しているのが実情である。
本発明は、上述した従来の技術の問題を解決するためになされたものであって、その目的は、コンタクトプラグのような接続層工程が完了した下部構造物上部に形成される金属配線のステップカバレッジ特性を改善して、素子の信頼性を向上させることができる半導体素子の製造方法を提供することにある。
上記の目的を達成するために、本発明の第1の半導体素子の製造方法は、基板上に接触口を有する層間絶縁膜を形成するステップと、前記接触口の形状に沿って前記層間絶縁膜上にバリア金属膜を形成するステップと、該バリア金属膜上に前記接触口の内部を満たすまで第1導電膜を形成するステップと、該第1導電膜に対して、少なくとも過度エッチングを伴う第1エッチングを行い、前記接触口の内部に埋め込まれる接続層を形成するステップと、前記第1エッチングの後、露出された前記バリア金属膜に対して第2エッチングを行って前記第1エッチング時に生成された前記接触口のトップ部の側壁の垂直プロファイルをスローププロファイルに緩和させるステップと、前記第2エッチングが行われたバリア金属膜を含む全面に第2導電膜を形成するステップと、該第2導電膜を選択的にパターニングし、金属配線を形成するステップとを含むことを特徴としている。第1エッチング及び第2エッチングは、ICPをプラズマソースとして用いるプラズマエッチング装置において全面ドライエッチングで行われることを特徴とする。
また、本発明の第2の半導体素子の製造方法は、基板上に接触口を有する層間絶縁膜を形成するステップと、前記接触口の形状に沿って、前記層間絶縁膜上にTiNバリア金属膜を形成するステップと、該TiNバリア金属膜上に前記接触口の内部を満たすまでタングステン膜を形成するステップと、該タングステン膜に対して少なくとも過度エッチングを伴う第1エッチングを行い、前記接触口の内部に埋め込まれるタングステンプラグを形成するステップと、前記第1エッチングの後、露出されたTiNバリア金属膜に対して第2エッチングを行い、前記第1エッチング時に生成された前記接触口のトップ部の側壁の垂直プロファイルをスローププロファイルに緩和させるステップと、前記第2エッチングが行われたTiNバリア金属膜を含む全面にアルミニウム膜を形成するステップと、該アルミニウム膜を選択的にパターニングし、アルミニウム金属配線を形成するステップとを含むことを特徴としている。前記第2エッチングは、ICPをソースとして用いるプラズマエッチング装置から全面ドライエッチングで行うことができる。また、前記第2エッチングは、前記TiNバリア金属膜を物理化学的エッチングするガス(三塩化ホウ素ガス)を主エッチングガスとして用い、少なくとも150W以上(望ましくは150W〜300W)のバイアスパワーを用いて行ってもよい。また、前記第2エッチングは、前記TiNバリア金属膜を物理化学的エッチングするガス(三塩化ホウ素ガス)を主エッチングガスとして用い、該主エッチングガスに前記バリア金属膜を化学的エッチングするガス(塩素ガス)を添加し、少なくとも150W以上(望ましくは150W〜300W)のバイアスパワーを用いて行ってもよい。また、前記第2エッチングは、前記TiNバリア金属膜を物理的エッチングするガス(アルゴンガス)を主エッチングガスとして用い、少なくとも150W以上(150W〜300W)のバイアスパワーを用いて行ってもよい。また、前記第2エッチングは、前記TiNバリア金属膜を物理的エッチングするガス(アルゴンガス)を主エッチングガスとして用い、該主エッチングガスに前記バリア金属膜を化学的エッチングするガス(塩素ガス)を添加し、少なくとも150W以上(150W〜300W)のバイアスパワーを用いて行ってもよい。
本発明は、金属配線が蒸着される前に接続層上部に形成された欠損空間のエッジをスローププロファイルに緩和させることによって、金属配線のステップカバレッジ特性を向上させ、半導体素子の信頼性を向上させることができる。
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
図2A〜図2Eは、本発明の実施の形態に係る半導体素子の製造方法の各工程を示す断面図である。
図2Aに示されているように、ゲート電極、ビットラインなどの段差物(図示せず)が形成されたシリコン基板21上に層間絶縁膜22を蒸着した後、層間絶縁膜22をフォトマスク及びドライエッチング工程によってエッチングし、段差物またはシリコン基板21の表面(通常はソース/ドレイン)を開放させる接触口23を形成する。ここで、接触口23は、コンタクトホールまたはビアホールであって、コンタクトホールは、通常はシリコン基板と金属配線との間、ビットラインとシリコン基板との間、シリコン基板とストレージノードとの間の接続のためのものであり、ビアホールは、金属配線間の接続のための接続層(「ビア」ともいう)が埋め込まれた構造をしている。
次に、接触口23の底に形成された自然酸化膜や接触口23の底に残留するエッチング残留物を除去するために、洗浄を行う。この洗浄は、硫酸HSOに5分間浸漬(Dip)させた後、再び200:1に稀釈されたフッ酸HF溶液に90秒間浸漬させる方法で行う。
次に、図2Bに示されているように、接触口23のプロファイルに沿って、層間絶縁膜22上にバリア金属膜24を形成する。このバリア金属膜24は、Ti及びTiN、またはTiNで形成され、その厚さは、100Å〜200Åの厚さである。
次いで、バリア金属膜24上に接触口23の内部を完全に満たすまで第1導電膜25を蒸着する。ここで、第1導電膜25は、後続するエッチングによって接触口23に埋め込まれた接続層となる膜であり、タングステン膜で形成される。
次に、図2Cに示されているように、第1導電膜25をエッチングし、接触口23内部に埋め込まれた接続層25Aを形成する。接続層25Aは、使用目的によって通常、コンタクト、コンタクトプラグ、プラグ、ビアと称されるものである。
この時、第1導電膜25のエッチングには、接触口23の外部領域、すなわち、接触口23の外側の層間絶縁膜22上に形成されたバリア金属膜24上の第1導電膜25を完全にエッチングによって除去し、接触口23の内部にだけ接続層25Aが埋め込まれた状態にするために、全面ドライエッチング(Blanket dry etch)を用いる。
以下、第1導電膜25の全面ドライエッチングを「第1全面ドライエッチング」と略称する。
例えば、第1全面ドライエッチング時、第1導電膜25がタングステン膜である場合には、ICP(Inductively Coupled Plasma)をプラズマソースとして用いるプラズマエッチング装置においてフッ素系(Fluorine base)プラズマを用いてタングステン膜を全面ドライエッチングする。ここで、フッ素系プラズマは、SFガスを用いたプラズマであり、SF6ガスは、タングステン膜を容易にエッチングできるガスである。
上述したように、第1導電膜25に対する第1全面ドライエッチングによって接触口23の内部に埋め込まれた接続層25Aを形成するが、第1全面ドライエッチングは、隣り合う接続層25Aの間を完全に分離するために、少なくとも一定量以上の過度エッチング(Over etch)を必ず伴う。すなわち、接触口23の外部領域の第1導電膜25を完全にエッチングし、接触口23の内部にだけ接続層25Aが残留するように過度エッチングを必ず行う。
上述したように、少なくとも過度エッチングを伴う第1全面ドライエッチングを行うと、接触口23に埋め込まれた接続層25Aの上部で、第1導電膜25が除去されて形成された空間25Bが発生することが避けられない。この第1導電膜25が欠損して形成された空間25Bを、以下「第1導電膜欠損空間25B」と略称する。第1導電膜欠損空間25Bは、接触口23のトップ部の側壁(Top region sidewall)が略90度の角度を成す垂直プロファイル(Vertical profile)25Cを有する。
このように、第1全面ドライエッチング時、過度エッチングを行う理由は、接触口23の外部領域で第1導電膜25が残留し、残膜を形成すると、後続の金属配線のための第2導電膜のエッチング後にも依然として第1導電膜25の残膜が残留するようになり、金属配線間の短絡を招くためである。このような理由によって第1全面ドライエッチングでは、必須的に過度エッチングを伴う。
例えば、第1導電膜25がタングステン膜であり、金属配線用の第2導電膜がアルミニウム膜であり、アルミニウム膜のエッチングをClプラズマで行うと、後続のアルミニウム膜をエッチングする時に用いるClプラズマのタングステン膜に対するエッチング速度が非常に低いため、アルミニウムのエッチング後に依然としてタングステン膜が残留してアルミニウム配線間の短絡を招く。
上述したように、第1導電膜25を過度エッチングし、接続層25Aを形成した後に、垂直プロファイルの第1導電膜欠損空間25Bが発生した状態で、そのまま金属配線膜として用いられる第2導電膜を蒸着すると、ステップカバレッジ不良でボイドが発生するようになる。
第2導電膜のステップカバレッジ不良を防止するために、本発明では第1導電膜欠損空間25Bのエッジ、すなわち、接触口23のトップ部の側壁のプロファイルを垂直プロファイル25Cからスローププロファイル25D(図2D参照)に緩和させようとする。
第1導電膜欠損空間25Bのエッジをスローププロファイル25Dに緩和させるために、本発明では、接続層25Aを形成する第1全面ドライエッチングを行った後、図2Dに示されているように、同じプラズマエッチング装置のチャンバー内において、即ちインシチュ(in situ)で、または別のプラズマソースを用いるプラズマエッチング装置において、即ちエクスシチュ(ex situ)で、追加して全面ドライエッチングを行う。以下、第1導電膜欠損空間25Bのエッジをスローププロファイル25Dに緩和させるために行う追加の全面ドライエッチングを「第2全面ドライエッチング」と略称する。
第2全面ドライエッチングを行った結果を説明すると、バリア金属膜24がエッチングされ、第1導電膜欠損空間25Bのエッジがスローププロファイル25Dとなる。ここで、スローププロファイル25Dを具現するための第2全面ドライエッチングには、いろいろなレシピーが適用可能である。
なお、第2全面ドライエッチングの多様な実施の形態は、図3〜図6を参照して後述する。
上述したように、スローププロファイル25Dに緩和させる第2全面ドライエッチングを行った後に、図2Eに示されているように、スローププロファイル25Dを有する第1導電膜欠損空間25Bを含む全面にTi及びTiNからなるライナー金属膜(Liner metal layer)26を蒸着した後、ライナー金属膜26上に第2導電膜27を蒸着する。この時、第2導電膜27が蒸着される前の下部構造がスローププロファイル25Dを有するため、第2導電膜27は、ステップカバレッジ特性が向上し、ボイドを生じること無く蒸着される。
後続の工程で、第2導電膜27をパターニングし、金属配線を形成する。ここで、金属配線を形成する元となる第2導電膜27は、アルミニウムであり、アルミニウム膜のエッチングは、Clプラズマで行う。
以下、図3〜図6に示されているように、本発明の実施の形態における第2全面ドライエッチングの様々な実施方法を説明する。なお、図3〜図6において、バリア金属膜は、TiNで形成した「TiNバリア金属膜44」であり、第1導電膜は、タングステンで形成した「タングステン膜45」であると仮定し、接続層は、タングステンで形成した「タングステンプラグ45A」、第1導電膜欠損空間は、「タングステンプラグ欠損空間45B」であると仮定する。その他の部分の符号は、図2Dと同じ符号を用いる。
そして、第1全面ドライエッチングと第2全面ドライエッチングとは、ICPをプラズマソースとして用いるICP型プラズマエッチング装置のチャンバーにおいてインシチュで行うと仮定する。一方、第1全面ドライエッチングと第2全面ドライエッチングとは、別のプラズマソースを用いるプラズマエッチング装置においてエクスシチュで行うことができる。
図3は、本発明の実施の形態における第2全面ドライエッチングの第1の方法を示す断面図である。
図3に示されているように、第1導電膜であるタングステン膜45の第1全面ドライエッチングによってタングステンプラグ45Aを形成した後、タングステンプラグ欠損空間45Bのエッジを垂直プロファイルからスローププロファイル45Dに緩和させるために、TiNバリア金属膜44に対する第2全面ドライエッチングを行う。
ここで、第1全面ドライエッチングと第2全面ドライエッチングとは、上述したように、ICP(Inductively Coupled Plasma)をプラズマソースとして用いるプラズマエッチング装置で行い、第1全面ドライエッチングは、フッ素系ガスを主エッチングガスとして用いてタングステン膜を全面ドライエッチングする。例えば、第1全面ドライエッチングは、SF、CFまたはNFガスを主エッチングガスとして用い、CFを用いる場合には、酸素ガスを添加して行う。
第1全面ドライエッチング後に行う第2全面ドライエッチングは、ICPをプラズマソースとして用いるプラズマエッチング装置で行い、主エッチングガスとして三塩化ホウ素BClガスを用いて、バイアスパワーを少なくとも150W以上(望ましくは150W〜300W)の高いパワーを印加して行う。この時、三塩化ホウ素BClガスの流量は、50sccm〜500sccmに設定する。
このような条件の第2全面ドライエッチングを行うと、第2全面ドライエッチングの雰囲気にTiNバリア金属膜44とタングステンプラグ45Aとが露出され、第2全面ドライエッチング用の三塩化ホウ素BClガスによりTiNバリア金属膜44のエッチングが行われ、コンタクトホールの外部領域のTiNバリア金属膜44が除去される。
そして、TiNバリア金属膜44のエッチングは、接触口23の外部領域はもちろん、接触口23の内部のトップ部の側壁でも行われ、タングステンプラグの欠損空間45Bの垂直プロファイルを提供している接触口23のトップ部の側壁であるTiNバリア金属膜44は、三塩化ホウ素BClガスの固有エッチング特性及び高いバイアスパワーを印加することによるスパッタリング効果が同時に具現されることによって浸食(erosion)され、スローププロファイル45Dを有するようにエッチングされる。
このように、三塩化ホウ素BClガスと高いバイアスパワーとを用いて、第2全面ドライエッチングを行う場合に、TiNバリア金属膜44がエッチングされる原理は、下記の通りである。
TiNは、化学的エッチング特性を有する塩素Clガスによりエッチングされるという特性があり、第2全面ドライエッチングの際、主エッチングガスとして塩素成分Clを含む三塩化ホウ素BClガスを用いるため、TiNバリア金属膜44がエッチングされるのである。
TiNバリア金属膜44が三塩化ホウ素BClガスによりエッチングされるメカニズムを詳細に説明すると、三塩化ホウ素BClガスの中の塩素成分Clにより化学的エッチングが進行し、同時に三塩化ホウ素BClの中のホウ素成分Bにより物理的エッチングが進行する。参考に、ホウ素Bは、エッチングガスとして用いる場合、主に物理的エッチング特性を示すことが知られている。
参考に、プラズマエッチング装置を用いた全面ドライエッチングは、物理的エッチング、化学的エッチング、及び物理化学的エッチングに分類できる。
物理的エッチングは、Ar、He、Xeなどのように、不活性ガスを用い、プラズマを発生させ、そのプラズマ内の陽イオンをウェーハに垂直に入射させ、被エッチング層を純粋に物理的にエッチングする方法であり、化学的エッチングは、被エッチング層とプラズマ状態で化学的に反応がよく起きるガスを選択し、プラズマを発生させ、そのプラズマ内の活性化された中性のラジカルを用いて、純粋に化学的にエッチングする方法であり、物理化学的エッチングは、プラズマ内の陽イオンをウェーハに入射させ、イオンの強力な衝突エネルギーを用いると同時に被エッチング層と化学反応がよく起きるラジカルとを用いることによって、エッチング速度を1桁、例えば、1Å/1秒程度増大させることができるようにシナジー効果を生じさせる方法である。
上述したような原理により、第2全面ドライエッチングの第1の方法は、三塩化ホウ素BClガスを主エッチングガスにし、TiNバリア金属膜44を物理化学的エッチングでエッチングすることによって、スローププロファイル45Dを得ることができる。
以下、TiNバリア金属膜44に対する第2全面ドライエッチングを詳細に説明する。
三塩化ホウ素BClガスを主エッチングガスとして用いると、TiNバリア金属膜44に対して、物理化学的エッチングが行われる。すなわち、三塩化ホウ素BClガスの塩素成分Clは、TiNバリア金属膜44の化学的エッチングを進行させ、三塩化ホウ素BClガスのホウ素成分Bは、TiNバリア金属膜44の物理的エッチングを進行させる。
仮に、TiNバリア金属膜44を第2全面ドライエッチングする場合、ホウ素成分Bだけを用いた物理的エッチングだけを用いると、接触口23の外部領域のTiNバリア金属膜44は、完全に除去できるが、接触口23のトップ部の側壁では、TiNバリア金属膜44のエッチングが行われないため、スローププロファイルを得ることができない。
そして、塩素成分Clを用いた化学的エッチングだけを用いると、化学的エッチングは、方向性がない等方性エッチングであるため、接触口23のトップ部の側壁でスローププロファイル45Dを得ることはできるが、接触口23の外部領域では、TiNバリア金属膜44がエッチングされずに残留する、TiNの残膜が形成される問題を招く。
したがって、第2全面ドライエッチングの第1の方法は、接触口23のトップ部の側壁でスローププロファイル45Dを得、且つ接触口の外部領域のTiNを残留させずに除去するために、接触口23の外部領域のTiNバリア金属膜44は、物理的エッチング及び化学的エッチングが同時に行われるようにし、速い速度でエッチングする反面、接触口23のトップ部の側壁では、TiNバリア金属膜44の化学的エッチングが進行し、スローププロファイル45Dを形成するように、三塩化ホウ素ガスを用いる。すなわち、三塩化ホウ素ガスを用いると、物理化学的エッチングを行うことができる。
そして、第2全面ドライエッチングの第1の方法は、三塩化ホウ素BClガス以外にバイアスパワーを少なくとも150W以上(望ましくは150W〜300W)の高いパワーを用いるが、このように高いバイアスパワーを用いるとスパッタリング効果が増大し、コンタクトホールのトップ部の側壁で形成されるスローププロファイル45Dをさらに容易に生成することができる。
一方、三塩化ホウ素BClを主エッチングガスとして用いる第2全面ドライエッチングの際、TiNバリア金属膜44以外に層間絶縁膜22とタングステンプラグ45Aも露出されるが、酸化膜物質である層間絶縁膜22とタングステン物質であるタングステンプラグ45Aとは、三塩化ホウ素BClガスを用いたエッチングの際、選択比を有してエッチングされない。これにより、層間絶縁膜22とタングステンプラグ45Aとのエッチングによる損傷なしにスローププロファイル45Dを得ることができる。
この時、高いバイアスパワーを用いることによるスパッタリング効果によって、接触口23のトップ部の側壁でTiNバリア金属膜44がエッチングされた後に、露出された層間絶縁膜22の隅がエッチングされることもあり得、これにより、スローププロファイル45Dの尖点を丸く(図2DのR参照)形成することができる。このようにスローププロファイル45Dの尖点を丸く形成すると、後続の金属配線のための第2導電膜のステップカバレッジ特性がさらに向上する。
図4は、本発明の実施の形態における第2全面ドライエッチングの第2の方法を示す断面図である。
図4に示されているように、第1全面ドライエッチングによってタングステンプラグ45Aを形成した後に、タングステンプラグの欠損空間45Bのエッジを垂直プロファイルからスローププロファイル45Dに緩和させるために、TiNバリア金属膜44に対する第2全面ドライエッチングを行う。
ここで、第1全面ドライエッチングと第2全面ドライエッチングとは、上述したように、ICP(Inductively Coupled Plasma)をプラズマソースとして用いるプラズマエッチング装置で行い、第1全面ドライエッチング工程は、フッ素系(Fluorine base)ガスを主エッチングガスとして用いてタングステン膜を全面ドライエッチングする。例えば、第1全面ドライエッチングは、SF、CFまたはNFガスを主エッチングガスとして用い、CFを用いる場合には、酸素ガスを添加して行う。
第2全面ドライエッチングの第2の方法は、ICPをプラズマソースとして用いるプラズマエッチング装置で行い、主エッチングガスとして三塩化ホウ素BClガスを用い、主エッチングガスに化学的エッチングの効率を上げるために塩素Clガスを添加し、バイアスパワーを少なくとも150W以上(望ましくは150W〜300W)の高いパワーを印加して行う。この時、三塩化ホウ素BClガスの流量は、50sccm〜500sccm、塩素ガスの流量は、5sccm〜50sccmに設定する。このように、三塩化ホウ素BClガスに比べて、塩素Clガスを1/10程度の流量で添加する理由は、多過ぎる量の塩素ガスを添加すると、化学的エッチングが過度に進行し、スローププロファイル45Dの深さが非常に深くなるので、接触口23のトップ部の側壁で過度なエッチングを発生させるために、1/10程度の流量で添加する。
このような条件で第2全面ドライエッチングを行うと、第2全面ドライエッチングの雰囲気にTiNバリア金属膜44とタングステンプラグ45Aとが露出され、三塩化ホウ素BClと塩素Clガスとによって、TiNバリア金属膜44のエッチングが行われ、接触口の外部領域のTiNバリア金属膜44が除去される。
そして、TiNバリア金属膜44のエッチングは、接触口の外部領域はもちろん、接触口23のトップ部の側壁でも行われるが、タングステンプラグ欠損空間45Bの垂直プロファイルを提供している接触口23のトップ部の側壁であるTiNバリア金属膜44は、三塩化ホウ素BCl及び塩素ガスの固有エッチング特性及び高いバイアスパワーを印加することによるスパッタリング効果が同時に具現されることによって、浸食(erosion)され、スローププロファイル45Dを有するようにエッチングされる。
このように、三塩化ホウ素BClガスと塩素Clガスとの混合ガスを用い、高いバイアスパワーを用いて第2全面ドライエッチングを行う場合に、TiNバリア金属膜44がエッチングされる原理は、下記の通りである。
TiNバリア金属膜44は、化学的エッチング特性を有する塩素Clガスによりエッチングされる特性があるが、第2全面ドライエッチング時、主エッチングガスとして塩素成分Clを含む三塩化ホウ素BClガスを用いるため、TiNバリア金属膜44がエッチングされるのである。ここに、塩素ガスをより添加することによってTiNバリア金属膜44のエッチングがさらに速く行われる。
TiNバリア金属膜44が三塩化ホウ素BClガスと塩素ガスによりエッチングされるメカニズムを詳細に説明すると、三塩化ホウ素BClガスの中の塩素成分Clにより、化学的エッチングが進行しながら、同時に三塩化ホウ素BClの中のホウ素成分Bにより物理的エッチングが進行する。参考に、ホウ素Bは、エッチングガスとして用いる場合、主に物理的エッチング特性を示すことが知られている。
上述したプラズマエッチング装置を用いた全面ドライエッチングの原理によって、第2全面ドライエッチングの第2の方法は、三塩化ホウ素BClガスを主エッチングガスにし、主エッチングガスに塩素ガスを添加することによって、TiNバリア金属膜44を物理化学的エッチングでエッチングし、スローププロファイル45Dを得ることができる。
以下、TiNバリア金属膜44に対する全面ドライエッチングの第2の方法を詳細に説明する。
三塩化ホウ素BClガスを主エッチングガスとして用いると、TiNバリア金属膜44は、物理化学的エッチングされる。すなわち、三塩化ホウ素BClガスの塩素成分Clは、TiNバリア金属膜44の化学的エッチングを進行させ、三塩化ホウ素BClガスのホウ素成分Bは、TiNバリア金属膜44の物理的エッチングを進行させる。この三塩化ホウ素BClガスに塩素Clガスを1/10程度添加すると、TiNバリア金属膜44の化学的エッチングが相対的にさらに速く発生する。
仮に、TiNバリア金属膜44を全面ドライエッチングする場合、ホウ素成分Bだけを用いた物理的エッチングだけを用いると、接触口23の外部領域のTiNバリア金属膜44を、完全に除去できるが、接触口23のトップ部の側壁では、TiNバリア金属膜44のエッチングがされないため、スローププロファイルを得ることができない。
そして、塩素成分Clだけを用いた化学的エッチングだけを用いると、化学的エッチングは、方向性がない等方性エッチングであるため、接触口23のトップ部の側壁でスローププロファイル45Dを得ることができるが、接触口の外部領域では、TiNバリア金属膜44がエッチングされずに残留する、TiN残膜が形成される問題を招く。
したがって、第2全面ドライエッチングの第2の方法は、接触口23のトップ部の側壁でスローププロファイル45Dを得ながら接触口の外部領域のTiNバリア金属膜44を残留させずに、接触口23の外部領域のTiNバリア金属膜44は、物理的エッチング及び化学的エッチングが同時に行われるようにし、速い速度でエッチングする反面、接触口23のトップ部の側壁では、TiNバリア金属膜44の化学的エッチングが発生し、スローププロファイル45Dを形成するように三塩化ホウ素ガスを主エッチングガスとして用い、この主エッチングガスに塩素ガスを添加する。すなわち、三塩化ホウ素ガスを用いて物理化学的エッチングを行い、塩素ガスを添加して化学的エッチングをさらに速く進行させることによって、エッチング時間を短縮させ、第2全面ドライエッチングの雰囲気に下部構造が長く露出されることを防止できる。
そして、第2全面ドライエッチングの第2の方法は、三塩化ホウ素BClガスと塩素ガス以外にバイアスパワーを少なくとも150W以上(150W〜300W)の高いパワーを用いるが、このように高いバイアスパワーを用いると、スパッタリング効果が増大して接触口23のトップ部の側壁で形成されるスローププロファイル45Dをさらに容易に生成することができる。
一方、三塩化ホウ素BClと塩素ガスとをエッチングガスとして用いる第2全面ドライエッチングの際、TiNバリア金属膜44以外に層間絶縁膜22及びタングステンプラグ45Aも露出されるが、酸化膜物質である層間絶縁膜22とタングステン物質であるタングステンプラグ45Aとは、三塩化ホウ素BClガス及び塩素ガスを用いたエッチングの際、選択比を有してエッチングされない。これにより、層間絶縁膜22とタングステンプラグ45Aとをエッチングによって損傷すること無く、スローププロファイル45Dを得ることができる。
この時、高いバイアスパワーを用いることによるスパッタリング効果によって、接触口23のトップ部の側壁でTiNバリア金属膜44がエッチングされた後に露出される層間絶縁膜22の隅がエッチングされることもでき、これにより、スローププロファイル45Dを容易に生成できることはもちろん、スローププロファイル45Dの尖点を丸く形成することができる。このようにスローププロファイル45Dの尖点を丸く形成すると、後続の金属配線用の第2導電膜のステップカバレッジ特性がさらに向上する。
図5は、本発明の実施の形態における第2全面ドライエッチングの第3の方法を示す断面図である。
図5に示されているように、第1全面ドライエッチングによってタングステンプラグ45Aを形成した後、タングステンプラグの欠損空間45Bのエッジを垂直プロファイルからスローププロファイル45Dに緩和させるために、TiNバリア金属膜44に対する第2全面ドライエッチングを行う。
ここで、第1全面ドライエッチングと第2全面ドライエッチングとは、上述したように、ICP(Inductively Coupled Plasma)をプラズマソースとして用いるプラズマエッチング装置で行い、第1全面ドライエッチング工程は、フッ素系(Fluorine base)ガスを主エッチングガスとして用いてタングステン膜を全面ドライエッチングする。例えば、第1全面ドライエッチングは、SF、CFまたはNFガスを主エッチングガスとして用い、CFを用いる場合には、酸素ガスを添加して行う。
第2全面ドライエッチングの第3の方法は、ICPをプラズマソースとして用いるプラズマエッチング装置で行い、主エッチングガスとしてアルゴン(Ar)ガスを用いて、バイアスパワーを少なくとも150W以上(望ましくは150W〜300W)の高いパワーで印加して行う。この時、アルゴンガスの流量は、100sccm〜1000sccmに設定する。
このような条件で第2全面ドライエッチングを行うと、第2全面ドライエッチングの雰囲気にTiNバリア金属膜44とタングステンプラグ45Aとが露出され、第2全面ドライエッチング用のアルゴンガスによってTiNバリア金属膜44のエッチングが行われ、接触口23の外部領域のTiNバリア金属膜44が除去される。
そして、TiNバリア金属膜44のエッチングは、接触口の外部領域はもちろん、接触口23のトップ部の側壁でも行われるが、タングステンプラグ欠損空間45Bの垂直プロファイルを提供している接触口のトップ部の側壁であるTiNバリア金属膜44は、アルゴンガスの固有エッチング特性(スパッタリングエッチング)及び高いバイアスパワーを印加することによるスパッタリング効果が同時に具現されることによって、浸食されて、スローププロファイル45Dを有するようにエッチングされる。
このように、アルゴンガスと高いバイアスパワーとを用いて、第2全面ドライエッチングを行う場合、TiNバリア金属膜44がエッチングされる原理は、下記の通りである。
通常、アルゴンガスは、プラズマエッチング時には、スパッタリングエッチングを行うために使用されることが知られており、このようなアルゴンガスを用いて、TiNバリア金属膜44をスパッタリングエッチングする。すなわち、物理的エッチングが主に起きる。
上述したような原理によって、第2全面ドライエッチングの第3の方法は、アルゴンガスを主エッチングガスにし、TiNバリア金属膜44を物理的エッチングすることによってスローププロファイル45Dを得ることができる。
そして、第2全面ドライエッチングの第3の方法は、アルゴンガス以外にバイアスパワーを少なくとも150W以上(望ましくは150W〜300W)の高いパワーを用いるが、このように高いバイアスパワーを用いると、スパッタリング効果が増大して接触口23のトップ部の側壁で形成されるスローププロファイル45Dをさらに容易に生成することができる。これにより、第2全面ドライエッチングの第3の方法は、非常に強化された物理的エッチングを用いると見ることができる。すなわち、アルゴンガス固有のスパッタリングエッチング特性と高いバイアスを用いることによりスパッタリング効果が結合し、非常に強化された物理的エッチング特性を表す。
このような非常に強化された物理的エッチングで行うことによって、スローププロファイル45Dを得ることができる。参考に、単純にアルゴンガスだけを用いた物理的エッチングを行えば、接触口23のトップ部の側壁では、TiNバリア金属膜44のエッチングが行われず、スローププロファイルが得られないという短所がある。すなわち、物理的エッチングだけでは、スローププロファイルを得ることができない。
即ち、第2全面ドライエッチングの第3の方法は、アルゴンガスを主エッチングガスとして用いて物理的エッチングを行い、このとき高いバイアスパワーを用いて接触口23のトップ部の側壁でスローププロファイル45Dを得、且つ接触口の外部領域のTiNバリア金属膜44を残留させること無く、除去できる。
一方、アルゴンガスを主エッチングガスとして用いる第2全面ドライエッチングの際、TiNバリア金属膜44以外に層間絶縁膜22及びタングステンプラグ45Aも露出されるが、酸化膜物質である層間絶縁膜22とタングステン物質であるタングステンプラグ45Aとは、アルゴンガスを用いたエッチングの際、選択比を有しておりエッチングされない。これにより、層間絶縁膜22とタングステンプラグ45Aとをエッチングによって損傷すること無く、スローププロファイル45Dを得ることができる。
この時、高いバイアスパワーを用いることにより、スパッタリング効果によって接触口23のトップ部の側壁でTiNバリア金属膜44がエッチングされた後、露出される層間絶縁膜22の隅がエッチングされることもでき、これにより、スローププロファイル45Dを容易に生成できることはもちろん、スローププロファイル45Dの尖点を丸く形成する。このようにスローププロファイル45Dの尖点を丸く形成すると、後続のアルミニウム膜のステップカバレッジ特性がさらに向上する。
図6は、本発明の実施の形態における第2全面ドライエッチングの第4の方法を示す断面図である。
図6に示されているように、第1全面ドライエッチングによってタングステンプラグ45Aを形成した後、タングステンプラグの欠損空間45Bのエッジを垂直プロファイルからスローププロファイル45Dに緩和させるために、TiNバリア金属膜44に対する第2全面ドライエッチングを行う。
ここで、第1全面ドライエッチングと第2全面ドライエッチングとは、上述したように、ICP(Inductively Coupled Plasma)をプラズマソースとして用いるプラズマエッチング装置で行い、第1全面ドライエッチングは、フッ素系(Fluorine base)ガスを主エッチングガスとして用いてタングステン膜を全面ドライエッチングする。例えば、第1全面ドライエッチングは、SF、CFまたはNFガスを主エッチングガスとして用い、CFを用いる場合には酸素ガスを添加して行う。
第2全面ドライエッチングの第4の方法は、ICPをプラズマソースとして用いるプラズマエッチング装置で行い、主エッチングガスとしてアルゴンガスを用い、主エッチングガスによる化学的エッチングを発生させるための塩素Clガスを添加し、バイアスパワーを少なくとも150W以上(望ましくは150W〜300W)の高いパワーで印加して行う。この時、アルゴンガスの流量は、100sccm〜1000sccm、塩素ガスの流量は、5sccm〜50sccmに設定する。このように、アルゴンガスに比べて、塩素Clガスを、約1/20の流量で添加する理由は、過量の塩素ガスを添加すると、化学的エッチングが過度に進行し、スローププロファイル45Dの深さが非常に深くなり、接触口23のトップ部の側壁で過度なエッチングが進行するため、これを抑制するあために、約1/20の極少量の流量で添加する。これに加えて、高いバイアスパワーを用いることによるスパッタリング効果によって、スローププロファイルを得ることができるが、過量の塩素ガスを添加すると、スローププロファイルの深さが非常に深くなるため、ごく少量の塩素ガスを添加して第2全面ドライエッチングのエッチング時間を短縮させる。
このような条件で第2全面ドライエッチングを行うと、第2全面ドライエッチングの雰囲気にTiNバリア金属膜44とタングステンプラグ45Aとが露出され、アルゴンガスと塩素Clガスとによって、TiNバリア金属膜44のエッチングが行われ、接触口23の外部領域のTiNバリア金属膜44が除去される。
そして、TiNバリア金属膜44のエッチングは、接触口23の外部領域はもちろん、接触口23のトップ部の側壁でも行われ、タングステンプラグ欠損空間45Bの垂直プロファイルを提供しているコンタクトホールトップ部の側壁であるTiNバリア金属膜44は、アルゴン及び塩素ガスの固有エッチング特性及び高いバイアスパワーを印加することによってスパッタリング効果が同時に具現されることによって、浸食されて、スローププロファイル45Dを有するようにエッチングされる。
このように、アルゴンガス及び塩素Clガスの混合ガスを用い、高いバイアスパワーを供給して第2全面ドライエッチングを行う場合、TiNバリア金属膜44がエッチングされる原理は、下記の通りである。
TiNバリア金属膜44は、化学的エッチング特性を有する塩素Clガスによりエッチングされるが、第2全面ドライエッチングの際、アルゴンガスに塩素ガスを添加することによって、TiNバリア金属膜44のエッチングをさらに速く進行させ、エッチング時間を短縮させることができる。
TiNバリア金属膜44がアルゴンガスと塩素ガスとによりエッチングされるメカニズムを詳細に説明すると、アルゴンガスにより物理的エッチングが進行し、同時に塩素ガスにより化学的エッチングが進行する。
上述したプラズマ全面エッチングの原理により、第2全面ドライエッチングの第4の方法は、アルゴンガスを主エッチングガスにし、この主エッチングガスに塩素ガスを添加してTiNバリア金属膜44の物理的エッチング及び化学的エッチングを同時に進行させることによって、スローププロファイル45Dを得ることができる。
以下、TiNバリア金属膜44に対する第2全面ドライエッチングを詳細に説明する。
アルゴンガスを主エッチングガスとして用いると、TiNバリア金属膜44は、物理的エッチングが行われる。このアルゴンガスに塩素Clガスを1/20くらいの極少量に添加すると、TiNのエッチングが相対的にさらに速く発生する。
したがって、第2全面ドライエッチングの第4の方法は、接触口23のトップ部の側壁でスローププロファイル45Dを形成しながら接触口23の外部領域のTiNバリア金属膜44を残留させること無く除去するために、接触口23の外部領域のTiNバリア金属膜44に対しては、物理的エッチング及び化学的エッチングが同時に行われるようにし、速い速度でエッチングする一方、接触口23のトップ部の側壁では、TiNバリア金属膜44の化学的エッチングが主に発生し、スローププロファイル45Dを形成するように、アルゴンガスを主エッチングガスとして用い、この主エッチングガスに塩素ガスを添加する。すなわち、アルゴンガスを用いて物理的エッチングを行い、塩素ガスを添加して化学的エッチングを追加的に行うことができる。
そして、第2全面ドライエッチングの第4の方法は、アルゴンガス及び塩素ガス以外に、バイアスパワーを少なくとも150W以上(望ましくは150W〜300W)に高いパワーで供給するが、このように高いバイアスパワーを用いると、スパッタリング効果が増大し、接触口23のトップ部の側壁で形成されるスローププロファイル45Dをさらに容易に生成することができる。
一方、アルゴンガスと塩素ガスとをエッチングガスとして用いる第2全面ドライエッチングの際、TiNバリア金属膜44以外に層間絶縁膜22及びタングステンプラグ45Aも露出されるが、酸化膜物質である層間絶縁膜22とタングステン物質であるタングステンプラグ45Aとは、アルゴンガス及び塩素ガスを用いたエッチング時、選択比を有しているのでエッチングされない。これにより、層間絶縁膜22及びタングステンプラグ45Aをエッチングによって損傷すること無く、スローププロファイル45Dを得ることができる。
この時、高いバイアスパワーを用いることによるスパッタリング効果によって、接触口23のトップ部の側壁であるTiNバリア金属膜44がエッチングされた後に露出される層間絶縁膜22の隅がエッチングされることもでき、これにより、スローププロファイル45Dを容易に生成できることはもちろん、スローププロファイル45Dの尖点を丸く形成することができる。このようにスローププロファイル45Dの尖点を丸く形成すると、後続のアルミニウム膜のステップカバレッジ特性がさらに向上する。
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
従来の技術に係るタングステンプラグ工程を用いた半導体素子の金属配線形成方法における各工程を示す断面図である。 従来の技術に係るタングステンプラグ工程を用いた半導体素子の金属配線形成方法における各工程を示す断面図である。 従来の技術に係るタングステンプラグ工程を用いた半導体素子の金属配線形成方法における各工程を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法における各工程を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法における各工程を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法における各工程を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法における各工程を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法における各工程を示す断面図である。 本発明の実施の形態における第2全面ドライエッチングの第1の方法を示す断面図である。 本発明の実施の形態における第2全面ドライエッチングの第2の方法を示す断面図である。 本発明の実施の形態における第2全面ドライエッチングの第3の方法を示す断面図である。 本発明の実施の形態における第2全面ドライエッチングの第4の方法を示す断面図である。
符号の説明
21 シリコン基板
22 層間絶縁膜
23 コンタクトホール
24 バリア金属膜
25 タングステン膜
25A タングステンプラグ
25B タングステンプラグ欠損空間
25D スローププロファイル
26 ライナー金属膜
27 アルミニウム金属配線

Claims (30)

  1. 基板上に接触口を有する層間絶縁膜を形成するステップと、
    前記接触口の形状に沿って前記層間絶縁膜上にバリア金属膜を形成するステップと、
    該バリア金属膜上に前記接触口の内部を満たすまで第1導電膜を形成するステップと、
    該第1導電膜に対して、少なくとも過度エッチングを伴う第1エッチングを行い、前記接触口の内部に埋め込まれる接続層を形成するステップと、
    前記第1エッチングの後、露出された前記バリア金属膜に対して第2エッチングを行って、前記第1エッチング時に生成された前記接触口のトップ部の側壁の垂直プロファイルをスローププロファイルに緩和させるステップと、
    前記第2エッチングが行われたバリア金属膜を含む全面に第2導電膜を形成するステップと、
    該第2導電膜を選択的にパターニングし、金属配線を形成するステップと
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記第1エッチング及び第2エッチングが、ICPをプラズマソースとして用いるプラズマエッチング装置において全面ドライエッチングで行われることを特徴とする請求項1に記載の半導体素子の製造方法。
  3. 前記第2エッチングが、
    前記バリア金属膜を物理化学的エッチングするガスを主エッチングガスとして用い、少なくとも150W以上のバイアスパワーを用いて行われることを特徴とする請求項2に記載の半導体素子の製造方法。
  4. 前記第2エッチングが、
    前記バリア金属膜を物理化学的エッチングするガスを主エッチングガスとして用い、該主エッチングガスに前記バリア金属膜を化学的エッチングするガスを添加し、少なくとも150W以上のバイアスパワーを用いて行われることを特徴とする請求項2に記載の半導体素子の製造方法。
  5. 前記第2エッチングが、
    前記バリア金属膜を物理的エッチングするガスを主エッチングガスとして用い、少なくとも150W以上のバイアスパワーを用いて行われることを特徴とする請求項2に記載の半導体素子の製造方法。
  6. 前記第2エッチングが、
    前記バリア金属膜を物理的エッチングするガスを主エッチングガスとして用い、該主エッチングガスに前記バリア金属膜を化学的にエッチングするガスを添加し、少なくとも150W以上のバイアスパワーを用いて行われることを特徴とする請求項2に記載の半導体素子の製造方法。
  7. 前記バイアスパワーが、
    150W〜300Wの範囲であることを特徴とする請求項3〜請求項6のいずれか一項に記載の半導体素子の製造方法。
  8. 前記接触口が、
    コンタクトホールまたはビアホールであることを特徴とする請求項1〜請求項6のいずれか一項に記載の半導体素子の製造方法。
  9. 前記バリア金属膜が、
    Ti及びTiN、またはTiNで形成されることを特徴とする請求項1〜請求項6のいずれか一項に記載の半導体素子の製造方法。
  10. 前記第1導電膜が、
    タングステン膜で形成されることを特徴とする請求項9に記載の半導体素子の製造方法。
  11. 前記第2導電膜が、
    アルミニウム膜で形成されることを特徴とする請求項9に記載の半導体素子の製造方法。
  12. 前記第1エッチング及び前記第2エッチングが、同じプラズマソースを用いるエッチング装置においてインシチュで行われ、または相互に異なるソースを用いるプラズマエッチング装置においてエクスシチュで行われることを特徴とする請求項1〜請求項6のいずれか一項に記載の半導体素子の製造方法。
  13. 基板上に接触口を有する層間絶縁膜を形成するステップと、
    前記接触口の形状に沿って前記層間絶縁膜上にTiNバリア金属膜を形成するステップと、
    該TiNバリア金属膜上に前記接触口の内部を満たすまでタングステン膜を形成するステップと、
    該タングステン膜に対して少なくとも過度エッチングを伴う第1エッチングを行い、前記接触口の内部に埋め込まれるタングステンプラグを形成するステップと、
    前記第1エッチングの後、露出された前記TiNバリア金属膜に対して第2エッチングを行い、前記第1エッチング時に生成された前記接触口のトップ部の側壁の垂直プロファイルをスローププロファイルに緩和させるステップと、
    前記第2エッチングが行われたTiNバリア金属膜を含む全面にアルミニウム膜を形成するステップと、
    該アルミニウム膜を選択的にパターニングし、アルミニウム金属配線を形成するステップと
    を含むことを特徴とする半導体素子の製造方法。
  14. 前記第2エッチングが、
    前記TiNバリア金属膜を物理化学的エッチングするガスを主エッチングガスとして用い、少なくとも150W以上のバイアスパワーを用いて行われることを特徴とする請求項13に記載の半導体素子の製造方法。
  15. 前記第2エッチング時に、
    前記主エッチングガスが三塩化ホウ素ガスであり、前記バイアスパワーが150W〜300Wの範囲であることを特徴とする請求項14に記載の半導体素子の製造方法。
  16. 前記第2エッチング時に、
    前記三塩化ホウ素ガスの流量が50sccm〜500sccmであることを特徴とする請求項15に記載の半導体素子の製造方法。
  17. 前記第2エッチングが、
    前記TiNバリア金属膜を物理化学的エッチングするガスを主エッチングガスとして用い、該主エッチングガスに前記バリア金属膜を化学的エッチングするガスを添加し、少なくとも150W以上のバイアスパワーを用いて行われることを特徴とする請求項13に記載の半導体素子の製造方法。
  18. 前記第2エッチング時に、
    前記主エッチングガスが三塩化ホウ素ガスであり、前記主エッチングガスに添加されるガスは塩素ガスであり、前記バイアスパワーが150W〜300Wの範囲であることを特徴とする請求項17に記載の半導体素子の製造方法。
  19. 前記第2エッチング時に、
    前記三塩化ホウ素ガスの流量が50sccm〜500sccmであり、前記塩素ガスの流量が5sccm〜50sccmであることを特徴とする請求項18に記載の半導体素子の製造方法。
  20. 前記第2エッチング工程が、
    前記TiNバリア金属膜を物理的エッチングするガスを主エッチングガスとして用いて、少なくとも150W以上のバイアスパワーを用いて行われることを特徴とする請求項13に記載の半導体素子の製造方法。
  21. 前記第2エッチング時に、
    前記主エッチングガスがアルゴンガスであり、前記バイアスパワーが150W〜300Wの範囲であることを特徴とする請求項20に記載の半導体素子の製造方法。
  22. 前記第2エッチング時に、
    前記アルゴンガスの流量が100sccm〜1000sccmであることを特徴とする請求項21に記載の半導体素子の製造方法。
  23. 前記第2エッチングが、
    前記TiNバリア金属膜を物理的エッチングするガスを主エッチングガスとして用い、前記主エッチングガスに前記バリア金属膜を化学的にエッチングするガスを添加し、少なくとも150W以上のバイアスパワーを用いて行われることを特徴とする請求項13に記載の半導体素子の製造方法。
  24. 前記第2エッチング時に、
    前記主エッチングガスがアルゴンガスであり、前記主エッチングガスに添加されるガスが塩素ガスであり、前記バイアスパワーが150W〜300Wの範囲であることを特徴とする請求項23に記載の半導体素子の製造方法。
  25. 前記第2エッチング時に、
    前記アルゴンガスの流量が100sccm〜1000sccmであり、前記塩素ガスの流量が5sccm〜50sccmであることを特徴とする請求項24に記載の半導体素子の製造方法。
  26. 前記第1エッチングが、
    SFまたはNFを主エッチングガスとして用いて行われることを特徴とする請求項13に記載の半導体素子の製造方法。
  27. 前記第1エッチングが、
    前記CFガスを主エッチングガスとして用いて、前記CFガスに酸素ガスを添加して行われることを特徴とする請求項13に記載の半導体素子の製造方法。
  28. 前記第1エッチングと前記第2エッチングが、ICPをソースとして用いるプラズマエッチング装置において全面ドライエッチングで行われることを特徴とする請求項13〜請求項27のいずれか一項に記載の半導体素子の製造方法。
  29. 前記第1エッチング及び前記第2エッチングが、ICPをソースとして用いるプラズマエッチング装置のチャンバー内においてインシチュで行われることを特徴とする請求項28に記載の半導体素子の製造方法。
  30. 前記第1エッチング及び前記第2エッチングが、相互に異なるソースを用いるプラズマエッチング装置においてエクスシチュで行われることを特徴とする請求項13〜請求項27のいずれか一項に記載の半導体素子の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008159951A (ja) * 2006-12-25 2008-07-10 Fujitsu Ltd 半導体装置の製造方法
JP2008159651A (ja) * 2006-12-21 2008-07-10 Elpida Memory Inc 多層配線、積層アルミニウム配線、半導体装置、及びそれらの製造方法
JP2010097992A (ja) * 2008-10-14 2010-04-30 Elpida Memory Inc 半導体装置の製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7670946B2 (en) * 2006-05-15 2010-03-02 Chartered Semiconductor Manufacturing, Ltd. Methods to eliminate contact plug sidewall slit
KR100853098B1 (ko) * 2006-12-27 2008-08-19 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 및 이의 제조 방법
US20130224948A1 (en) * 2012-02-28 2013-08-29 Globalfoundries Inc. Methods for deposition of tungsten in the fabrication of an integrated circuit
CN103515294B (zh) * 2012-06-26 2018-07-06 盛美半导体设备(上海)有限公司 钨插塞的制作方法
CN104064511B (zh) * 2013-03-19 2017-03-29 上海华虹宏力半导体制造有限公司 硅片接触孔工艺方法
US10147782B2 (en) 2016-07-18 2018-12-04 International Business Machines Corporation Tapered metal nitride structure
CN110571189B (zh) * 2018-06-05 2022-04-29 中芯国际集成电路制造(上海)有限公司 导电插塞及其形成方法、集成电路
CN109830460A (zh) * 2019-02-22 2019-05-31 德淮半导体有限公司 制造半导体器件的方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645326A (ja) * 1992-04-08 1994-02-18 Nec Corp 半導体装置の製造方法
JPH0831930A (ja) * 1994-07-12 1996-02-02 Sony Corp 半導体装置の製造方法
JPH09172017A (ja) * 1995-10-18 1997-06-30 Ricoh Co Ltd 半導体装置の製造方法
JPH09232313A (ja) * 1996-02-27 1997-09-05 Fujitsu Ltd 埋め込み導電層の形成方法
JPH09275140A (ja) * 1996-04-05 1997-10-21 Sony Corp 半導体装置における接続孔の形成方法
JPH10144790A (ja) * 1996-11-08 1998-05-29 Sony Corp 半導体装置における配線形成方法
JPH11265934A (ja) * 1998-03-16 1999-09-28 Mitsubishi Electric Corp 接続部の形成方法
JP2000174124A (ja) * 1998-12-09 2000-06-23 Nec Corp 半導体装置の製造方法
JP2001196289A (ja) * 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置の製造方法
JP2003303882A (ja) * 2002-04-09 2003-10-24 Sony Corp 半導体装置の製造方法及び半導体装置の製造装置
JP2004014763A (ja) * 2002-06-06 2004-01-15 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
US6794304B1 (en) * 2003-07-31 2004-09-21 Lsi Logic Corporation Method and apparatus for reducing microtrenching for borderless vias created in a dual damascene process

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04225549A (ja) 1990-12-27 1992-08-14 Sony Corp メタルプラグの形成方法
CA2180727A1 (en) * 1994-01-26 1995-08-03 Alain De Mesmaeker Modified oligonucleotides
JPH07294280A (ja) 1994-04-27 1995-11-10 Heiwa Tokei Seisakusho:Kk 歩数計の歩数カウントスイッチ
GB9511888D0 (en) * 1995-06-12 1995-08-09 Dalgety Plc DNA markers for litter size
US5933756A (en) * 1995-10-18 1999-08-03 Ricoh Company, Ltd. Fabrication process of a semiconductor device having a multilayered interconnection structure
JPH10223608A (ja) * 1997-02-04 1998-08-21 Sony Corp 半導体装置の製造方法
KR19990003106A (ko) * 1997-06-24 1999-01-15 윤종용 반도체 장치의 콘택 및 배선 형성 방법
JPH1140668A (ja) 1997-07-18 1999-02-12 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH1197536A (ja) 1997-09-19 1999-04-09 Nippon Steel Corp 半導体装置の製造方法
US6010966A (en) * 1998-08-07 2000-01-04 Applied Materials, Inc. Hydrocarbon gases for anisotropic etching of metal-containing layers
KR100272183B1 (ko) * 1998-10-19 2001-02-01 황인길 반도체 소자 제조 공정에서 물질 매입을 위한 패턴 식각 방법
US6140227A (en) * 1998-11-25 2000-10-31 United Microelectronics Corp. Method of fabricating a glue layer of contact/via
US20020106895A1 (en) 2001-02-08 2002-08-08 Macronix International Co., Ltd. Method for forming copper interconnect and enhancing electromigration resistance
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
TW550642B (en) 2001-06-12 2003-09-01 Toshiba Corp Semiconductor device with multi-layer interconnect and method fabricating the same
KR20030002942A (ko) * 2001-07-03 2003-01-09 삼성전자 주식회사 반도체 소자의 금속 배선 형성 방법
TW511860U (en) * 2001-11-08 2002-11-21 Wistron Corp Electronic equipment with side-fixed apparatus for anti-deviation
JP3780204B2 (ja) * 2001-12-11 2006-05-31 株式会社アルバック バリアメタル膜又は密着層形成方法及び配線形成方法
KR100514523B1 (ko) 2003-06-27 2005-09-13 동부아남반도체 주식회사 반도체 소자의 금속배선 형성방법

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645326A (ja) * 1992-04-08 1994-02-18 Nec Corp 半導体装置の製造方法
JPH0831930A (ja) * 1994-07-12 1996-02-02 Sony Corp 半導体装置の製造方法
JPH09172017A (ja) * 1995-10-18 1997-06-30 Ricoh Co Ltd 半導体装置の製造方法
JPH09232313A (ja) * 1996-02-27 1997-09-05 Fujitsu Ltd 埋め込み導電層の形成方法
JPH09275140A (ja) * 1996-04-05 1997-10-21 Sony Corp 半導体装置における接続孔の形成方法
JPH10144790A (ja) * 1996-11-08 1998-05-29 Sony Corp 半導体装置における配線形成方法
JPH11265934A (ja) * 1998-03-16 1999-09-28 Mitsubishi Electric Corp 接続部の形成方法
JP2000174124A (ja) * 1998-12-09 2000-06-23 Nec Corp 半導体装置の製造方法
JP2001196289A (ja) * 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置の製造方法
JP2003303882A (ja) * 2002-04-09 2003-10-24 Sony Corp 半導体装置の製造方法及び半導体装置の製造装置
JP2004014763A (ja) * 2002-06-06 2004-01-15 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
US6794304B1 (en) * 2003-07-31 2004-09-21 Lsi Logic Corporation Method and apparatus for reducing microtrenching for borderless vias created in a dual damascene process

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008159651A (ja) * 2006-12-21 2008-07-10 Elpida Memory Inc 多層配線、積層アルミニウム配線、半導体装置、及びそれらの製造方法
JP2008159951A (ja) * 2006-12-25 2008-07-10 Fujitsu Ltd 半導体装置の製造方法
JP2010097992A (ja) * 2008-10-14 2010-04-30 Elpida Memory Inc 半導体装置の製造方法
JP4685147B2 (ja) * 2008-10-14 2011-05-18 エルピーダメモリ株式会社 半導体装置の製造方法
US8133779B2 (en) 2008-10-14 2012-03-13 Elpida Memory, Inc. Method of fabricating a semiconductor device

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