JPH09275140A - 半導体装置における接続孔の形成方法 - Google Patents
半導体装置における接続孔の形成方法Info
- Publication number
- JPH09275140A JPH09275140A JP11046496A JP11046496A JPH09275140A JP H09275140 A JPH09275140 A JP H09275140A JP 11046496 A JP11046496 A JP 11046496A JP 11046496 A JP11046496 A JP 11046496A JP H09275140 A JPH09275140 A JP H09275140A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- layer
- connection hole
- conductor
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】上層導体と接続孔との間の耐圧劣化や短絡発生
を防止することができ、しかも、下層導体と接続孔との
間の電気的接続を確実に行うことを可能にする、半導体
装置における接続孔の形成方法を提供する。 【解決手段】本発明の方法は、（イ）それぞれの側壁に
サイドウオール１４が形成された２本の上層導体１２，
１３、並びに該２本の上層導体の間に位置し且つそれら
の下方に位置する下層導体１５をエッチングストッパー
膜２０で被覆する工程と、（ロ）少なくとも該上層導体
の上方の該エッチングストッパー膜上に、絶縁膜２１を
物理的気相成長法にて形成する工程と、（ハ）全面に層
間絶縁層２２を形成する工程と、（ニ）該層間絶縁層２
２から前記下層導体１５まで延びる開口部２４を形成す
る工程と、（ホ）該開口部２４内を導電材料で埋め込
み、以て、接続孔を形成する工程から成る。
を防止することができ、しかも、下層導体と接続孔との
間の電気的接続を確実に行うことを可能にする、半導体
装置における接続孔の形成方法を提供する。 【解決手段】本発明の方法は、（イ）それぞれの側壁に
サイドウオール１４が形成された２本の上層導体１２，
１３、並びに該２本の上層導体の間に位置し且つそれら
の下方に位置する下層導体１５をエッチングストッパー
膜２０で被覆する工程と、（ロ）少なくとも該上層導体
の上方の該エッチングストッパー膜上に、絶縁膜２１を
物理的気相成長法にて形成する工程と、（ハ）全面に層
間絶縁層２２を形成する工程と、（ニ）該層間絶縁層２
２から前記下層導体１５まで延びる開口部２４を形成す
る工程と、（ホ）該開口部２４内を導電材料で埋め込
み、以て、接続孔を形成する工程から成る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置におけ
る接続孔の形成方法に関する。
る接続孔の形成方法に関する。
【０００２】
【従来の技術】半導体素子の微細化に伴い、コンタクト
ホールやビヤホール、スルーホール（以下、総称して接
続孔と呼ぶ）の形成工程で生じる合わせずれのためのフ
ォトマスクの設計余裕を不要にできる、自己整合方式の
接続孔の形成技術が重要になってきている。また、半導
体素子の縮小化を図るために、図９の（Ｂ）に模式的な
一部断面図を示すように、最小寸法で接続孔を形成する
と共に、接続孔２６が導体（例えば、ゲート電極１２）
と垂直方向にオーバーラップするように、接続孔２６を
形成する技術も開発されている。特に、ＳＲＡＭやＤＲ
ＡＭ、あるいはこれらのメモリ素子を搭載する半導体装
置では、出来るだけ素子面積を小さくすることが要望さ
れるために、自己整合方式によって接続孔を形成する必
要がある。
ホールやビヤホール、スルーホール（以下、総称して接
続孔と呼ぶ）の形成工程で生じる合わせずれのためのフ
ォトマスクの設計余裕を不要にできる、自己整合方式の
接続孔の形成技術が重要になってきている。また、半導
体素子の縮小化を図るために、図９の（Ｂ）に模式的な
一部断面図を示すように、最小寸法で接続孔を形成する
と共に、接続孔２６が導体（例えば、ゲート電極１２）
と垂直方向にオーバーラップするように、接続孔２６を
形成する技術も開発されている。特に、ＳＲＡＭやＤＲ
ＡＭ、あるいはこれらのメモリ素子を搭載する半導体装
置では、出来るだけ素子面積を小さくすることが要望さ
れるために、自己整合方式によって接続孔を形成する必
要がある。
【０００３】以下、図８及び図９を参照して、従来の自
己整合方式の接続孔の形成方法の概要を説明する。
己整合方式の接続孔の形成方法の概要を説明する。
【０００４】［工程−１０］先ず、シリコン半導体基板
から成る半導体基板１０の表面にゲート絶縁膜１１を成
膜した後、ポリサイド構造を有するゲート電極１２を形
成する。尚、ゲート電極１２の上面には、ＳｉＯ2から
成るオフセット膜１３を形成する。その後、不純物のイ
オン注入を行うことによって、低濃度不純物領域を形成
し、次いで、ゲート電極１２及びオフセット膜１３の側
壁にＳｉＯ2から成るサイドウオール１４を形成する。
その後、半導体基板１０に不純物をイオン注入して、ソ
ース・ドレイン領域１５を形成する。
から成る半導体基板１０の表面にゲート絶縁膜１１を成
膜した後、ポリサイド構造を有するゲート電極１２を形
成する。尚、ゲート電極１２の上面には、ＳｉＯ2から
成るオフセット膜１３を形成する。その後、不純物のイ
オン注入を行うことによって、低濃度不純物領域を形成
し、次いで、ゲート電極１２及びオフセット膜１３の側
壁にＳｉＯ2から成るサイドウオール１４を形成する。
その後、半導体基板１０に不純物をイオン注入して、ソ
ース・ドレイン領域１５を形成する。
【０００５】［工程−２０］次に、窒化シリコン（Ｓｉ
Ｎ）から成るエッチングストッパー膜２０をＬＰ−ＣＶ
Ｄ法にて全面に成膜した後、例えば酸化シリコン（Ｓｉ
Ｏ2）から成る層間絶縁層２２をエッチングストッパー
膜２０上にＣＶＤ法で形成する。次いで、層間絶縁層２
２上にレジスト２３を塗布し、接続孔（コンタクトホー
ル）を形成すべき部分の上方のレジスト２３にフォトリ
ソグラフィ技術を用いて開口を形成する。そして、かか
るパターニングされたレジスト２３をエッチング用マス
クとして、層間絶縁層２２を選択的にエッチングして、
層間絶縁層２２に開口部２４を設ける。層間絶縁層２２
のエッチングを、エッチングストッパー膜２０によって
停止させる。この状態を、図８の（Ａ）に模式的な一部
断面図で示す。ここでは、半導体素子の縮小化を図るた
めに、接続孔が下方のゲート電極１２と垂直方向にオー
バーラップするように接続孔を形成することを意図して
いる。尚、接続孔が下方のゲート電極１２と垂直方向に
オーバーラップする状態は、開口部２４の形成時、フォ
トリソグラフィ工程における合わせずれによって生じる
場合もある。
Ｎ）から成るエッチングストッパー膜２０をＬＰ−ＣＶ
Ｄ法にて全面に成膜した後、例えば酸化シリコン（Ｓｉ
Ｏ2）から成る層間絶縁層２２をエッチングストッパー
膜２０上にＣＶＤ法で形成する。次いで、層間絶縁層２
２上にレジスト２３を塗布し、接続孔（コンタクトホー
ル）を形成すべき部分の上方のレジスト２３にフォトリ
ソグラフィ技術を用いて開口を形成する。そして、かか
るパターニングされたレジスト２３をエッチング用マス
クとして、層間絶縁層２２を選択的にエッチングして、
層間絶縁層２２に開口部２４を設ける。層間絶縁層２２
のエッチングを、エッチングストッパー膜２０によって
停止させる。この状態を、図８の（Ａ）に模式的な一部
断面図で示す。ここでは、半導体素子の縮小化を図るた
めに、接続孔が下方のゲート電極１２と垂直方向にオー
バーラップするように接続孔を形成することを意図して
いる。尚、接続孔が下方のゲート電極１２と垂直方向に
オーバーラップする状態は、開口部２４の形成時、フォ
トリソグラフィ工程における合わせずれによって生じる
場合もある。
【０００６】［工程−３０］続いて、開口部２４の底部
のエッチングストッパー膜２０をエッチングし（図９の
（Ａ）参照）、開口部２４の底部にソース・ドレイン領
域１５を露出させる。
のエッチングストッパー膜２０をエッチングし（図９の
（Ａ）参照）、開口部２４の底部にソース・ドレイン領
域１５を露出させる。
【０００７】［工程−４０］最後に、層間絶縁層２２上
に配線層２７Ａを形成する。この配線層２７Ａは開口部
２４の側壁から開口部２４の底部へと延びる（図９の
（Ｂ）参照）。これによって、開口部２４の底部に露出
したソース・ドレイン領域１５と、層間絶縁層２２上の
配線層２７Ａとが電気的に接続され、接続孔（コンタク
トホール）２６が完成する。
に配線層２７Ａを形成する。この配線層２７Ａは開口部
２４の側壁から開口部２４の底部へと延びる（図９の
（Ｂ）参照）。これによって、開口部２４の底部に露出
したソース・ドレイン領域１５と、層間絶縁層２２上の
配線層２７Ａとが電気的に接続され、接続孔（コンタク
トホール）２６が完成する。
【０００８】
【発明が解決しようとする課題】上記の［工程−２０］
において、図８の（Ａ）に示した層間絶縁層２２の選択
的なエッチングの状態は理想的な場合に得られる状態で
ある。実際には、開口部２４の底部における［層間絶縁
層２２／エッチングストッパー膜２０］のエッチング選
択比と較べて、ゲート電極１２の肩部における［層間絶
縁層２２／エッチングストッパー膜２０］のエッチング
選択比は２／３程度に低下してしまう。その結果、現実
には、図８の（Ｂ）に示すように、ゲート電極１２の肩
部におけるエッチングストッパー膜２０がエッチングさ
れ、更には、その下のオフセット膜１３やサイドウオー
ル１４の一部もエッチングされてしまう。
において、図８の（Ａ）に示した層間絶縁層２２の選択
的なエッチングの状態は理想的な場合に得られる状態で
ある。実際には、開口部２４の底部における［層間絶縁
層２２／エッチングストッパー膜２０］のエッチング選
択比と較べて、ゲート電極１２の肩部における［層間絶
縁層２２／エッチングストッパー膜２０］のエッチング
選択比は２／３程度に低下してしまう。その結果、現実
には、図８の（Ｂ）に示すように、ゲート電極１２の肩
部におけるエッチングストッパー膜２０がエッチングさ
れ、更には、その下のオフセット膜１３やサイドウオー
ル１４の一部もエッチングされてしまう。
【０００９】また、上記の［工程−３０］において、開
口部２４の底部のエッチングストッパー膜２０をエッチ
ングする際、オフセット膜１３やサイドウオール１４が
更にエッチングされてしまう。尚、この状態を明示する
ために、かかる領域の部分を、図９の（Ａ）では円で囲
んで示した。その結果、図９の（Ｂ）に示すように、ゲ
ート電極１２と接続孔２６との間の耐圧が劣化したり、
最悪の場合、ゲート電極１２と接続孔２６とが短絡す
る。
口部２４の底部のエッチングストッパー膜２０をエッチ
ングする際、オフセット膜１３やサイドウオール１４が
更にエッチングされてしまう。尚、この状態を明示する
ために、かかる領域の部分を、図９の（Ａ）では円で囲
んで示した。その結果、図９の（Ｂ）に示すように、ゲ
ート電極１２と接続孔２６との間の耐圧が劣化したり、
最悪の場合、ゲート電極１２と接続孔２６とが短絡す
る。
【００１０】このような問題を回避するために、エッチ
ングストッパー膜２０のエッチング量を少なくした場合
には、開口部２４の底部にエッチングストッパー膜２０
が残存してしまう。ＳｉＮから成るエッチングストッパ
ー膜２０は絶縁材料であるが故に、ソース・ドレイン領
域１５と配線層２７Ａとが電気的に導通しなくなる。
ングストッパー膜２０のエッチング量を少なくした場合
には、開口部２４の底部にエッチングストッパー膜２０
が残存してしまう。ＳｉＮから成るエッチングストッパ
ー膜２０は絶縁材料であるが故に、ソース・ドレイン領
域１５と配線層２７Ａとが電気的に導通しなくなる。
【００１１】開口部２４の底部にエッチングストッパー
膜２０を残存させないように、エッチングストッパー膜
２０を薄く成膜する方法も考えられる。しかしながら、
エッチングストッパー膜２０を薄く成膜したのでは、開
口部２４を形成するために層間絶縁層２２をエッチング
する際、エッチングストッパー膜２０の本来の機能が低
下し、オフセット膜１３やサイドウオール１４が一層エ
ッチングされてしまう。その結果、ゲート電極１２と接
続孔２６との間の耐圧が劣化し易くなり、あるいは又、
ゲート電極１２と接続孔２６との短絡が発生し易くな
る。
膜２０を残存させないように、エッチングストッパー膜
２０を薄く成膜する方法も考えられる。しかしながら、
エッチングストッパー膜２０を薄く成膜したのでは、開
口部２４を形成するために層間絶縁層２２をエッチング
する際、エッチングストッパー膜２０の本来の機能が低
下し、オフセット膜１３やサイドウオール１４が一層エ
ッチングされてしまう。その結果、ゲート電極１２と接
続孔２６との間の耐圧が劣化し易くなり、あるいは又、
ゲート電極１２と接続孔２６との短絡が発生し易くな
る。
【００１２】また、エッチングストッパー膜２０のエッ
チング時のオフセット膜１３のエッチング量を考慮し
て、予め、オフセット膜１３を厚く成膜する方法もある
が、半導体装置の平坦化処理に悪影響が生じるといった
問題がある。
チング時のオフセット膜１３のエッチング量を考慮し
て、予め、オフセット膜１３を厚く成膜する方法もある
が、半導体装置の平坦化処理に悪影響が生じるといった
問題がある。
【００１３】従って、本発明の目的は、例えばゲート電
極（上層導体）と接続孔との間の耐圧劣化や短絡発生を
防止することができ、しかも、例えばソース・ドレイン
領域（下層導体）と接続孔との間の電気的接続を確実に
行うことを可能にする、半導体装置における接続孔の形
成方法を提供することにある。
極（上層導体）と接続孔との間の耐圧劣化や短絡発生を
防止することができ、しかも、例えばソース・ドレイン
領域（下層導体）と接続孔との間の電気的接続を確実に
行うことを可能にする、半導体装置における接続孔の形
成方法を提供することにある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体装置における接続孔の形成方法は、
（イ）それぞれの側壁にサイドウオールが形成された２
本の上層導体、並びに該２本の上層導体の間に位置し且
つそれらの下方に位置する下層導体をエッチングストッ
パー膜で被覆する工程と、（ロ）少なくとも該上層導体
の上方の該エッチングストッパー膜上に、絶縁膜を物理
的気相成長法にて形成する工程と、（ハ）全面に層間絶
縁層を形成する工程と、（ニ）該層間絶縁層から前記下
層導体まで延びる開口部を形成する工程と、（ホ）該開
口部内を導電材料で埋め込み、以て、接続孔を形成する
工程、から成ることを特徴とする。
めの本発明の半導体装置における接続孔の形成方法は、
（イ）それぞれの側壁にサイドウオールが形成された２
本の上層導体、並びに該２本の上層導体の間に位置し且
つそれらの下方に位置する下層導体をエッチングストッ
パー膜で被覆する工程と、（ロ）少なくとも該上層導体
の上方の該エッチングストッパー膜上に、絶縁膜を物理
的気相成長法にて形成する工程と、（ハ）全面に層間絶
縁層を形成する工程と、（ニ）該層間絶縁層から前記下
層導体まで延びる開口部を形成する工程と、（ホ）該開
口部内を導電材料で埋め込み、以て、接続孔を形成する
工程、から成ることを特徴とする。
【００１５】ここで、物理的気相成長法としては、真空
蒸着法、スパッタ法、イオンプレーティング法を挙げる
ことができるが、中でもスパッタ法とすることが好まし
い。スパッタ法としては、マグネトロンスパッタ法、Ｄ
Ｃスパッタ法、ＲＦスパッタ法、ＥＣＲスパッタ法、ま
た基板バイアスを印加するバイアススパッタ法等、如何
なるスパッタ法を採用することもできる。
蒸着法、スパッタ法、イオンプレーティング法を挙げる
ことができるが、中でもスパッタ法とすることが好まし
い。スパッタ法としては、マグネトロンスパッタ法、Ｄ
Ｃスパッタ法、ＲＦスパッタ法、ＥＣＲスパッタ法、ま
た基板バイアスを印加するバイアススパッタ法等、如何
なるスパッタ法を採用することもできる。
【００１６】エッチングストッパー膜を構成する材料
と、層間絶縁層及びサイドウオールを構成する材料との
間には、適切なエッチング選択比が有ることが要求され
る。層間絶縁層は、ＳｉＯ2、ＢＰＳＧ、ＰＳＧ、ＢＳ
Ｇ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＮＳＧ、ＳＯＧ、
ＬＴＯ（Low Temperature Oxide、低温ＣＶＤ−Ｓｉ
Ｏ2）等の酸化シリコン系材料（ＳｉＯ2あるいは不純物
を含有するＳｉＯ2）から構成することが好ましいが、
これらに限定されるものではない。また、層間絶縁層
を、酸化シリコン系材料から成る多層構造とすることも
できる。サイドウオールは、例えばＳｉＯ2から構成す
ることができる。
と、層間絶縁層及びサイドウオールを構成する材料との
間には、適切なエッチング選択比が有ることが要求され
る。層間絶縁層は、ＳｉＯ2、ＢＰＳＧ、ＰＳＧ、ＢＳ
Ｇ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＮＳＧ、ＳＯＧ、
ＬＴＯ（Low Temperature Oxide、低温ＣＶＤ−Ｓｉ
Ｏ2）等の酸化シリコン系材料（ＳｉＯ2あるいは不純物
を含有するＳｉＯ2）から構成することが好ましいが、
これらに限定されるものではない。また、層間絶縁層
を、酸化シリコン系材料から成る多層構造とすることも
できる。サイドウオールは、例えばＳｉＯ2から構成す
ることができる。
【００１７】本発明の半導体装置における接続孔の形成
方法においては、例えばスパッタ法にて絶縁膜を形成す
ることによって、上層導体の肩部における絶縁膜の厚さ
（Ｔ）を、上層導体の頂部における絶縁膜の厚さ（ｔ）
よりも厚くすることができる。このような現象は、上層
導体の肩部に衝突するスパッタ粒子の数の方が、上層導
体の頂部に衝突するスパッタ粒子の数よりも多いことに
起因する。尚、上層導体の肩部における絶縁膜の厚さ
（Ｔ）は、上層導体の頂部における絶縁膜の厚さ（ｔ）
の１．５倍以上であることが好ましい。ターゲットと上
層導体との間の距離を制御することによって、上層導体
の肩部における絶縁膜の所望の厚さ（Ｔ）を得ることが
できる。一般的には、ターゲットと上層導体との間の距
離が長くなる程、Ｔ／ｔの値は１に近づく傾向にある。
方法においては、例えばスパッタ法にて絶縁膜を形成す
ることによって、上層導体の肩部における絶縁膜の厚さ
（Ｔ）を、上層導体の頂部における絶縁膜の厚さ（ｔ）
よりも厚くすることができる。このような現象は、上層
導体の肩部に衝突するスパッタ粒子の数の方が、上層導
体の頂部に衝突するスパッタ粒子の数よりも多いことに
起因する。尚、上層導体の肩部における絶縁膜の厚さ
（Ｔ）は、上層導体の頂部における絶縁膜の厚さ（ｔ）
の１．５倍以上であることが好ましい。ターゲットと上
層導体との間の距離を制御することによって、上層導体
の肩部における絶縁膜の所望の厚さ（Ｔ）を得ることが
できる。一般的には、ターゲットと上層導体との間の距
離が長くなる程、Ｔ／ｔの値は１に近づく傾向にある。
【００１８】上層導体の肩部における絶縁膜の厚さ
（Ｔ）が上層導体の頂部における絶縁膜の厚さ（ｔ）よ
りも厚くなるようにスパッタ法にて絶縁膜をエッチング
ストッパー膜上に形成する際、上層導体及び下層導体が
形成された半導体基板の垂線とターゲットの垂線とを平
行とすることができる。これによって、上層導体の上方
のエッチングストッパー膜のみならず、下層導体の上の
エッチングストッパー膜上にも、絶縁膜が形成される。
尚、この場合には、開口部を形成する際、下層導体上の
エッチングストッパー膜だけでなく、このエッチングス
トッパー膜上の絶縁膜も除去する必要があるので、エッ
チングストッパー膜と絶縁膜とを同種の材料、例えばＳ
ｉＮやＳｉＯＮといった窒化シリコン系材料から構成す
ることが好ましい。但し、エッチングストッパー膜のエ
ッチング速度と絶縁膜とエッチング速度との間に余り差
ななければ、エッチングストッパー膜と絶縁膜とを異種
の材料から構成してもよい。尚、絶縁膜を構成する材料
と層間絶縁層サイドウオールを構成する材料との間、及
び絶縁膜を構成する材料とサイドウオールを構成する材
料との間には、適度のエッチング選択比が有ることが必
要とされる。
（Ｔ）が上層導体の頂部における絶縁膜の厚さ（ｔ）よ
りも厚くなるようにスパッタ法にて絶縁膜をエッチング
ストッパー膜上に形成する際、上層導体及び下層導体が
形成された半導体基板の垂線とターゲットの垂線とを平
行とすることができる。これによって、上層導体の上方
のエッチングストッパー膜のみならず、下層導体の上の
エッチングストッパー膜上にも、絶縁膜が形成される。
尚、この場合には、開口部を形成する際、下層導体上の
エッチングストッパー膜だけでなく、このエッチングス
トッパー膜上の絶縁膜も除去する必要があるので、エッ
チングストッパー膜と絶縁膜とを同種の材料、例えばＳ
ｉＮやＳｉＯＮといった窒化シリコン系材料から構成す
ることが好ましい。但し、エッチングストッパー膜のエ
ッチング速度と絶縁膜とエッチング速度との間に余り差
ななければ、エッチングストッパー膜と絶縁膜とを異種
の材料から構成してもよい。尚、絶縁膜を構成する材料
と層間絶縁層サイドウオールを構成する材料との間、及
び絶縁膜を構成する材料とサイドウオールを構成する材
料との間には、適度のエッチング選択比が有ることが必
要とされる。
【００１９】あるいは又、ターゲットの垂線と半導体基
板の垂線を平行とせず、半導体基板を回転させながらス
パッタを行う、所謂斜めスパッタ法にて絶縁膜を形成し
てもよい。これによって、上層導体の上方のエッチング
ストッパー膜上に絶縁膜が形成され、しかも、下層導体
上のエッチングストッパー膜上には絶縁膜は形成されな
い。この場合には、開口部を形成する際、下層導体の上
のエッチングストッパー膜のみを除去すればよいので、
エッチングストッパー膜と絶縁膜とを異種の材料、例え
ばエッチングストッパー膜をＳｉＮといった窒化シリコ
ン系材料から構成した場合、絶縁膜を、エッチングスト
ッパー膜を構成する材料、及び層間絶縁層を構成する材
料とエッチング選択比が有る材料（例えば、ＳｉＯＮ、
ＳｉＯ、Ａｌ2Ｏ3等）から構成することができる。
板の垂線を平行とせず、半導体基板を回転させながらス
パッタを行う、所謂斜めスパッタ法にて絶縁膜を形成し
てもよい。これによって、上層導体の上方のエッチング
ストッパー膜上に絶縁膜が形成され、しかも、下層導体
上のエッチングストッパー膜上には絶縁膜は形成されな
い。この場合には、開口部を形成する際、下層導体の上
のエッチングストッパー膜のみを除去すればよいので、
エッチングストッパー膜と絶縁膜とを異種の材料、例え
ばエッチングストッパー膜をＳｉＮといった窒化シリコ
ン系材料から構成した場合、絶縁膜を、エッチングスト
ッパー膜を構成する材料、及び層間絶縁層を構成する材
料とエッチング選択比が有る材料（例えば、ＳｉＯＮ、
ＳｉＯ、Ａｌ2Ｏ3等）から構成することができる。
【００２０】本発明の半導体装置における接続孔の形成
方法においては、下層導体を、半導体基板に設けられた
ソース・ドレイン領域とし、上層導体を、半導体基板上
に設けられたゲート電極とする形態、あるいは又、下層
導体を、第１の層間絶縁層や素子分離領域上に設けられ
た第１の配線層とし、上層導体を、第２の層間絶縁層上
に設けられた第２の配線層とする形態を例示することが
できる。
方法においては、下層導体を、半導体基板に設けられた
ソース・ドレイン領域とし、上層導体を、半導体基板上
に設けられたゲート電極とする形態、あるいは又、下層
導体を、第１の層間絶縁層や素子分離領域上に設けられ
た第１の配線層とし、上層導体を、第２の層間絶縁層上
に設けられた第２の配線層とする形態を例示することが
できる。
【００２１】本発明の半導体装置における接続孔の形成
方法においては、サイドウオールの高さ（Ｈ）を上層導
体の高さ（ｈ）よりも低くしてもよい。このような構造
にすることによって、上層導体の肩部に段差が付き、上
層導体の肩部における絶縁膜の厚さ（Ｔ）は、上層導体
の頂部における絶縁膜の厚さ（ｔ）よりも一層厚くな
る。
方法においては、サイドウオールの高さ（Ｈ）を上層導
体の高さ（ｈ）よりも低くしてもよい。このような構造
にすることによって、上層導体の肩部に段差が付き、上
層導体の肩部における絶縁膜の厚さ（Ｔ）は、上層導体
の頂部における絶縁膜の厚さ（ｔ）よりも一層厚くな
る。
【００２２】本発明の接続孔の形成方法は、如何なる半
導体装置にも適用することができ、例えば、ＳＲＡＭの
記憶ノードとの接続部、ＤＲＡＭのキャパシタとの接続
部、ＳＲＡＭやＤＲＡＭの電源接続部やグランド接続部
等における接続孔の形成、多層配線構造における各配線
層を接続するための接続孔の形成を挙げることができ
る。
導体装置にも適用することができ、例えば、ＳＲＡＭの
記憶ノードとの接続部、ＤＲＡＭのキャパシタとの接続
部、ＳＲＡＭやＤＲＡＭの電源接続部やグランド接続部
等における接続孔の形成、多層配線構造における各配線
層を接続するための接続孔の形成を挙げることができ
る。
【００２３】本発明の半導体装置における接続孔の形成
方法においては、層間絶縁層に開口部を形成する際、開
口部の底部のエッチングストッパー膜を完全に除去する
とき、絶縁膜の存在によって、上層導体の肩部のエッチ
ングストッパー膜がエッチングされ難くなる。その結
果、上層導体と接続孔との間の耐圧が劣化したり、上層
導体と接続孔とが短絡するといった問題を回避すること
ができる。尚、上層導体のそれぞれの側壁にサイドウオ
ールが形成されているので、自己整合的に接続孔を形成
することができる。
方法においては、層間絶縁層に開口部を形成する際、開
口部の底部のエッチングストッパー膜を完全に除去する
とき、絶縁膜の存在によって、上層導体の肩部のエッチ
ングストッパー膜がエッチングされ難くなる。その結
果、上層導体と接続孔との間の耐圧が劣化したり、上層
導体と接続孔とが短絡するといった問題を回避すること
ができる。尚、上層導体のそれぞれの側壁にサイドウオ
ールが形成されているので、自己整合的に接続孔を形成
することができる。
【００２４】
【発明の実施の形態】以下、発明の実施の形態（以下、
単に、実施の形態と略称する）に基づき、本発明を説明
する。
単に、実施の形態と略称する）に基づき、本発明を説明
する。
【００２５】（実施の形態１）実施の形態１において
は、エッチングストッパー膜はＬＰ−ＣＶＤ法にて成膜
された窒化シリコン（ＳｉＮ）から成り、絶縁膜はスパ
ッタ法にて成膜された窒化シリコン（ＳｉＮ）から成
り、層間絶縁層は酸化シリコン（ＳｉＯ2）から成る。
以下、半導体基板等の模式的な一部断面図である図１〜
図４を参照して、実施の形態１における半導体装置の接
続孔の形成方法を説明する。
は、エッチングストッパー膜はＬＰ−ＣＶＤ法にて成膜
された窒化シリコン（ＳｉＮ）から成り、絶縁膜はスパ
ッタ法にて成膜された窒化シリコン（ＳｉＮ）から成
り、層間絶縁層は酸化シリコン（ＳｉＯ2）から成る。
以下、半導体基板等の模式的な一部断面図である図１〜
図４を参照して、実施の形態１における半導体装置の接
続孔の形成方法を説明する。
【００２６】［工程−１００］先ず、シリコン半導体基
板から成る半導体基板１０の表面に公知の方法でゲート
絶縁膜１１を成膜した後、全面にＣＶＤ法にて不純物が
ドーピングされた多結晶シリコン層を堆積させ、次い
で、多結晶シリコン層の上にタングステンシリサイド層
をスパッタ法にて堆積させる。その後、ＣＶＤ法にて全
面にＳｉＯ2から成るオフセット膜１３を堆積させる。
そして、フォトリソグラフィ技術及びエッチング技術を
用いて、オフセット膜１３、タングステンシリサイド層
及び多結晶シリコン層をエッチングして、タングステン
シリサイド層及び多結晶シリコン層から成るゲート電極
１２を形成する。尚、このゲート電極１２は所謂ポリサ
イド構造を有し、その上面には、ＳｉＯ2から成るオフ
セット膜１３が形成されている。図においては、ゲート
電極１２を１層で示した。その後、不純物のイオン注入
を行うことによって、ＬＤＤ構造のための低濃度不純物
領域を形成し、次いで、オフセット膜１３の側壁を含む
ゲート電極１２の側壁にＳｉＯ2から成るサイドウオー
ル１４を形成する。次いで、半導体基板１０に不純物を
イオン注入した後、かかる不純物の活性化処理を行い、
ソース・ドレイン領域１５を形成する。尚、オフセット
膜１３を含むゲート電極１２が上層導体に相当する。一
方、ソース・ドレイン領域１５が、２本の上層導体の間
に位置し且つそれらの下方に位置する下層導体に相当す
る。
板から成る半導体基板１０の表面に公知の方法でゲート
絶縁膜１１を成膜した後、全面にＣＶＤ法にて不純物が
ドーピングされた多結晶シリコン層を堆積させ、次い
で、多結晶シリコン層の上にタングステンシリサイド層
をスパッタ法にて堆積させる。その後、ＣＶＤ法にて全
面にＳｉＯ2から成るオフセット膜１３を堆積させる。
そして、フォトリソグラフィ技術及びエッチング技術を
用いて、オフセット膜１３、タングステンシリサイド層
及び多結晶シリコン層をエッチングして、タングステン
シリサイド層及び多結晶シリコン層から成るゲート電極
１２を形成する。尚、このゲート電極１２は所謂ポリサ
イド構造を有し、その上面には、ＳｉＯ2から成るオフ
セット膜１３が形成されている。図においては、ゲート
電極１２を１層で示した。その後、不純物のイオン注入
を行うことによって、ＬＤＤ構造のための低濃度不純物
領域を形成し、次いで、オフセット膜１３の側壁を含む
ゲート電極１２の側壁にＳｉＯ2から成るサイドウオー
ル１４を形成する。次いで、半導体基板１０に不純物を
イオン注入した後、かかる不純物の活性化処理を行い、
ソース・ドレイン領域１５を形成する。尚、オフセット
膜１３を含むゲート電極１２が上層導体に相当する。一
方、ソース・ドレイン領域１５が、２本の上層導体の間
に位置し且つそれらの下方に位置する下層導体に相当す
る。
【００２７】［工程−１１０］次に、半導体基板１０に
設けられたゲート電極１２及びソース・ドレイン領域１
５をエッチングストッパー膜２０で被覆する（図１の
（Ａ）参照）。即ち、窒化シリコン（ＳｉＮ）から成る
エッチングストッパー膜２０を、以下に例示するＬＰ−
ＣＶＤ法にて全面に堆積させる。 使用ガス：ＳｉＨ2Ｃｌ2／ＮＨ3／Ｎ2＝５０／２００／
２００sccm 圧力 ：７０Ｐａ 基板温度：７６０゜Ｃ
設けられたゲート電極１２及びソース・ドレイン領域１
５をエッチングストッパー膜２０で被覆する（図１の
（Ａ）参照）。即ち、窒化シリコン（ＳｉＮ）から成る
エッチングストッパー膜２０を、以下に例示するＬＰ−
ＣＶＤ法にて全面に堆積させる。 使用ガス：ＳｉＨ2Ｃｌ2／ＮＨ3／Ｎ2＝５０／２００／
２００sccm 圧力 ：７０Ｐａ 基板温度：７６０゜Ｃ
【００２８】［工程−１２０］次に、少なくとも上層導
体の上方のエッチングストッパー膜２０上に、ＳｉＮか
ら成る絶縁膜２１をスパッタ法にて形成する（図１の
（Ｂ）参照）。実施の形態１においては、上層導体の上
方のエッチングストッパー膜２０上だけでなく、下層導
体（ソース・ドレイン領域１５）の上のエッチングスト
ッパー膜２０上にも、ＳｉＮから成る絶縁膜２１を形成
する。具体的には、スパッタ装置に配設されたターゲッ
トの垂線と半導体基板の垂線を平行とした状態で、以下
に例示するスパッタ条件にて絶縁膜２１を全面に成膜す
る。絶縁膜２１の成膜後、８００゜Ｃ程度の温度でアニ
ール処理を行うことによって、絶縁膜２１を緻密化する
ことが好ましい。半導体基板１０の直径が８インチの場
合、使用するターゲットの直径は１２インチ程度である
ことが好ましい。また、半導体基板１０の直径が６イン
チの場合、使用するターゲットの直径は１０インチ程度
であることが好ましい。更には、ターゲットと半導体基
板１０との間の距離を５〜７．５ｃｍとすることが望ま
しい。これによって、上層導体の肩部における絶縁膜２
１の厚さ（Ｔ）を、上層導体の頂部における絶縁膜２１
の厚さ（ｔ）の１．５倍程度とすることができる。Ｔ／
ｔの値を更に大きくしたい場合には、ターゲットと半導
体基板１０との間の距離を短くすればよい。 ターゲット：ＳｉＮ 使用ガス ：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＲＦパワー：５ｋＷ 基板温度 ：１５０゜Ｃ
体の上方のエッチングストッパー膜２０上に、ＳｉＮか
ら成る絶縁膜２１をスパッタ法にて形成する（図１の
（Ｂ）参照）。実施の形態１においては、上層導体の上
方のエッチングストッパー膜２０上だけでなく、下層導
体（ソース・ドレイン領域１５）の上のエッチングスト
ッパー膜２０上にも、ＳｉＮから成る絶縁膜２１を形成
する。具体的には、スパッタ装置に配設されたターゲッ
トの垂線と半導体基板の垂線を平行とした状態で、以下
に例示するスパッタ条件にて絶縁膜２１を全面に成膜す
る。絶縁膜２１の成膜後、８００゜Ｃ程度の温度でアニ
ール処理を行うことによって、絶縁膜２１を緻密化する
ことが好ましい。半導体基板１０の直径が８インチの場
合、使用するターゲットの直径は１２インチ程度である
ことが好ましい。また、半導体基板１０の直径が６イン
チの場合、使用するターゲットの直径は１０インチ程度
であることが好ましい。更には、ターゲットと半導体基
板１０との間の距離を５〜７．５ｃｍとすることが望ま
しい。これによって、上層導体の肩部における絶縁膜２
１の厚さ（Ｔ）を、上層導体の頂部における絶縁膜２１
の厚さ（ｔ）の１．５倍程度とすることができる。Ｔ／
ｔの値を更に大きくしたい場合には、ターゲットと半導
体基板１０との間の距離を短くすればよい。 ターゲット：ＳｉＮ 使用ガス ：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＲＦパワー：５ｋＷ 基板温度 ：１５０゜Ｃ
【００２９】上層導体（オフセット膜１３を含むゲート
電極１２）の肩部に衝突するスパッタ粒子の数の方が、
上層導体の頂部に衝突するスパッタ粒子の数よりも多い
が故に、上層導体の肩部における絶縁膜２１の厚さ
（Ｔ）は、上層導体の頂部における絶縁膜２１の厚さ
（ｔ）よりも厚くなる。尚、上層導体の肩部における絶
縁膜２１の厚さ（Ｔ）は、上層導体の頂部における絶縁
膜２１の厚さ（ｔ）の１．５倍以上であることが好まし
い。
電極１２）の肩部に衝突するスパッタ粒子の数の方が、
上層導体の頂部に衝突するスパッタ粒子の数よりも多い
が故に、上層導体の肩部における絶縁膜２１の厚さ
（Ｔ）は、上層導体の頂部における絶縁膜２１の厚さ
（ｔ）よりも厚くなる。尚、上層導体の肩部における絶
縁膜２１の厚さ（Ｔ）は、上層導体の頂部における絶縁
膜２１の厚さ（ｔ）の１．５倍以上であることが好まし
い。
【００３０】［工程−１３０］その後、この絶縁膜２１
上に、例えばＳｉＯ2から成る層間絶縁層２２をＣＶＤ
法にて形成する（図２の（Ａ）参照）。
上に、例えばＳｉＯ2から成る層間絶縁層２２をＣＶＤ
法にて形成する（図２の（Ａ）参照）。
【００３１】［工程−１４０］次に、層間絶縁層２２か
ら下層導体（ソース・ドレイン領域１５）まで延びる開
口部２４を形成する。そのために、先ず、層間絶縁層２
２上にレジスト２３を塗布し、接続孔を形成すべき部分
の上方のレジスト２３にフォトリソグラフィ技術を用い
て開口を形成する。そして、かかるパターニングされた
レジスト２３をエッチング用マスクとして、層間絶縁層
２２を選択的にエッチングして、層間絶縁層２２に開口
部２４を設ける（図２の（Ｂ）参照）。層間絶縁層２２
のエッチングを、絶縁膜２１あるいはエッチングストッ
パー膜２０によって停止させる。層間絶縁層２２のエッ
チング条件を、以下に例示する。実施の形態１において
は、半導体素子の縮小化を図るために、接続孔が下方の
ゲート電極１２と垂直方向にオーバーラップするように
接続孔を形成することを意図している。 使用装置：枚葉式マグネトロンＲＩＥ装置 使用ガス：Ｃ4Ｆ8／ＣＯ／Ａｒ＝１０／１００／３００
sccm 圧力 ：５．３Ｐａ ＲＦパワー：１．６ｋＷ 温度 ：２０゜Ｃ
ら下層導体（ソース・ドレイン領域１５）まで延びる開
口部２４を形成する。そのために、先ず、層間絶縁層２
２上にレジスト２３を塗布し、接続孔を形成すべき部分
の上方のレジスト２３にフォトリソグラフィ技術を用い
て開口を形成する。そして、かかるパターニングされた
レジスト２３をエッチング用マスクとして、層間絶縁層
２２を選択的にエッチングして、層間絶縁層２２に開口
部２４を設ける（図２の（Ｂ）参照）。層間絶縁層２２
のエッチングを、絶縁膜２１あるいはエッチングストッ
パー膜２０によって停止させる。層間絶縁層２２のエッ
チング条件を、以下に例示する。実施の形態１において
は、半導体素子の縮小化を図るために、接続孔が下方の
ゲート電極１２と垂直方向にオーバーラップするように
接続孔を形成することを意図している。 使用装置：枚葉式マグネトロンＲＩＥ装置 使用ガス：Ｃ4Ｆ8／ＣＯ／Ａｒ＝１０／１００／３００
sccm 圧力 ：５．３Ｐａ ＲＦパワー：１．６ｋＷ 温度 ：２０゜Ｃ
【００３２】上記のエッチング条件における各材料のエ
ッチング速度（単位：ｎｍ／分）を以下の表１に示す。
ッチング速度（単位：ｎｍ／分）を以下の表１に示す。
【００３３】
【表１】
【００３４】上層導体の肩部における絶縁膜２１の厚さ
（Ｔ）は、上層導体の頂部における絶縁膜２１の厚さ
（ｔ）よりも厚い。従って、上層導体の肩部における絶
縁膜２１の厚さ（Ｔ）は、下層導体（ソース・ドレイン
領域１５）の上方における絶縁膜２１の厚さよりも厚
い。それ故、層間絶縁層２２のエッチング時、開口部２
４の底部における［層間絶縁層２２／エッチングストッ
パー膜２０］のエッチング選択比と較べて、ゲート電極
１２の肩部における［層間絶縁層２２／エッチングスト
ッパー膜２０］のエッチング選択比が２／３程度に低下
してしても、ゲート電極１２の肩部のエッチングストッ
パー膜２０が大幅にエッチングされることを回避するこ
とができ、しかも、開口部２４の底部の絶縁膜２１は除
去される。このように、ゲート電極１２の肩部のエッチ
ングストッパー膜２０が大幅にエッチングされることを
回避することができるので、後に形成する接続孔と上層
導体（より具体的には、ゲート電極１２）との間の耐圧
が劣化することを効果的に防止することができる。
（Ｔ）は、上層導体の頂部における絶縁膜２１の厚さ
（ｔ）よりも厚い。従って、上層導体の肩部における絶
縁膜２１の厚さ（Ｔ）は、下層導体（ソース・ドレイン
領域１５）の上方における絶縁膜２１の厚さよりも厚
い。それ故、層間絶縁層２２のエッチング時、開口部２
４の底部における［層間絶縁層２２／エッチングストッ
パー膜２０］のエッチング選択比と較べて、ゲート電極
１２の肩部における［層間絶縁層２２／エッチングスト
ッパー膜２０］のエッチング選択比が２／３程度に低下
してしても、ゲート電極１２の肩部のエッチングストッ
パー膜２０が大幅にエッチングされることを回避するこ
とができ、しかも、開口部２４の底部の絶縁膜２１は除
去される。このように、ゲート電極１２の肩部のエッチ
ングストッパー膜２０が大幅にエッチングされることを
回避することができるので、後に形成する接続孔と上層
導体（より具体的には、ゲート電極１２）との間の耐圧
が劣化することを効果的に防止することができる。
【００３５】［工程−１５０］続いて、エッチングスト
ッパー膜２０を以下に例示する条件にてエッチングし
て、開口部２４の底部にソース・ドレイン領域１５を露
出させる（図３の（Ａ）参照）。 使用装置：枚葉式マグネトロンＲＩＥ装置 使用ガス：ＣＨＦ3／Ｏ2＝２０／２０sccm 圧力 ：２．７Ｐａ ＲＦパワー：５００Ｗ 温度 ：２０゜Ｃ
ッパー膜２０を以下に例示する条件にてエッチングし
て、開口部２４の底部にソース・ドレイン領域１５を露
出させる（図３の（Ａ）参照）。 使用装置：枚葉式マグネトロンＲＩＥ装置 使用ガス：ＣＨＦ3／Ｏ2＝２０／２０sccm 圧力 ：２．７Ｐａ ＲＦパワー：５００Ｗ 温度 ：２０゜Ｃ
【００３６】上記のエッチング条件における各材料のエ
ッチング速度（単位：ｎｍ／分）を以下の表２に示す。
ッチング速度（単位：ｎｍ／分）を以下の表２に示す。
【００３７】
【表２】
【００３８】［工程−１６０］その後、開口部２４内を
導電材料で埋め込み、以て、接続孔２６を形成する（図
３の（Ｂ）参照）。実施の形態１においては、導電材料
としてタングステンを用いる。具体的には、アッシング
法及び硫酸過水を用いてレジスト２３を除去した後、Ｔ
ｉ層、次にＴｉＮ層をスパッタ法にて開口部２４内を含
む全面に成膜し、ＴｉＮ層をアニール処理した後、ＣＶ
Ｄ法にて全面にタングステン層を堆積させる。その後、
層間絶縁層２２上のタングステン層、ＴｉＮ層、Ｔｉ層
をエッチバックして、開口部２４内にタングステンから
成る導電材料が埋め込まれた接続孔２６を完成させる。
尚、Ｔｉ層は、接続孔２６とソース・ドレイン領域１５
との間のコンタクト抵抗を低減させること、及びタング
ステンの密着性向上を目的として成膜する。また、Ｔｉ
Ｎ層は、ＣＶＤ法にてタングステンを堆積させるとき、
タングステンがソース・ドレイン領域１５に侵入するこ
とを防止するバリア層としての機能を有する。尚、Ｔｉ
Ｎ層にアニール処理を施すことによって，ＴｉＮ層のバ
リア効果が向上する。ここで、図においては、ＴｉＮ層
／Ｔｉ層を纏めて下地層２５で表した。Ｔｉ層、ＴｉＮ
層のスパッタ条件、ＴｉＮ層のアニール処理条件、ＣＶ
Ｄ法によるタングステンの堆積条件、タングステンのエ
ッチバック条件、ＴｉＮ層／Ｔｉ層のケミカルエッチン
グ条件及びスパッタエッチング条件を、以下に例示す
る。 Ｔｉ層のスパッタ条件 ターゲット ：Ｔｉ 使用ガス ：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣ電力 ：５ｋＷ 基板加熱温度：１５０゜Ｃ ＴｉＮ層のスパッタ条件 ターゲット ：Ｔｉ 使用ガス ：Ｎ2／Ａｒ＝８０／３０sccm 圧力 ：０．４Ｐａ ＤＣ電力 ：５ｋＷ 基板加熱温度：１５０゜Ｃ ＴｉＮ層のアニール処理条件 雰囲気：窒素ガス雰囲気 基板加熱温度：４５０゜Ｃ 時間 ：３０分 タングステンのＣＶＤ条件 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝７５／５００／２８００
sccm 圧力 ：１．１×１０4Ｐａ 基板加熱温度：４５０゜Ｃ タングステンのエッチバック条件 使用ガス：ＳＦ6／Ａｒ／Ｈｅ＝１４０／１１０／２５s
ccm 圧力 ：３２Ｐａ ＲＦ電力：６２５Ｗ タングステンのオーバーエッチング条件 使用ガス：ＳＦ6／Ａｒ／Ｈｅ＝８０／４０／２５sccm 圧力 ：２２Ｐａ ＲＦ電力：２５０Ｗ ＴｉＮ層／Ｔｉ層のケミカルエッチング条件 使用ガス：Ｃｌ2／Ａｒ／Ｈｅ＝３０／３０／１０sccm 圧力 ：２．５Ｐａ ＲＦ電力：３５０Ｗ 磁場 ：２×１０-3Ｔ ＴｉＮ層／Ｔｉ層のスパッタエッチング条件 使用ガス：Ｃｌ2／Ａｒ／Ｈｅ＝１０／３０／１０sccm 圧力 ：５．５Ｐａ ＲＦ電力：６００Ｗ
導電材料で埋め込み、以て、接続孔２６を形成する（図
３の（Ｂ）参照）。実施の形態１においては、導電材料
としてタングステンを用いる。具体的には、アッシング
法及び硫酸過水を用いてレジスト２３を除去した後、Ｔ
ｉ層、次にＴｉＮ層をスパッタ法にて開口部２４内を含
む全面に成膜し、ＴｉＮ層をアニール処理した後、ＣＶ
Ｄ法にて全面にタングステン層を堆積させる。その後、
層間絶縁層２２上のタングステン層、ＴｉＮ層、Ｔｉ層
をエッチバックして、開口部２４内にタングステンから
成る導電材料が埋め込まれた接続孔２６を完成させる。
尚、Ｔｉ層は、接続孔２６とソース・ドレイン領域１５
との間のコンタクト抵抗を低減させること、及びタング
ステンの密着性向上を目的として成膜する。また、Ｔｉ
Ｎ層は、ＣＶＤ法にてタングステンを堆積させるとき、
タングステンがソース・ドレイン領域１５に侵入するこ
とを防止するバリア層としての機能を有する。尚、Ｔｉ
Ｎ層にアニール処理を施すことによって，ＴｉＮ層のバ
リア効果が向上する。ここで、図においては、ＴｉＮ層
／Ｔｉ層を纏めて下地層２５で表した。Ｔｉ層、ＴｉＮ
層のスパッタ条件、ＴｉＮ層のアニール処理条件、ＣＶ
Ｄ法によるタングステンの堆積条件、タングステンのエ
ッチバック条件、ＴｉＮ層／Ｔｉ層のケミカルエッチン
グ条件及びスパッタエッチング条件を、以下に例示す
る。 Ｔｉ層のスパッタ条件 ターゲット ：Ｔｉ 使用ガス ：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣ電力 ：５ｋＷ 基板加熱温度：１５０゜Ｃ ＴｉＮ層のスパッタ条件 ターゲット ：Ｔｉ 使用ガス ：Ｎ2／Ａｒ＝８０／３０sccm 圧力 ：０．４Ｐａ ＤＣ電力 ：５ｋＷ 基板加熱温度：１５０゜Ｃ ＴｉＮ層のアニール処理条件 雰囲気：窒素ガス雰囲気 基板加熱温度：４５０゜Ｃ 時間 ：３０分 タングステンのＣＶＤ条件 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝７５／５００／２８００
sccm 圧力 ：１．１×１０4Ｐａ 基板加熱温度：４５０゜Ｃ タングステンのエッチバック条件 使用ガス：ＳＦ6／Ａｒ／Ｈｅ＝１４０／１１０／２５s
ccm 圧力 ：３２Ｐａ ＲＦ電力：６２５Ｗ タングステンのオーバーエッチング条件 使用ガス：ＳＦ6／Ａｒ／Ｈｅ＝８０／４０／２５sccm 圧力 ：２２Ｐａ ＲＦ電力：２５０Ｗ ＴｉＮ層／Ｔｉ層のケミカルエッチング条件 使用ガス：Ｃｌ2／Ａｒ／Ｈｅ＝３０／３０／１０sccm 圧力 ：２．５Ｐａ ＲＦ電力：３５０Ｗ 磁場 ：２×１０-3Ｔ ＴｉＮ層／Ｔｉ層のスパッタエッチング条件 使用ガス：Ｃｌ2／Ａｒ／Ｈｅ＝１０／３０／１０sccm 圧力 ：５．５Ｐａ ＲＦ電力：６００Ｗ
【００３９】［工程−１７０］最後に、層間絶縁層２２
上に、Ａｌ−１％Ｓｉから成る配線層２７を形成する。
そのために、先ず、Ａｌ−１％Ｓｉから成る配線材料層
をスパッタ法にて接続孔２６上を含む層間絶縁層２２の
上に成膜し、次いで、フォトリソグラフィ技術及びドラ
イエッチング技術によって配線材料層をパターニング
し、配線層２７を得る。Ａｌ−１％Ｓｉから成る配線材
料層のスパッタ条件を、以下に例示する。 配線材料層のスパッタ条件 ターゲット ：Ａｌ−１％Ｓｉ 使用ガス ：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣ電力 ：５ｋＷ 基板加熱温度：１５０゜Ｃ
上に、Ａｌ−１％Ｓｉから成る配線層２７を形成する。
そのために、先ず、Ａｌ−１％Ｓｉから成る配線材料層
をスパッタ法にて接続孔２６上を含む層間絶縁層２２の
上に成膜し、次いで、フォトリソグラフィ技術及びドラ
イエッチング技術によって配線材料層をパターニング
し、配線層２７を得る。Ａｌ−１％Ｓｉから成る配線材
料層のスパッタ条件を、以下に例示する。 配線材料層のスパッタ条件 ターゲット ：Ａｌ−１％Ｓｉ 使用ガス ：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣ電力 ：５ｋＷ 基板加熱温度：１５０゜Ｃ
【００４０】こうして、図４に模式的な一部断面図を示
す半導体装置を得ることができる。
す半導体装置を得ることができる。
【００４１】（実施の形態２）実施の形態２において
は、オフセット膜１３ＡをＳｉＯＮから構成した。そし
て、実施の形態１の［工程−１００］と同様に、オフセ
ット膜１３Ａ及びゲート電極１２をパターニングした
後、全面にＳｉＯ2膜をＣＶＤ法にて堆積させる。そし
て、このＳｉＯ2膜をエッチバックすることによって、
ゲート電極１２及びオフセット膜１３Ａの側壁にＳｉＯ
2から成るサイドウオール１４を形成する。この場合、
ＳｉＯ2膜のエッチバックを若干オーバーエッチングと
することによって、サイドウオール１４の高さ（Ｈ）を
上層導体の高さ（より具体的には、オフセット膜１３と
ゲート電極１２の合計の高さｈ）よりも低くする（図５
の（Ａ）参照）。このような構造にすることによって、
上層導体（オフセット膜１３を含むゲート電極１２）の
肩部に段差が付き、上層導体の肩部における絶縁膜２１
の厚さ（Ｔ）は、上層導体の頂部における絶縁膜２１の
厚さ（ｔ）よりも一層厚くなる（図５の（Ｂ）参照）。
は、オフセット膜１３ＡをＳｉＯＮから構成した。そし
て、実施の形態１の［工程−１００］と同様に、オフセ
ット膜１３Ａ及びゲート電極１２をパターニングした
後、全面にＳｉＯ2膜をＣＶＤ法にて堆積させる。そし
て、このＳｉＯ2膜をエッチバックすることによって、
ゲート電極１２及びオフセット膜１３Ａの側壁にＳｉＯ
2から成るサイドウオール１４を形成する。この場合、
ＳｉＯ2膜のエッチバックを若干オーバーエッチングと
することによって、サイドウオール１４の高さ（Ｈ）を
上層導体の高さ（より具体的には、オフセット膜１３と
ゲート電極１２の合計の高さｈ）よりも低くする（図５
の（Ａ）参照）。このような構造にすることによって、
上層導体（オフセット膜１３を含むゲート電極１２）の
肩部に段差が付き、上層導体の肩部における絶縁膜２１
の厚さ（Ｔ）は、上層導体の頂部における絶縁膜２１の
厚さ（ｔ）よりも一層厚くなる（図５の（Ｂ）参照）。
【００４２】この点を除き、実施の形態２の半導体装置
における接続孔の形成方法は、実質的に実施の形態１と
同様とすることができるので、詳細な説明は省略する。
における接続孔の形成方法は、実質的に実施の形態１と
同様とすることができるので、詳細な説明は省略する。
【００４３】（実施の形態３）実施の形態１では、［工
程−１２０］において、スパッタ装置に配設されたター
ゲットの垂線と半導体基板の垂線を平行とした状態で絶
縁膜２１を成膜した。一方、実施の形態２においては、
スパッタ装置内に配設されたターゲットの垂線と半導体
基板の垂線を平行とせず、半導体基板を回転させながら
スパッタを行う、所謂斜めスパッタ法にて絶縁膜２１を
形成する。これによって、上層導体の上方のエッチング
ストッパー膜２０上に絶縁膜２１が形成され、下層導体
（ソース・ドレイン領域１５）上のエッチングストッパ
ー膜２０上には絶縁膜２１は形成されない（図６の模式
図参照）。尚、この場合、所謂コリメータスパッタ法を
採用することが好ましい。
程−１２０］において、スパッタ装置に配設されたター
ゲットの垂線と半導体基板の垂線を平行とした状態で絶
縁膜２１を成膜した。一方、実施の形態２においては、
スパッタ装置内に配設されたターゲットの垂線と半導体
基板の垂線を平行とせず、半導体基板を回転させながら
スパッタを行う、所謂斜めスパッタ法にて絶縁膜２１を
形成する。これによって、上層導体の上方のエッチング
ストッパー膜２０上に絶縁膜２１が形成され、下層導体
（ソース・ドレイン領域１５）上のエッチングストッパ
ー膜２０上には絶縁膜２１は形成されない（図６の模式
図参照）。尚、この場合、所謂コリメータスパッタ法を
採用することが好ましい。
【００４４】ここで、コリメータスパッタ法とは、図７
に模式的に示すように、ターゲットと半導体基板との間
に多数の孔が設けられた治具（コリメータ）を配設し、
スパッタ粒子がこれらの孔を通過することによってスパ
ッタ粒子の指向性を高め、半導体基板に一定角度で入射
する成分を多くするスパッタ法である。尚、半導体基板
１０の直径が８インチの場合、使用するターゲットの直
径は１２インチ程度であることが好ましい。また、半導
体基板１０の直径が６インチの場合、使用するターゲッ
トの直径は１０インチ程度であることが好ましい。更に
は、ターゲットと半導体基板１０との間の距離を１０ｃ
ｍ程度とすることが望ましい。
に模式的に示すように、ターゲットと半導体基板との間
に多数の孔が設けられた治具（コリメータ）を配設し、
スパッタ粒子がこれらの孔を通過することによってスパ
ッタ粒子の指向性を高め、半導体基板に一定角度で入射
する成分を多くするスパッタ法である。尚、半導体基板
１０の直径が８インチの場合、使用するターゲットの直
径は１２インチ程度であることが好ましい。また、半導
体基板１０の直径が６インチの場合、使用するターゲッ
トの直径は１０インチ程度であることが好ましい。更に
は、ターゲットと半導体基板１０との間の距離を１０ｃ
ｍ程度とすることが望ましい。
【００４５】これによって、下層導体（ソース・ドレイ
ン領域１５）上のエッチングストッパー膜２０上には絶
縁膜２１は形成されなくなり、あるいは又、形成され難
くなる。それ故、実施の形態１の［工程−１５０］にお
いて、エッチングストッパー膜２０をエッチングして、
開口部２４の底部にソース・ドレイン領域１５を露出さ
せることが一層容易となる。また、下層導体（ソース・
ドレイン領域１５）上のエッチングストッパー膜２０上
には絶縁膜２１は形成されないので、例えばＳｉＯＮ、
ＳｉＯ、Ａｌ2Ｏ3等といった、ＳｉＮから成るエッチン
グストッパー膜２０や、層間絶縁層２２を構成する材料
との間にエッチング選択比が有る材料から絶縁膜２１を
構成することができる。
ン領域１５）上のエッチングストッパー膜２０上には絶
縁膜２１は形成されなくなり、あるいは又、形成され難
くなる。それ故、実施の形態１の［工程−１５０］にお
いて、エッチングストッパー膜２０をエッチングして、
開口部２４の底部にソース・ドレイン領域１５を露出さ
せることが一層容易となる。また、下層導体（ソース・
ドレイン領域１５）上のエッチングストッパー膜２０上
には絶縁膜２１は形成されないので、例えばＳｉＯＮ、
ＳｉＯ、Ａｌ2Ｏ3等といった、ＳｉＮから成るエッチン
グストッパー膜２０や、層間絶縁層２２を構成する材料
との間にエッチング選択比が有る材料から絶縁膜２１を
構成することができる。
【００４６】あるいは又、全面にレジスト材を塗布した
後、レジスト材料をエッチバックし、ゲート電極の間に
レジスト材を残し、エッチングストッパー膜の頂面及び
側面の上方を露出させる。そして、かかる露出したエッ
チングストッパー膜の部分の上に、エッチングストッパ
ー膜及び層間絶縁層を構成する材料とのエッチング選択
比が取れる材料にて絶縁膜を成膜してもよい。この場合
の絶縁膜の成膜方法は、スパッタ法を含む物理的気相成
長法であることが好ましいが、化学的気相成長法とする
こともできる。絶縁膜の成膜後、ゲート電極の間のレジ
スト材を適切な方法で除去する。
後、レジスト材料をエッチバックし、ゲート電極の間に
レジスト材を残し、エッチングストッパー膜の頂面及び
側面の上方を露出させる。そして、かかる露出したエッ
チングストッパー膜の部分の上に、エッチングストッパ
ー膜及び層間絶縁層を構成する材料とのエッチング選択
比が取れる材料にて絶縁膜を成膜してもよい。この場合
の絶縁膜の成膜方法は、スパッタ法を含む物理的気相成
長法であることが好ましいが、化学的気相成長法とする
こともできる。絶縁膜の成膜後、ゲート電極の間のレジ
スト材を適切な方法で除去する。
【００４７】この点を除き、実施の形態３の半導体装置
における接続孔の形成方法は、実質的に実施の形態１と
同様とすることができるので、詳細な説明は省略する。
における接続孔の形成方法は、実質的に実施の形態１と
同様とすることができるので、詳細な説明は省略する。
【００４８】以上、本発明を、好ましい実施の形態に基
づき説明したが、本発明はこれらに限定されるものでは
ない。実施の形態において説明した半導体装置の構造は
例示であり、適宜変更することができる。実施の形態に
おいては、専らゲート電極１２の上にオフセット膜１３
を形成したが、オフセット膜１３の形成は必須でなく、
場合によってはオフセット膜の形成を省略することがで
きる。また、ゲート電極１２の間のソース・ドレイン領
域１５に接続孔（コンタクトプラグ）を形成する場合を
例にとり実施の形態を説明したが、下層導体及び上層導
体の構造はこれに限定されない。例えば、下層導体を、
第１の層間絶縁層あるいは素子分離領域上に設けられた
第１の配線層とし、上層導体を、第２の層間絶縁層上に
設けられた第２の配線層とする形態に対して、本発明の
接続孔の形成方法を適用することもできる。この場合、
下層導体や上層導体を、多結晶シリコンあるいは高融点
金属若しくはその化合物、あるいは、多結晶シリコンと
高融点金属若しくはその化合物との積層構成から形成す
ればよい。
づき説明したが、本発明はこれらに限定されるものでは
ない。実施の形態において説明した半導体装置の構造は
例示であり、適宜変更することができる。実施の形態に
おいては、専らゲート電極１２の上にオフセット膜１３
を形成したが、オフセット膜１３の形成は必須でなく、
場合によってはオフセット膜の形成を省略することがで
きる。また、ゲート電極１２の間のソース・ドレイン領
域１５に接続孔（コンタクトプラグ）を形成する場合を
例にとり実施の形態を説明したが、下層導体及び上層導
体の構造はこれに限定されない。例えば、下層導体を、
第１の層間絶縁層あるいは素子分離領域上に設けられた
第１の配線層とし、上層導体を、第２の層間絶縁層上に
設けられた第２の配線層とする形態に対して、本発明の
接続孔の形成方法を適用することもできる。この場合、
下層導体や上層導体を、多結晶シリコンあるいは高融点
金属若しくはその化合物、あるいは、多結晶シリコンと
高融点金属若しくはその化合物との積層構成から形成す
ればよい。
【００４９】下地層２５を構成するＴｉ層やＴｉＮ層の
形成は、スパッタ法に限定されず、例えばＣＶＤ法にて
行うこともできる。Ｔｉ層及びＴｉＮ層のＥＣＲ−ＣＶ
Ｄ法による形成条件を以下に例示する。 ＴｉのＥＣＲ−ＣＶＤ条件 使用ガス ： ＴｉＣｌ4／Ｈ2＝１０／５０sccm マイクロ波パワー：２．１８ｋＷ 温度 ：４２０゜Ｃ 圧力 ：０．１２Ｐａ ＴｉＮのＥＣＲ−ＣＶＤ条件 使用ガス ：ＴｉＣｌ4／Ｈ2／Ｎ2＝２０／２６
／８sccm マイクロ波パワー：２．８ｋＷ 基板ＲＦバイアス：−５０Ｗ 温度 ：４２０゜Ｃ 圧力 ：０．１２Ｐａ
形成は、スパッタ法に限定されず、例えばＣＶＤ法にて
行うこともできる。Ｔｉ層及びＴｉＮ層のＥＣＲ−ＣＶ
Ｄ法による形成条件を以下に例示する。 ＴｉのＥＣＲ−ＣＶＤ条件 使用ガス ： ＴｉＣｌ4／Ｈ2＝１０／５０sccm マイクロ波パワー：２．１８ｋＷ 温度 ：４２０゜Ｃ 圧力 ：０．１２Ｐａ ＴｉＮのＥＣＲ−ＣＶＤ条件 使用ガス ：ＴｉＣｌ4／Ｈ2／Ｎ2＝２０／２６
／８sccm マイクロ波パワー：２．８ｋＷ 基板ＲＦバイアス：−５０Ｗ 温度 ：４２０゜Ｃ 圧力 ：０．１２Ｐａ
【００５０】実施の形態においては、所謂ブランケット
タングステンＣＶＤ法で接続孔を形成した。その代わり
に、ＣＶＤ法で銅層を形成することによって、銅から成
る高融点金属材料で開口部を埋め込み、接続孔を形成す
ることもできる。ＣＶＤ法による銅層の形成条件を以下
に例示する。尚、ＨＦＡとは、ヘキサフルオロアセチル
アセトネートの略である。 銅のＣＶＤ成膜条件 使用ガス ： Ｃｕ（ＨＦＡ）2／Ｈ2＝１０／１００
０sccm 圧力 ： ２．６×１０3Ｐａ 基板加熱温度： ３５０゜Ｃ パワー ： ５００Ｗ
タングステンＣＶＤ法で接続孔を形成した。その代わり
に、ＣＶＤ法で銅層を形成することによって、銅から成
る高融点金属材料で開口部を埋め込み、接続孔を形成す
ることもできる。ＣＶＤ法による銅層の形成条件を以下
に例示する。尚、ＨＦＡとは、ヘキサフルオロアセチル
アセトネートの略である。 銅のＣＶＤ成膜条件 使用ガス ： Ｃｕ（ＨＦＡ）2／Ｈ2＝１０／１００
０sccm 圧力 ： ２．６×１０3Ｐａ 基板加熱温度： ３５０゜Ｃ パワー ： ５００Ｗ
【００５１】あるいは又、場合によっては、開口部２４
内に多結晶シリコンから成る接続孔を形成してもよい
し、開口部２４を導電材料を兼ねた配線材料層で埋め込
んでもよい。後者の場合には、開口部２４内を配線材料
層で確実に埋め込むために、開口部２４内を含む層間絶
縁層２２上に、コンタクト抵抗の低減及び濡れ性の改善
を目的としたＴｉ層をスパッタ法にて成膜し、更に、バ
リア層として機能するＴｉＮ層をスパッタ法にて成膜す
る。その後、所謂高温アルミニウムスパッタ法（［工程
−１７０］における配線材料層のスパッタ条件において
基板加熱温度を５００゜Ｃ前後とし、層間絶縁層２２上
に堆積したアルミニウム系合金を流動状態とし、開口部
２４内をアルミニウム系合金で埋め込む方法）や、アル
ミニウムリフロー法（［工程−１７０］における配線材
料層のスパッタ条件において基板加熱温度を１５０゜Ｃ
前後とし、層間絶縁層２２上に堆積したアルミニウム系
合金を堆積させた後、半導体基板を５００゜Ｃ前後に加
熱し、層間絶縁層２２上のアルミニウム系合金を流動状
態とすることによって、開口部２４内をアルミニウム系
合金で埋め込む方法）、あるいは高圧リフロー法（アル
ミニウムリフロー法において、層間絶縁層２２上に堆積
したアルミニウム系合金を堆積させた後、１０6Ｐａ程
度の高圧雰囲気中で基板を加熱し、層間絶縁層２２上の
アルミニウム系合金を流動状態とすることによって、開
口部２４内をアルミニウム系合金で埋め込む方法）を採
用することで、アルミニウム系合金から成る接続孔を開
口部２４内に形成することもできる。
内に多結晶シリコンから成る接続孔を形成してもよい
し、開口部２４を導電材料を兼ねた配線材料層で埋め込
んでもよい。後者の場合には、開口部２４内を配線材料
層で確実に埋め込むために、開口部２４内を含む層間絶
縁層２２上に、コンタクト抵抗の低減及び濡れ性の改善
を目的としたＴｉ層をスパッタ法にて成膜し、更に、バ
リア層として機能するＴｉＮ層をスパッタ法にて成膜す
る。その後、所謂高温アルミニウムスパッタ法（［工程
−１７０］における配線材料層のスパッタ条件において
基板加熱温度を５００゜Ｃ前後とし、層間絶縁層２２上
に堆積したアルミニウム系合金を流動状態とし、開口部
２４内をアルミニウム系合金で埋め込む方法）や、アル
ミニウムリフロー法（［工程−１７０］における配線材
料層のスパッタ条件において基板加熱温度を１５０゜Ｃ
前後とし、層間絶縁層２２上に堆積したアルミニウム系
合金を堆積させた後、半導体基板を５００゜Ｃ前後に加
熱し、層間絶縁層２２上のアルミニウム系合金を流動状
態とすることによって、開口部２４内をアルミニウム系
合金で埋め込む方法）、あるいは高圧リフロー法（アル
ミニウムリフロー法において、層間絶縁層２２上に堆積
したアルミニウム系合金を堆積させた後、１０6Ｐａ程
度の高圧雰囲気中で基板を加熱し、層間絶縁層２２上の
アルミニウム系合金を流動状態とすることによって、開
口部２４内をアルミニウム系合金で埋め込む方法）を採
用することで、アルミニウム系合金から成る接続孔を開
口部２４内に形成することもできる。
【００５２】配線層を構成するアルミニウム系合金とし
てＡｌ−Ｓｉを用いたが、その代わりに、純アルミニウ
ム、あるいは、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−
Ｇｅ、Ａｌ−Ｓｉ−Ｇｅ等の種々のアルミニウム合金を
用いることもできる。
てＡｌ−Ｓｉを用いたが、その代わりに、純アルミニウ
ム、あるいは、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−
Ｇｅ、Ａｌ−Ｓｉ−Ｇｅ等の種々のアルミニウム合金を
用いることもできる。
【００５３】
【発明の効果】本発明においては、層間絶縁層に開口部
を形成する際、絶縁膜の存在によって、上層導体の肩部
のエッチングストッパー膜がエッチングされ難くなる。
その結果、上層導体と接続孔との間の耐圧が劣化した
り、上層導体と接続孔とが短絡するといった問題を確実
に回避することができる。尚、絶縁膜が存在するが故
に、従来の技術におけるエッチングストッパー膜よりも
層間絶縁層とのエッチング選択比の小さな材料からエッ
チングストッパー膜を構成することも可能である。
を形成する際、絶縁膜の存在によって、上層導体の肩部
のエッチングストッパー膜がエッチングされ難くなる。
その結果、上層導体と接続孔との間の耐圧が劣化した
り、上層導体と接続孔とが短絡するといった問題を確実
に回避することができる。尚、絶縁膜が存在するが故
に、従来の技術におけるエッチングストッパー膜よりも
層間絶縁層とのエッチング選択比の小さな材料からエッ
チングストッパー膜を構成することも可能である。
【図１】発明の実施の形態１の半導体装置における接続
孔の形成方法を説明するための半導体基板等の模式的な
一部断面図である。
孔の形成方法を説明するための半導体基板等の模式的な
一部断面図である。
【図２】図１に引き続き、発明の実施の形態１の半導体
装置における接続孔の形成方法を説明するための半導体
基板等の模式的な一部断面図である。
装置における接続孔の形成方法を説明するための半導体
基板等の模式的な一部断面図である。
【図３】図２に引き続き、発明の実施の形態１の半導体
装置における接続孔の形成方法を説明するための半導体
基板等の模式的な一部断面図である。
装置における接続孔の形成方法を説明するための半導体
基板等の模式的な一部断面図である。
【図４】図３に引き続き、発明の実施の形態１の半導体
装置における接続孔の形成方法を説明するための半導体
基板等の模式的な一部断面図である。
装置における接続孔の形成方法を説明するための半導体
基板等の模式的な一部断面図である。
【図５】実施の形態２の半導体装置における接続孔の形
成方法を説明するための半導体基板等の模式的な一部断
面図である。
成方法を説明するための半導体基板等の模式的な一部断
面図である。
【図６】実施の形態３の半導体装置における接続孔の形
成方法を説明するための半導体基板等の模式的な一部断
面図である。
成方法を説明するための半導体基板等の模式的な一部断
面図である。
【図７】コリメータスパッタ法を説明するための模式図
である。
である。
【図８】従来の自己整合方式の接続孔の形成方法を説明
するための半導体基板等の模式的な一部断面図である。
するための半導体基板等の模式的な一部断面図である。
【図９】図８に引き続き、従来の自己整合方式の接続孔
の形成方法を説明するための半導体基板等の模式的な一
部断面図である。
の形成方法を説明するための半導体基板等の模式的な一
部断面図である。
１０・・・半導体基板、１１・・・ゲート絶縁膜、１２
・・・ゲート電極、１３・・・オフセット膜、１４・・
・サイドウオール、１５・・・ソース・ドレイン領域、
２０・・・エッチングストッパー膜、２１・・・絶縁
膜、２２・・・層間絶縁層、２３・・・レジスト、２４
・・・開口部、２５・・・下地層、２６・・・接続孔、
２７・・・配線層
・・・ゲート電極、１３・・・オフセット膜、１４・・
・サイドウオール、１５・・・ソース・ドレイン領域、
２０・・・エッチングストッパー膜、２１・・・絶縁
膜、２２・・・層間絶縁層、２３・・・レジスト、２４
・・・開口部、２５・・・下地層、２６・・・接続孔、
２７・・・配線層
Claims (6)
- 【請求項１】（イ）それぞれの側壁にサイドウオールが
形成された２本の上層導体、並びに該２本の上層導体の
間に位置し且つそれらの下方に位置する下層導体をエッ
チングストッパー膜で被覆する工程と、 （ロ）少なくとも該上層導体の上方の該エッチングスト
ッパー膜上に、絶縁膜を物理的気相成長法にて形成する
工程と、 （ハ）全面に層間絶縁層を形成する工程と、 （ニ）該層間絶縁層から前記下層導体まで延びる開口部
を形成する工程と、 （ホ）該開口部内を導電材料で埋め込み、以て、接続孔
を形成する工程、から成ることを特徴とする半導体装置
における接続孔の形成方法。 - 【請求項２】前記物理的気相成長法はスパッタ法である
ことを特徴とする請求項１に記載の半導体装置における
接続孔の形成方法。 - 【請求項３】前記上層導体の肩部における絶縁膜の厚さ
は、該上層導体の頂部における絶縁膜の厚さよりも厚い
ことを特徴とする請求項２に記載の半導体装置における
接続孔の形成方法。 - 【請求項４】前記上層導体の肩部における絶縁膜の厚さ
は、該上層導体の頂部における絶縁膜の厚さの１．５倍
以上であることを特徴とする請求項３に記載の半導体装
置における接続孔の形成方法。 - 【請求項５】前記下層導体は、半導体基板に設けられた
ソース・ドレイン領域であり、前記上層導体は、半導体
基板上に設けられたゲート電極であることを特徴とする
請求項１に記載の半導体装置における接続孔の形成方
法。 - 【請求項６】エッチングストッパー膜及び絶縁膜は窒化
シリコン系材料から成り、層間絶縁層は酸化シリコン系
材料から成ることを特徴とする請求項１に記載の半導体
装置における接続孔の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11046496A JPH09275140A (ja) | 1996-04-05 | 1996-04-05 | 半導体装置における接続孔の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11046496A JPH09275140A (ja) | 1996-04-05 | 1996-04-05 | 半導体装置における接続孔の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09275140A true JPH09275140A (ja) | 1997-10-21 |
Family
ID=14536379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11046496A Pending JPH09275140A (ja) | 1996-04-05 | 1996-04-05 | 半導体装置における接続孔の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09275140A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141350A (ja) * | 2000-10-31 | 2002-05-17 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2006310752A (ja) * | 2005-04-30 | 2006-11-09 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| US7541288B2 (en) | 2007-03-08 | 2009-06-02 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit structures using insulator deposition and insulator gap filling techniques |
-
1996
- 1996-04-05 JP JP11046496A patent/JPH09275140A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141350A (ja) * | 2000-10-31 | 2002-05-17 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2006310752A (ja) * | 2005-04-30 | 2006-11-09 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| US7541288B2 (en) | 2007-03-08 | 2009-06-02 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit structures using insulator deposition and insulator gap filling techniques |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5981377A (en) | Semiconductor device with improved trench interconnected to connection plug mating and method of making same | |
| US6225211B1 (en) | Method for making stacked and borderless via structures on semiconductor substrates for integrated circuits | |
| US20020068433A1 (en) | Conductive structure in an integrated circuit | |
| JP3050161B2 (ja) | 半導体装置及びその製造方法 | |
| JPH09219517A (ja) | 半導体装置及びその製造方法 | |
| US6548415B2 (en) | Method for the etchback of a conductive material | |
| JP2720796B2 (ja) | 半導体装置の製造方法 | |
| JP3277855B2 (ja) | 半導体装置の配線形成方法 | |
| US5825059A (en) | Semiconductor device and an interconnection structure of same | |
| JPH10294294A (ja) | 半導体デバイスの金属配線の形成方法 | |
| US6043148A (en) | Method of fabricating contact plug | |
| US5786637A (en) | Interconnection with metal plug and reduced step | |
| US5904561A (en) | Method for forming a barrier metal film with conformal step coverage in a semiconductor intergrated circuit | |
| JP4638139B2 (ja) | 半導体素子の金属配線形成方法 | |
| JP3677755B2 (ja) | 半導体装置及びその製造方法 | |
| JPH09275140A (ja) | 半導体装置における接続孔の形成方法 | |
| JP3534589B2 (ja) | 多層配線装置及びその製造方法 | |
| JPH10173049A (ja) | 半導体装置及びその製造方法 | |
| JPH08274101A (ja) | 半導体装置の配線構造の形成方法 | |
| KR100382730B1 (ko) | 반도체 소자의 금속 컨택 구조체 및 그 형성방법 | |
| JPH10144790A (ja) | 半導体装置における配線形成方法 | |
| JPH09232431A (ja) | 半導体装置における接続孔の形成方法 | |
| JPH08139190A (ja) | 半導体装置の製造方法 | |
| JPH0955424A (ja) | 多層配線の形成方法 | |
| JP3334416B2 (ja) | Ｃｍｏｓトランジスタ及びその作製方法 |