CN1855423A - 用于制造具有金属线的半导体器件的方法 - Google Patents

用于制造具有金属线的半导体器件的方法 Download PDF

Info

Publication number
CN1855423A
CN1855423A CNA2005100975360A CN200510097536A CN1855423A CN 1855423 A CN1855423 A CN 1855423A CN A2005100975360 A CNA2005100975360 A CN A2005100975360A CN 200510097536 A CN200510097536 A CN 200510097536A CN 1855423 A CN1855423 A CN 1855423A
Authority
CN
China
Prior art keywords
gas
approximate
layer
etch process
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100975360A
Other languages
English (en)
Other versions
CN100414683C (zh
Inventor
李海朾
曹祥薰
金锡基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1855423A publication Critical patent/CN1855423A/zh
Application granted granted Critical
Publication of CN100414683C publication Critical patent/CN100414683C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

提供了一种用于制造具有金属线的半导体器件的方法。该方法包括:在基板上形成层间绝缘层;在所述层间绝缘层中形成开口;在所述开口和所述层间绝缘层上形成阻挡金属层;在所述阻挡金属层上形成第一导电层,直到填充了所述开口;对所述第一导电层执行伴随过蚀刻的第一蚀刻工艺以形成填充到所述开口中的互连层;对在第一蚀刻工艺之后暴露的阻挡金属层的部分执行第二蚀刻工艺以使所述开口的顶部侧向部分的垂直轮廓倾斜;在具有倾斜轮廓的所述层间绝缘层、互连层和阻挡金属层上形成第二导电层;以及选择性地蚀刻所述第二导电层以形成金属线。

Description

用于制造具有金属线的半导体器件的方法
发明背景
本发明涉及一种用于制造半导体器件的方法;更具体地,涉及一种制造具有金属线的半导体器件的方法。
技术领域
由于半导体器件已经高度集成,设计规则亦已经降低。这样,由于开口掩埋技术对多层互连工艺有重要影响,允许通过掩埋诸如接触孔和通孔的具有亚半微米(sub-halfmicron)尺寸的深开口以期望可靠性水平大规模生产半导体器件的有效开口掩埋技术是必要的。目前,钨塞工艺已经作为开口掩埋技术被提出,这是因为由于钨的低电阻率,钨在接触电阻方面是有利的。
图1A到1C是示出使用常规钨塞工艺形成半导体器件中的金属线的方法的横截面视图。
参考图1A,层间绝缘层12被形成于基板11上并且之后被平坦化。基板由硅形成并且包括其它元件,如栅结构和位线。层间绝缘层12被选择性地蚀刻以形成用于在金属线中使用的接触孔13。接触孔13暴露基板11的预定部分,其通常是源和漏区。阻挡金属层14形成在接触孔13和层间绝缘层12上。阻挡金属层14由TiN或Ti/TiN形成。钨层15形成在阻挡金属层14上,直到填充了接触孔13。
参考图1B,在电感耦合等离子体(ICP)蚀刻设备使用基于氟的等离子体对钨层15执行地毯式干蚀刻工艺。例如,SF6等离子体是基于氟的等离子体的实例。
通过地毯式干蚀刻工艺,填充接触孔13的钨塞15A被形成。钨层15被过度蚀刻以获得完全隔离的钨塞15A。更具体而言,在接触孔13外形成的钨层15的部分被完全蚀刻,而填充到接触孔13中的钨层15的另一个部分被过度蚀刻以使钨塞15A保留在接触孔13内。对钨层15其它部分的过蚀刻导致将钨塞15A的上部去除到一深度“D”。参考标记15B表示在以上过蚀刻工艺之后形成的缺口。
过蚀刻工艺被执行以防止随后的基于铝的金属线之间的电短路事件,其通常发生在钨层即使在使用Cl2等离子体形成基于铝的金属线的蚀刻工艺之后仍保留时。
参考图1C,衬金属层(liner metal layer)16和铝层17被依次形成在图1B所示的以上得到的结构上。衬金属层16由Ti/TiN形成。尽管未示出,后续的金属线工艺对铝层17执行,由此获得金属线。
然而,由于铝层17具有不良的阶梯覆盖特性,空隙“V”被产生于钨塞15A的缺口15B处。更具体而言,由于接触孔13的顶部侧向部分处的缺口15B具有很陡且垂直的轮廓,铝层17的阶梯覆盖特性常常被降级。
由于电应力,这样的空隙“V”可导致基于铝的金属线处的电迁移事件,并且该电迁移事件可进一步导致基于铝的金属线和钨塞中的缺陷。许多目前制造的半导体器件被设计成以高速度操作,电应力水平和电应力的频率亦已经增加,并因此可能恶化半导体器件的可靠性。
除了那些钨塞和基于铝的金属线以外,以上所描述的缺点可以在将包括接触塞的互连层填充到诸如通孔和接触孔的开口中以及之后形成金属线的任何工艺中发现。
发明内容
因此,本发明的一个目的是提供一种用于制造半导体器件的方法,其能够通过改善在包括诸如接触塞的互连层的底部结构上形成的金属线的阶梯覆盖特性来改善装置可靠性。
根据本发明的一个方面,提供了一种用于制造半导体器件的方法,包括:在基板上形成层间绝缘层;在所述层间绝缘层中形成开口;在所述开口和所述层间绝缘层上形成阻挡金属层;在所述阻挡金属层上形成第一导电层,直到填充了所述开口;对所述第一导电层执行伴随过蚀刻的第一蚀刻工艺以形成填充到所述开口中的互连层;对在第一蚀刻工艺之后暴露的阻挡金属层的部分执行第二蚀刻工艺以使所述开口的顶部侧向部分的垂直轮廓倾斜;在具有倾斜轮廓的所述层间绝缘层、互连层和阻挡金属层上形成第二导电层;以及选择性地蚀刻所述第二导电层以形成金属线。
根据本发明的另一个方面,提供了一种用于制造半导体器件的方法,包括:在基板上形成层间绝缘层;在所述层间绝缘层中形成开口;在所述层间绝缘层和所述开口上形成氮化钛(TiN)层;在所述TiN层上形成钨层,直到填充了所述开口;执行伴随钨层的过蚀刻的第一蚀刻工艺以形成填充到所述开口中的钨塞;对在第一蚀刻工艺之后暴露的TiN层的部分执行第二蚀刻工艺以使所述开口的顶部侧向部分的垂直轮廓倾斜;在具有倾斜轮廓的所述层间绝缘层、钨塞和TiN层上形成铝层;以及选择性地蚀刻所述铝层以形成金属线。
附图说明
根据结合附图给出的以下优选实施例描述,本发明的以上和其他目的和特征将变得显而易见,在附图中:
图1A到1C是示出使用常规钨塞工艺来形成具有金属线的半导体器件的方法的横截面视图;
图2A到2E是示出根据本发明的一个特定实施例制造具有金属线的半导体器件的方法的横截面视图;
图3是示出根据本发明的一个实施例的第二地毯式干蚀刻工艺的第一方法的横截面视图;
图4是示出根据本发明的一个实施例的第二地毯式干蚀刻工艺的第二方法的横截面视图;
图5是示出根据本发明的一个实施例的第二地毯式干蚀刻工艺的第三方法的横截面视图;并且
图6是示出根据本发明的一个实施例的第二地毯式干蚀刻工艺的第四方法的横截面视图。
具体实施方式
以下将参考附图详细描述根据本发明的示例性实施例的用于制造具有金属线的半导体器件的方法。
图2A到2E是示出根据本发明的一个特定实施例制造具有金属线的半导体器件的方法的横截面视图。
参考图2A,层间绝缘层22被形成在基板21上。基板21由硅形成并且包括事先形成的元件,包括栅结构和位线。使用光刻工艺和干蚀刻工艺来蚀刻层间绝缘层22以形成开口23,其暴露基板21的预定部分,更具体而言是源和漏区。开口23可以是接触孔或通孔。如已知的,接触孔进行基板和互连线之间、位线和基板之间以及基板和存储节点之间的连接。通孔进行金属线之间的连接,并且被填充有互连层,其亦被称为“通路”。
清洁工艺被执行以去除保留在开口23的底表面上的自然氧化物层或蚀刻残余物。清洁工艺是通过将图2A中所示的所得到的结构浸入硫酸(H2SO4)溶液大约5分钟然后浸入氟酸(HF)稀释溶液大约90秒来进行的。HF溶液以近似200份稀释剂与近似1份HF的比率来稀释。
参考图2B,阻挡金属层24被形成在开口23和层间绝缘层22上。阻挡金属层24包括Ti/TiN或TiN并且具有范围从近似100到近似200的厚度。第一导电层25被形成在阻挡金属层24上,直到填充了开口23。第一导电层25是通过执行蚀刻工艺而填充到开口23中的互连层,并且包括钨。
参考图2C,第一导电层25被蚀刻以形成填充到开口23中的互连层25A。互连层25A可以是接触、接触塞、塞或通路,这取决于使用目的。特别地,放置在开口23外的第一导电层25的部分使用地毯式干蚀刻工艺来蚀刻以使互连层25A被填充到开口23中。在以下,该地毯式干蚀刻工艺被称为“第一地毯式干蚀刻工艺”。
例如,在第一地毯式干蚀刻工艺期间,如果第一导电层25包括钨,则在电感耦合等离子体(ICP)蚀刻设备使用基于氟的等离子体来蚀刻第一导电层25。基于氟的等离子体可以是SF6的等离子体,其可以容易地蚀刻钨层(即第一导电层25)。
当互连层25A通过执行第一地毯式干蚀刻工艺形成在第一导电层25上时,对第一导电层25的过蚀刻对于将互连层25A相互隔离是必要的。就是说,过蚀刻工艺被执行以使放置在开口23外的第一导电层25的部分被去除,直到第一导电层25的另一个部分保留在开口23内。
然而,在过蚀刻工艺期间,填充到开口23中的第一导电层25的其它部分亦被去除,从而形成缺口25B。缺口25B的顶部侧向部分具有接近90度的垂直轮廓。如果第一导电层25仍保留在开口23外,则即使在用于形成金属线的后续蚀刻工艺之后第一导电层仍继续保留。第一导电层25的残余物导致金属线之间的电短路。为此,对第一导电层25的过蚀刻在第一地毯式干蚀刻工艺期间被执行。
例如,假定用于形成金属线的第一导电层25和第二导电层分别是钨层和铝层,并且使用Cl2等离子体来蚀刻铝层,则在蚀刻铝层之后,钨层仍保留,这是因为Cl2等离子体具有对钨层的低蚀刻率。结果,电短路事件常常发生在基于铝的金属线之间。而且,如果第二导电层直接在如图2C所示的以上得到的结构上形成,则由于第二导电层的不良阶梯覆盖特性,空隙被产生。
因此,形成有缺口25B的开口23的顶部侧向部分被使得具有倾斜的轮廓25D而不是垂直轮廓以改善第二导电层的阶梯覆盖特性。
具体而言,参考图2D,附加的地毯式干蚀刻工艺在执行第一地毯式干蚀刻工艺的同一等离子体蚀刻设备或与执行第一地毯式干蚀刻工艺的等离子体蚀刻工艺不同的等离子体蚀刻设备处执行。在以下,附加的地毯式干蚀刻工艺将被称为“第二地毯式干蚀刻工艺”。
在第二地毯式干蚀刻工艺之后,阻挡金属层24被蚀刻以使形成有缺口25B的开口23的顶部侧向部分具有倾斜轮廓25D。参考标记“R”表示倾斜轮廓25D的经圆化的尖点(rounded cusp),并且圆化尖点的工艺将在稍后描述。第二地毯式干蚀刻工艺可以以各种工艺条件执行。工艺条件的详述将参照图3到6来描述。
参考图2E,包括以依次顺序形成的TiN和Ti的衬金属层26被形成在图2D中所示的所得到的结构上,并且上述第二导电层27被形成在衬金属层26上。由于在第二导电层27之下形成的底部结构具有倾斜轮廓25D,第二导电层27可被形成而不产生空隙。就是说,第二导电层27的阶梯覆盖特性得到改善。尽管未示出,第二导电层27被图案化以形成金属线。第二导电层27包括铝,并且对第二导电层27的蚀刻使用Cl2等离子体。
参照图3到6,将详细描述第二地毯式干蚀刻工艺。从图3一直到图6,参考数字44、45、45A、45B和45D分别表示包括TiN的阻挡金属层(以下称为“TiN层”)、包括钨的第一导电层(以下称为“钨层”)、互连层(以下称为“钨塞”)、钨塞45A的缺口以及缺口45B的倾斜轮廓。在图2D中指示的相同参考数字不亚于图3到6中的相同元件。
而且,假定第一地毯式干蚀刻工艺和第二地毯式干蚀刻工艺使用ICP作为等离子体源在ICP等离子体蚀刻设备原地(in situ)执行。第一地毯式干蚀刻工艺和第二地毯式干蚀刻工艺亦可使用不同的等离子体源在不同等离子体蚀刻设备非原地(ex-situ)执行。
图3是示出根据本发明的一个实施例的第二地毯式干蚀刻工艺的第一方法的图。
对钨层45执行第一地毯式干蚀刻工艺以形成钨塞45A,并且对TiN层44执行第二地毯式干蚀刻工艺以使缺口45B的边缘(即开口23的顶部侧向部分)具有倾斜轮廓45D。如以上所述,第一地毯式干蚀刻工艺和第二地毯式干蚀刻工艺可以在同一ICP等离子体蚀刻设备中原地执行。第一地毯式干蚀刻工艺采用基于氟的气体作为主蚀刻气体。基于氟的气体选自包括SF6、CF4和NF3的组。当CF4气体被使用时,氧被另外使用。
例如,第二地毯式干蚀刻工艺可使用氯化硼(BCl3)气体作为主蚀刻气体在同一ICP等离子体蚀刻设备执行。此时,高于近似150W,更具体而言在150W和近似300W之间的范围内的偏置功率被供给。BCl3气体以近似50sccm到近似500sccm的量来流动。
通过第二地毯式干蚀刻工艺,TiN层44和钨塞45A被暴露,并且放置在接触孔23外的TiN层44的部分使用BCl3气体来去除。而且,由于BCl3气体的蚀刻特性和由高偏置功率的供给而导致的溅射效应,放置在形成有具有垂直轮廓的缺口45B的开口23顶部侧向部分上的TiN层44的另一个部分亦被腐蚀。结果,TiN层44的其它部分被蚀刻以具有倾斜轮廓45D。
以下将详细描述使用BCl3气体和高偏置功率通过第二地毯式干蚀刻工艺对TiN层44的蚀刻。如已知的,TiN可由具有化学蚀刻特性的Cl2气来蚀刻。由于包括氯的BCl3气体被用作第二地毯式干蚀刻工艺的主蚀刻气体,TiN层44可被蚀刻。
更具体而言,由于包含在BCl3气体中的氯而发生化学蚀刻,并且同时,由于包含在BCl3气体中的硼(B)而发生物理蚀刻。如已知的,当用作蚀刻气体时,硼展示出物理蚀刻特性。
作为参考,地毯式干蚀刻工艺可分类成物理蚀刻、化学蚀刻和物理化学蚀刻。
物理蚀刻是一种通过将采用注入Ar、He或Xe的惰性气体产生的等离子体的正离子注入到晶片上在物理上蚀刻目标层的方法。化学蚀刻是一种使用等离子体的激活的中性基团(activated neural radical)在化学上蚀刻目标层的方法,所述基团是通过采用在等离子体状态下对目标层有化学反应性的气体而产生的。物理化学蚀刻是一种同时使用通过将等离子体的正离子注入到晶片上而产生的强碰撞能量和对目标层有化学反应性的基团在物理上和化学上蚀刻目标层的方法。特别地,物理化学蚀刻可将蚀刻率增加近似1每秒。
在以上描述的基础上,根据第一方法的第二地毯式干蚀刻工艺可使用BCl3气体作为主蚀刻气体在物理和化学上蚀刻TiN层44,并因此可获得倾斜轮廓45D。
就TiN层44的物理化学蚀刻的更多细节而言,BCl3气体中包含的氯导致对TiN层44的化学蚀刻,而BCl3气体中包含的硼导致对TiN层44的物理蚀刻。如果仅使用硼来进行物理蚀刻,则放置在开口23外的TiN层44可被去除;然而,放置在开口23的顶部侧向部分上的TiN层44不能得到蚀刻。因此,不能获得倾斜轮廓45D。
如果仅使用氯来进行物理蚀刻,则放置在开口23的顶部侧向部分上的TiN层44可以被各向异性地蚀刻以由此获得倾斜轮廓45D;然而,放置在开口23外的TiN层44不能得到蚀刻。因此,由于TiN层44的残余物,可发生电短路事件。
因此,BCl3气体被用在第二地毯式干蚀刻工艺中以在开口23的顶部侧向部分提供倾斜轮廓45D,并且同时没有保留在开口23外的TiN残余物。就是说,放置在开口23外的TiN层44通过使物理蚀刻和化学蚀刻同时进行得以迅速蚀刻,而放置在开口23的顶部侧向部分上的TiN层44得以化学蚀刻。
而且,高于近似150W,更具体而言在近似150W和近似300W之间的范围内的偏置功率可增加溅射效应,这使得容易在开口23的顶部侧向部分形成倾斜轮廓45D。
尽管第二地毯式干蚀刻工艺使用BCl3气体作为主蚀刻气体来执行,层间绝缘层22和钨塞45A亦被暴露。在使用BCl3气体的第二地毯式干蚀刻工艺期间,由于层间绝缘层22和钨塞45A的特定蚀刻选择性,由氧化物材料形成的层间绝缘层22和钨塞45A不被损坏。
由于溅射效应,在蚀刻开口23的顶部侧向部分处的TiN层44之后所暴露的层间绝缘层22的边缘部分亦可得到蚀刻,并因此倾斜轮廓45D的尖点可被圆化。倾斜轮廓45D的尖点的圆化可进一步改善用于形成金属线的第二导电层的阶梯覆盖特性。
图4是示出根据本发明的一个实施例的第二地毯式干蚀刻工艺的第二方法的图。
对钨层45执行第一地毯式干蚀刻工艺以形成钨塞45A,并且对TiN层44执行第二地毯式干蚀刻工艺以使缺口45B的边缘(即开口23的顶部侧向部分)具有倾斜轮廓45D。如以上所述,第一地毯式干蚀刻工艺和第二地毯式干蚀刻工艺可以在同一ICP等离子体蚀刻设备执行。第一地毯式干蚀刻工艺采用基于氟的气体作为主蚀刻气体。基于氟的气体选自包括SF6、CF4和NF3的组。当CF4气体被使用时,氧被另外使用。
根据第二方法的第二地毯式干蚀刻工艺使用BCl3气体作为主蚀刻气体在ICP等离子体蚀刻设备执行。而且,Cl2气被另外添加以增加通过主蚀刻气体进行的化学蚀刻的效率。此时,高于近似150W,更具体而言在150W和近似300W之间的范围内的偏置功率被供给。BCl3气体以近似50sccm到近似500sccm的量来流动,并且Cl2气以近似5sccm到近似50sccm的量来流动。以BCl3气体的近似十分之一的较少量来添加氯气是要避免对倾斜轮廓45D上过度执行化学蚀刻的危险。如果化学蚀刻被过度执行,则倾斜轮廓45D的深度可增加到期望水平以上,从而导致放置在开口23的顶部侧向部分上的TiN层44的过蚀刻。
通过第二地毯式干蚀刻工艺,TiN层44和钨塞45A被暴露,并且放置在接触孔23外的TiN层44的部分使用BCl3气体和Cl2气来去除。而且,由于BCl3气体的蚀刻特性和由高偏置功率的供给而导致的溅射效应,放置在形成有具有垂直轮廓的缺口45B的开口23顶部侧向部分上的TiN层44的另一个部分亦被腐蚀。这样,TiN层44的其它部分被蚀刻以具有倾斜轮廓45D。
就使用BCl3气体和Cl2气的混合气体以及高偏置功率通过第二地毯式干蚀刻工艺对TiN层44的蚀刻的更多细节而言,TiN可由Cl2气来化学蚀刻。由于包括氯的BCl3气体被用作第二地毯式干蚀刻工艺中的主蚀刻气体,TiN层44可被化学蚀刻。另外添加的Cl2气可加速对TiN层44的蚀刻率。
更具体而言,由于包含在BCl3气体中的氯而发生化学蚀刻,并且同时,由于包含在BCl3气体中的硼(B)而发生物理蚀刻。
在以上描述的基础上,根据第二方法的第二地毯式干蚀刻工艺可使用BCl3气体作为主蚀刻气体和另外添加的Cl2气在物理和化学上蚀刻TiN层44,并因此可获得倾斜轮廓45D。
就TiN层44的物理化学蚀刻的更多细节而言,BCl3气体中包含的氯导致对TiN层44的化学蚀刻,而BCl3气体中包含的硼导致对TiN层44的物理蚀刻。如果Cl2气以BCl3气体的近似十分之一的较少量来添加,则对TiN层44的化学蚀刻得以迅速进行。
如果仅使用硼来进行物理蚀刻,则放置在开口23外的TiN层44可被去除;然而,放置在开口23的顶部侧向部分上的TiN层44不能得到蚀刻。因此,不能获得倾斜轮廓45D。
如果仅使用氯来进行物理蚀刻,则放置在开口23的顶部侧向部分上的TiN层44可以被各向异性地蚀刻以由此获得倾斜轮廓45D;然而,放置在开口23外的TiN层44不能得到蚀刻。因此,由于TiN层44的残余物,可发生电短路事件。
因此,在根据第二方法的第二地毯式干蚀刻工艺中,Cl2气被添加给BCl3气体以在开口23的顶部侧向部分提供倾斜轮廓45D,并且同时没有保留在开口23外的TiN残余物。就是说,BCl3气体导致对TiN层44的物理化学蚀刻,并且Cl2气被添加以加速对TiN层44的化学蚀刻。结果,蚀刻时间可被缩短,并且缩短的蚀刻时间可进一步导致消除第二地毯式干蚀刻工艺期间对TiN层44之下的底部结构的不必要过度暴露。而且,供给高于近似150W,更具体而言在近似150W和近似300W之间的范围内的偏置功率可增加溅射效应,以由此在开口23的顶部侧向部分容易地形成倾斜轮廓45D。
尽管第二地毯式干蚀刻工艺使用BCl3气体和Cl2气来执行,层间绝缘层22和钨塞45A亦被暴露。在第二地毯式干蚀刻工艺期间,由于层间绝缘层22和钨塞45A的特定蚀刻选择性,由氧化物材料形成的层间绝缘层22和钨塞45A不被损坏。
由于溅射效应,在蚀刻开口23的顶部侧向部分处的TiN层44之后所暴露的层间绝缘层22的边缘部分亦可得到蚀刻,并因此可容易地获得倾斜轮廓45D,并且倾斜轮廓45D的尖点可被圆化。倾斜轮廓45D的尖点的圆化可进一步改善用于形成金属线的第二导电层的阶梯覆盖特性。
图5是示出根据本发明的一个实施例的第二地毯式干蚀刻工艺的第三方法的图。
对钨层45执行第一地毯式干蚀刻工艺以形成钨塞45A,并且对TiN层44执行第二地毯式干蚀刻工艺以使缺口45B的边缘(即开口23的顶部侧向部分)具有倾斜轮廓45D。如以上所述,第一地毯式干蚀刻工艺和第二地毯式干蚀刻工艺可以在同一ICP等离子体蚀刻设备执行。第一地毯式干蚀刻工艺采用基于氟的气体作为主蚀刻气体。基于氟的气体选自包括SF6、CF4和NF3的组。当CF4气体被使用时,氧被另外使用。
根据第三方法的第二地毯式干蚀刻工艺使用氩(Ar)气作为主蚀刻气体并且在ICP蚀刻设备执行。此时,高于近似150W,更具体而言在150W和近似300W之间的范围内的偏置功率被供给。Ar气以近似100sccm到近似1,000sccm的量来流动。
通过第二地毯式干蚀刻工艺,TiN层44和钨塞45A被暴露,并且放置在接触孔23外的TiN层44的部分使用Ar气来去除。而且,由于Ar气的蚀刻特性和由高偏置功率的供给而导致的溅射效应,放置在形成有具有垂直轮廓的缺口45B的开口23顶部侧向部分上的TiN层44的另一个部分亦被腐蚀。这样,TiN层44被蚀刻以具有倾斜轮廓45D。
就使用Ar气和高偏置功率通过第二地毯式干蚀刻工艺对TiN层44的蚀刻的细节而言,由于主蚀刻气体,即通常已知在等离子体蚀刻工艺期间导致溅射蚀刻的Ar气,TiN层44通过溅射方法来蚀刻。就是说,Ar气导致物理蚀刻。
在以上描述的基础上,根据第三方法的第二地毯式干蚀刻工艺可使用Ar气作为主蚀刻气体在物理上蚀刻TiN层44,并因此可获得倾斜轮廓45D。
而且,高于近似150W,更具体而言在近似150W和近似300W之间的范围内的偏置功率可增强溅射效应,这使得容易在开口23的顶部侧向部分形成倾斜轮廓45D。因此,根据第三方法的第二地毯式干蚀刻工艺利用了由于Ar气的溅射蚀刻特性和通过供给高偏置功率获得的溅射效应被组合在一起而导致的强化物理蚀刻。作为参考,如果仅使用Ar气来进行物理蚀刻,则放置在开口23的顶部侧向部分上的TiN层44不能得到蚀刻,并因此难以获得倾斜轮廓45D。
根据第三方法,使用Ar气作为主蚀刻气体来进行物理蚀刻,并且与此同时,高偏置功率被供给,使得倾斜轮廓45D在放置在开口23外的TiN层44的部分被去除的同时形成在开口23的顶部侧向部分,而没有残余物。
尽管第二地毯式干蚀刻工艺使用Ar气作为主蚀刻气体来执行,层间绝缘层22和钨塞45A亦被暴露。在使用Ar气的第二地毯式干蚀刻工艺期间,由于层间绝缘层22和钨塞45A的特定蚀刻选择性,层间绝缘层22和钨塞45A不被损坏。
由于溅射效应,在蚀刻开口23的顶部侧向部分处的TiN层44之后所暴露的层间绝缘层22的边缘部分亦可得到蚀刻,并因此可容易地获得倾斜轮廓45D,并且倾斜轮廓45D的尖点可被圆化。倾斜轮廓45D的尖点的圆化可进一步改善用于形成金属线的第二导电层的阶梯覆盖特性。
图6是示出根据本发明的一个实施例的第二地毯式干蚀刻工艺的第四方法的图。
对钨层45执行第一地毯式干蚀刻工艺以形成钨塞45A,并且对TiN层44执行第二地毯式干蚀刻工艺以使缺口45B的边缘(即开口23的顶部侧向部分)具有倾斜轮廓45D。如以上所述,第一地毯式干蚀刻工艺和第二地毯式干蚀刻工艺可以在同一ICP等离子体蚀刻设备执行。第一地毯式干蚀刻工艺采用基于氟的气体作为主蚀刻气体。基于氟的气体选自包括SF6、CF4和NF3的组。当CF4气体被使用时,氧被另外使用。
根据第四方法的第二地毯式干蚀刻工艺使用Ar气作为主蚀刻气体,并且Cl2气被另外添加以促进化学蚀刻。此时,高于近似150W,更具体而言在150W和近似300W之间的范围内的偏置功率被供给。Ar气以近似100sccm到近似1,000sccm的量来流动,并且Cl2气以近似5sccm到近似50sccm的量来流动。以BCl3气体的近似二十分之一的较少量来添加氯气是要避免对倾斜轮廓45D上过度执行化学蚀刻的危险。如果化学蚀刻被过度执行,则倾斜轮廓45D的深度可增加到期望水平以上,从而导致放置在开口23的顶部侧向部分上的TiN层44的过蚀刻。除了由供给高偏置功率导致的溅射效应以外,添加小量Cl2气亦可增加倾斜轮廓45D的深度,并因此可缩短第二地毯式干蚀刻工艺的总蚀刻时间。
通过第二地毯式干蚀刻工艺,TiN层44和钨塞45A被暴露,并且放置在接触孔23外的TiN层44的部分使用Ar气和Cl2气来去除。而且,由于Ar和Cl2气的蚀刻特性和由高偏置功率的供给而导致的溅射效应,放置在形成有具有垂直轮廓的缺口45B的开口23顶部侧向部分上的TiN层44的另一个部分亦被腐蚀。这样,TiN层44可被蚀刻以具有倾斜轮廓45D。
就使用Ar气和Cl2气的混合气体以及高偏置功率的第二地毯式干蚀刻工艺的更多细节而言,TiN层44可由Cl2气来化学蚀刻。由于BCl3气体被添加有Cl2气,TiN层44可得以迅速蚀刻,因此缩短蚀刻时间。
在以上描述的基础上,根据第四方法的第二地毯式干蚀刻工艺允许通过使用Ar气作为主蚀刻气体和另外添加的Cl2气来物理化学地蚀刻TiN层44以在开口23的顶部侧向部分获得倾斜轮廓45D并且去除放置在开口23外的TiN层44,而没有残余物,第二地毯式干蚀刻工艺被执行以使放置在开口23外的TiN层44以高蚀刻率同时在物理和化学上被蚀刻,并且放置在开口23的顶部侧向部分上的TiN层44被化学蚀刻。
而且,高于近似150W,更具体而言在近似150W和近似300W之间的范围内的偏置功率可增强溅射效应,以由此在开口23的顶部侧向部分容易地获得倾斜轮廓45D。
尽管第二地毯式干蚀刻工艺使用Ar气和Cl2气来执行,层间绝缘层22和钨塞45A亦被暴露。在第二地毯式干蚀刻工艺期间,由于层间绝缘层22和钨塞45A的特定蚀刻选择性,由氧化物材料形成的层间绝缘层22和钨塞45A不被损坏。
由于溅射效应,在蚀刻开口23的顶部侧向部分处的TiN层44之后所暴露的层间绝缘层22的边缘部分亦可得到蚀刻。因此,可容易地获得倾斜轮廓45D,并且倾斜轮廓45D的尖点可被圆化。倾斜轮廓45D的尖点的圆化可进一步改善用于形成金属线的第二导电层的阶梯覆盖特性。
在本发明的示例性实施例的基础上,通过在形成金属线之前使形成于互连层顶部的缺口的边缘倾斜,金属线的阶梯覆盖特性可得到改善。经改善的阶梯覆盖特性可进一步改善半导体器件的可靠性。
本发明包含涉及2005年4月30日提交于韩国专利局的韩国专利申请No.2005-36591的主题,其全部内容在此引入作为参考。
尽管已针对优选实施例描述了本发明,对本领域的技术人员将显而易见的是,可在如所附权利要求中限定的本发明的精神和范围内做出各种改变和修改。

Claims (32)

1.一种用于制造半导体器件的方法,包括:
在基板上形成层间绝缘层;
在所述层间绝缘层中形成开口;
在所述开口和所述层间绝缘层上形成阻挡金属层;
在所述阻挡金属层上形成第一导电层,直到填充了所述开口;
对所述第一导电层执行伴随过蚀刻的第一蚀刻工艺以形成填充到所述开口中的互连层;
对在第一蚀刻工艺之后暴露的阻挡金属层的部分执行第二蚀刻工艺以使所述开口的顶部侧向部分的垂直轮廓倾斜;
在具有倾斜轮廓的所述层间绝缘层、互连层和阻挡金属层上形成第二导电层;以及
选择性地蚀刻所述第二导电层以形成金属线。
2.权利要求1的方法,其中所述第一蚀刻工艺和第二蚀刻工艺进一步包括地毯式干蚀刻工艺,在等离子体蚀刻工艺中使用电感耦合等离子体(ICP)作为等离子体源。
3.权利要求2的方法,其中所述第二蚀刻工艺使用执行对阻挡金属层的物理化学蚀刻的气体作为主蚀刻气体以及至少高于近似150W的偏置功率。
4.权利要求2的方法,其中所述第二蚀刻工艺使用执行对阻挡金属层的物理化学蚀刻的气体作为主蚀刻气体,将执行对阻挡金属层的化学蚀刻的气体添加给主蚀刻气体,并且使用至少高于近似150W的偏置功率。
5.权利要求2的方法,其中所述第二蚀刻工艺使用执行对阻挡金属层的物理蚀刻的气体作为主蚀刻气体以及至少高于近似150W的偏置功率。
6.权利要求2的方法,其中所述第二蚀刻工艺使用执行对阻挡金属层的物理蚀刻的气体作为主蚀刻气体,将执行对阻挡金属层的化学蚀刻的气体添加给主蚀刻气体,并且使用至少高于近似150W的偏置功率。
7.权利要求6的方法,其中所述偏置功率的范围从近似150W到近似300W。
8.权利要求6的方法,其中所述开口是接触孔和通孔之一。
9.权利要求6的方法,其中所述阻挡金属层包括从氮化钛、钛及其组合中选择的一个。
10.权利要求9的方法,其中所述第一导电层包括钨。
11.权利要求9的方法,其中所述第二导电层包括铝。
12.权利要求6的方法,其中所述第一蚀刻工艺和第二蚀刻工艺使用同一等离子体源在蚀刻设备原地执行。
13.权利要求6的方法,其中所述第一蚀刻工艺和第二蚀刻工艺使用不同等离子体源在蚀刻设备非原地执行。
14.一种用于制造半导体器件的方法,包括:
在基板上形成层间绝缘层;
在所述层间绝缘层中形成开口;
在所述层间绝缘层和所述开口上形成氮化钛(TiN)层;
在所述TiN层上形成钨层,直到填充了所述开口;
执行伴随钨层的过蚀刻的第一蚀刻工艺以形成填充到所述开口中的钨塞;
对在第一蚀刻工艺之后暴露的TiN层的部分执行第二蚀刻工艺以使所述开口的顶部侧向部分的垂直轮廓倾斜;
在具有倾斜轮廓的所述层间绝缘层、钨塞和TiN层上形成铝层;以及
选择性地蚀刻所述铝层以形成金属线。
15.权利要求14的方法,其中所述第二蚀刻工艺使用执行对TiN层的物理化学蚀刻的气体作为主蚀刻气体以及至少高于近似150W的偏置功率。
16.权利要求15的方法,其中所述第二蚀刻工艺使用三氯化硼(BCl3)气体作为主蚀刻气体以及范围从近似150W到近似300W的偏置功率。
17.权利要求16的方法,其中所述BCl3气体以近似50sccm到近似500sccm的量来流动。
18.权利要求14的方法,其中所述第二蚀刻工艺使用执行对TiN层的物理化学蚀刻的气体作为主蚀刻气体,将执行对TiN层的化学蚀刻的气体添加给主蚀刻气体,并且使用至少高于近似150W的偏置功率。
19.权利要求18的方法,其中所述主蚀刻气体、添加给所述主蚀刻气体的气体分别是BCl3气体和氯(Cl2)气,并且所述偏置功率的范围从近似150W到近似300W。
20.权利要求19的方法,其中所述BCl3气体以近似50sccm到近似500sccm的量来流动,并且所述Cl2气以近似5sccm到近似50sccm的量来流动。
21.权利要求14的方法,其中所述第二蚀刻工艺使用执行对TiN层的物理蚀刻的气体作为主蚀刻气体以及至少高于近似150W的偏置功率。
22.权利要求21的方法,其中所述主蚀刻气体是氩(Ar)气并且所述偏置功率的范围从近似150W到近似300W。
23.权利要求22的方法,其中所述Ar气以近似100sccm到近似1000sccm的量来流动。
24.权利要求14的方法,其中所述第二蚀刻工艺使用执行对TiN层的物理蚀刻的气体作为主蚀刻气体,将执行对TiN层的化学蚀刻的气体添加给主蚀刻气体,并且使用至少高于近似150W的偏置功率。
25.权利要求24的方法,其中所述主蚀刻气体和添加给所述主蚀刻气体的气体分别是Ar气和Cl2气,并且所述偏置功率的范围从近似150W到近似300W。
26.权利要求25的方法,其中所述Ar气以近似100sccm到近似1000sccm的量来流动,并且所述Cl2气以近似5sccm到近似50sccm的量来流动。
27.权利要求14的方法,其中所述TiN层用作阻挡金属层。
28.权利要求14的方法,其中所述第一蚀刻工艺使用从包括CF4、SF6和NF3的组中选择的主蚀刻气体。
29.权利要求14的方法,其中所述第一蚀刻工艺使用CF4气体作为主蚀刻气体,并且氧气被添加给该CF4气体。
30.权利要求29的方法,其中所述第一蚀刻工艺和第二蚀刻工艺通过使用电感耦合等离子体(ICP)作为等离子体源在蚀刻设备以地毯式干蚀刻工艺来进行。
31.权利要求30的方法,其中所述第一蚀刻工艺和第二蚀刻工艺使用ICP作为等离子体源在蚀刻设备原地执行。
32.权利要求29的方法,其中所述第一蚀刻工艺和第二蚀刻工艺使用不同等离子体源在蚀刻设备非原地执行。
CNB2005100975360A 2005-04-30 2005-12-30 用于制造具有金属线的半导体器件的方法 Expired - Fee Related CN100414683C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050036591 2005-04-30
KR1020050036591A KR100649352B1 (ko) 2005-04-30 2005-04-30 반도체소자의 제조 방법

Publications (2)

Publication Number Publication Date
CN1855423A true CN1855423A (zh) 2006-11-01
CN100414683C CN100414683C (zh) 2008-08-27

Family

ID=37195461

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100975360A Expired - Fee Related CN100414683C (zh) 2005-04-30 2005-12-30 用于制造具有金属线的半导体器件的方法

Country Status (5)

Country Link
US (2) US7648909B2 (zh)
JP (1) JP5174321B2 (zh)
KR (1) KR100649352B1 (zh)
CN (1) CN100414683C (zh)
TW (1) TWI283044B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101211890B (zh) * 2006-12-27 2010-06-02 东部高科股份有限公司 半导体器件的金属线及其制造方法
CN109830460A (zh) * 2019-02-22 2019-05-31 德淮半导体有限公司 制造半导体器件的方法
CN110571189A (zh) * 2018-06-05 2019-12-13 中芯国际集成电路制造(上海)有限公司 导电插塞及其形成方法、集成电路

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7670946B2 (en) * 2006-05-15 2010-03-02 Chartered Semiconductor Manufacturing, Ltd. Methods to eliminate contact plug sidewall slit
JP2008159651A (ja) * 2006-12-21 2008-07-10 Elpida Memory Inc 多層配線、積層アルミニウム配線、半導体装置、及びそれらの製造方法
JP2008159951A (ja) * 2006-12-25 2008-07-10 Fujitsu Ltd 半導体装置の製造方法
JP4685147B2 (ja) 2008-10-14 2011-05-18 エルピーダメモリ株式会社 半導体装置の製造方法
US20130224948A1 (en) * 2012-02-28 2013-08-29 Globalfoundries Inc. Methods for deposition of tungsten in the fabrication of an integrated circuit
CN103515294B (zh) * 2012-06-26 2018-07-06 盛美半导体设备(上海)有限公司 钨插塞的制作方法
CN104064511B (zh) * 2013-03-19 2017-03-29 上海华虹宏力半导体制造有限公司 硅片接触孔工艺方法
US10147782B2 (en) 2016-07-18 2018-12-04 International Business Machines Corporation Tapered metal nitride structure

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04225549A (ja) 1990-12-27 1992-08-14 Sony Corp メタルプラグの形成方法
JPH0645326A (ja) * 1992-04-08 1994-02-18 Nec Corp 半導体装置の製造方法
AU697134B2 (en) * 1994-01-26 1998-09-24 Novartis Ag Modified oligonucleotides
JPH07294280A (ja) 1994-04-27 1995-11-10 Heiwa Tokei Seisakusho:Kk 歩数計の歩数カウントスイッチ
JP3301466B2 (ja) * 1994-07-12 2002-07-15 ソニー株式会社 半導体装置の製造方法
GB9511888D0 (en) * 1995-06-12 1995-08-09 Dalgety Plc DNA markers for litter size
JPH09232313A (ja) * 1996-02-27 1997-09-05 Fujitsu Ltd 埋め込み導電層の形成方法
JPH09172017A (ja) * 1995-10-18 1997-06-30 Ricoh Co Ltd 半導体装置の製造方法
US5933756A (en) * 1995-10-18 1999-08-03 Ricoh Company, Ltd. Fabrication process of a semiconductor device having a multilayered interconnection structure
JPH09275140A (ja) * 1996-04-05 1997-10-21 Sony Corp 半導体装置における接続孔の形成方法
JPH10144790A (ja) * 1996-11-08 1998-05-29 Sony Corp 半導体装置における配線形成方法
JPH10223608A (ja) * 1997-02-04 1998-08-21 Sony Corp 半導体装置の製造方法
KR19990003106A (ko) * 1997-06-24 1999-01-15 윤종용 반도체 장치의 콘택 및 배선 형성 방법
JPH1140668A (ja) 1997-07-18 1999-02-12 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH1197536A (ja) 1997-09-19 1999-04-09 Nippon Steel Corp 半導体装置の製造方法
JPH11265934A (ja) * 1998-03-16 1999-09-28 Mitsubishi Electric Corp 接続部の形成方法
US6010966A (en) * 1998-08-07 2000-01-04 Applied Materials, Inc. Hydrocarbon gases for anisotropic etching of metal-containing layers
KR100272183B1 (ko) * 1998-10-19 2001-02-01 황인길 반도체 소자 제조 공정에서 물질 매입을 위한 패턴 식각 방법
US6140227A (en) * 1998-11-25 2000-10-31 United Microelectronics Corp. Method of fabricating a glue layer of contact/via
JP3183341B2 (ja) * 1998-12-09 2001-07-09 日本電気株式会社 半導体装置の製造方法
JP2001196289A (ja) * 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置の製造方法
US20020106895A1 (en) 2001-02-08 2002-08-08 Macronix International Co., Ltd. Method for forming copper interconnect and enhancing electromigration resistance
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
TW550642B (en) 2001-06-12 2003-09-01 Toshiba Corp Semiconductor device with multi-layer interconnect and method fabricating the same
KR20030002942A (ko) * 2001-07-03 2003-01-09 삼성전자 주식회사 반도체 소자의 금속 배선 형성 방법
TW511860U (en) * 2001-11-08 2002-11-21 Wistron Corp Electronic equipment with side-fixed apparatus for anti-deviation
JP3780204B2 (ja) * 2001-12-11 2006-05-31 株式会社アルバック バリアメタル膜又は密着層形成方法及び配線形成方法
JP2003303882A (ja) * 2002-04-09 2003-10-24 Sony Corp 半導体装置の製造方法及び半導体装置の製造装置
JP4285946B2 (ja) * 2002-06-06 2009-06-24 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100514523B1 (ko) 2003-06-27 2005-09-13 동부아남반도체 주식회사 반도체 소자의 금속배선 형성방법
US6794304B1 (en) * 2003-07-31 2004-09-21 Lsi Logic Corporation Method and apparatus for reducing microtrenching for borderless vias created in a dual damascene process

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101211890B (zh) * 2006-12-27 2010-06-02 东部高科股份有限公司 半导体器件的金属线及其制造方法
CN110571189A (zh) * 2018-06-05 2019-12-13 中芯国际集成电路制造(上海)有限公司 导电插塞及其形成方法、集成电路
CN109830460A (zh) * 2019-02-22 2019-05-31 德淮半导体有限公司 制造半导体器件的方法

Also Published As

Publication number Publication date
TW200638510A (en) 2006-11-01
US7648909B2 (en) 2010-01-19
US8030205B2 (en) 2011-10-04
US20060246708A1 (en) 2006-11-02
KR20060113299A (ko) 2006-11-02
JP2006310752A (ja) 2006-11-09
TWI283044B (en) 2007-06-21
US20100062598A1 (en) 2010-03-11
KR100649352B1 (ko) 2006-11-27
JP5174321B2 (ja) 2013-04-03
CN100414683C (zh) 2008-08-27

Similar Documents

Publication Publication Date Title
CN1855423A (zh) 用于制造具有金属线的半导体器件的方法
CN1293622C (zh) 半导体器件及其制造方法
CN1614764A (zh) 半导体器件的制造方法
CN1783476A (zh) 集成电路的内连线结构
CN1127131C (zh) 用以覆盖半导体器件上的孔的基层结构及其形成方法
CN1722425A (zh) 半导体结构
CN1663036A (zh) 电抛光具有带虚设结构的沟槽或者通路的晶片上的金属层
CN1921102A (zh) 内连线结构及其制造方法、半导体装置
CN1828845A (zh) 镶嵌结构与其形成方法
CN1797715A (zh) 凹陷栅以及用于制造具有凹陷栅的半导体器件的方法
CN101064296A (zh) 半导体装置及其制造方法
CN1790702A (zh) 改进的hdp氮化物基ild盖层
CN1773690A (zh) 半导体结构及其制造方法
CN1732561A (zh) 把金属和超低k值电介质集成
CN1261997C (zh) 微电子工艺和结构
CN100343975C (zh) 半导体装置的制造方法
CN1577794A (zh) 镶嵌式金属内连线的制造方法及介电层的修复程序
CN1941322A (zh) 在快闪存储器件中形成金属线的方法
CN100350592C (zh) 制造在互连孔的下部侧壁处具有斜面的半导体器件的方法
CN1131817A (zh) 半导体器件中多层互连的形成方法
CN1574283A (zh) 掩埋布线的形成方法及半导体器件
CN1790662A (zh) 插栓的形成方法与双镶嵌结构的制造方法
CN1447414A (zh) 具有开口部的半导体装置的制造方法
CN100337321C (zh) 在半导体装置中形成金属接点的方法
CN104037117B (zh) 一种半导体器件及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080827

Termination date: 20131230