CN1790662A - 插栓的形成方法与双镶嵌结构的制造方法 - Google Patents
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Abstract
本发明是关于一种插栓的形成方法与双镶嵌结构的制造方法，所述插栓的形成方法包括：提供一半导体基底，其上形成有一低介电常数材料层，该低介电常数材料层具有一上表面以及形成穿过该低介电常数材料层的至少一介层开口；形成一第一插栓材料层于该低介电常数材料层上并填入于该至少一介层开口内，该第一插栓材料层具有一第一蚀刻率；回蚀刻该第一插栓材料层以形成部分填入于该至少一介层开口内的一第一插栓；形成一第二插栓材料层于该低介电常数材料层以及该第一插栓上；以及回蚀刻该第二插栓材料层以形成部分低于该低介电常数材料层的该上表面，该第二插栓材料层具有一第二蚀刻率。本发明可避免蚀刻停止层的蚀穿、篱笆及琢面轮廓等问题。
Description
技术领域
本发明是有关于集成电路结构的制作，且特别是有关于镶嵌结构内开口的形成方法。更特别地，本发明有关于采用于双镶嵌结构内采用不同蚀刻率的插栓材料以形成开口的方法。
背景技术
由于半导体晶圆继续朝向具有0.13微米以下的缩减尺寸的高密度晶片，于晶圆制作中所采用的制程与材料便遭受极大的改变。为了维持电性表现，所有装置的尺寸需全部缩减。如此，使得必须发展新的制造技术以及对于当今制程进行改良以展延其使用性，以因应微小化与高密度的趋势。当今技术所遭遇的限制之一在于，于形成于半导体基底上的低介电常数材料或介电层内的介层洞(via)、沟槽(trench)、接触开口(contact opening)的制作，而此些开口具有于集成电路上微影定义而成的最小构件之一的次微米尺寸。此些开口穿过不同的介电层并填入有导电材料以形成内部连结。形成内连线的制程之一即为双镶嵌制程。
然而双镶嵌制程于半导体装置制作中广受欢迎时，其并非完全没有问题。于双镶嵌制程中所采用的插栓材料种类通常决定了最终沟槽以及介层洞的轮廓。图1a显示了现有技术方法所形成的一双镶嵌结构的剖面图，其采用了通常导致产生不期望的沟槽与介层洞轮廓的低蚀刻率插栓材料。首先提供一半导体基底(未图示)，其上形成有一蚀刻停止层10以及一低介电常数材料层20，以及形成于双镶嵌结构内的一介层开口内具有低蚀刻率的一插栓30。于插栓30之上则形成有图案化的光致抗蚀剂层50以及抗反射涂层40。如图1b所示，于形成双镶嵌结构中的沟槽时，由于低介电常数材料层20相对于插栓30的具有较高蚀刻率，使得低介电常数材料层20被较快的蚀刻去除，因而通常可察觉不期望的篱笆(fence)轮廓60的产生。于形成沟槽开口时，沟槽开口是不完整的被蚀刻而留下沿着介层开口的未蚀刻材料所形成的篱笆并覆盖于插栓30的未蚀刻材料层。如此，非妥善形成的双镶嵌结构将导致半导体装置的电性特性、电性短路以及良率降低等劣化情形。
图2a为一剖面图，显示了现有技术所形成的双镶嵌结构以及如何因高蚀刻率插栓材料的使用而产生不期望的沟槽与介层开口轮廓。首先提供一半导体基底(未图示)，其上形成有一蚀刻停止层10以及一低介电常数材料层20，以及形成于双镶嵌结构内的一介层开口内具有高蚀刻率的一插栓30。于插栓30之上则形成有图案化的光致抗蚀剂层50以及抗反射涂层40。如图2b所示，于形成双镶嵌结构的沟槽时，由于插栓30的相对于低介电常数材料层20的高蚀刻率，使得低介电常数材料层20被去除至更低处，而产生了通常可察觉的不期望的严重琢面(facet)轮廓70以及蚀刻停止层蚀穿80等情形。具有如此的篱笆以及琢面轮廓以及蚀刻停止层蚀穿等半导体装置将表现出阻容延迟(RC delay)增加，进而导致电路表现的劣化并造成低良率。
由于上述因素以及其他因素，便需要一种形成不具有篱笆/琢面轮廓或蚀刻停止层蚀穿等穿增加阻容延迟，导致电路表现的劣化以及造成半导体装置的低良率等形成于现有双镶嵌结构的传统方法的镶嵌结构的改善方法。
发明内容
有鉴于此，本发明的主要目的就是应用具有不同蚀刻率的插栓材料于如双镶嵌结构的制造方法中。
本发明提供了一种插栓的形成方法，包括下列步骤：提供一半导体基底，其上形成有一低介电常数材料层，该低介电常数材料层具有一上表面以及形成穿过该低介电常数材料层的至少一介层开口；形成一第一插栓材料层于该低介电常数材料层上并填入于该至少一介层开口内，该第一插栓材料层具有一第一蚀刻率；回蚀刻该第一插栓材料层以形成部分填入于该至少一介层开口内的一第一插栓；形成一第二插栓材料层于该低介电常数材料层以及该第一插栓上；以及回蚀刻该第二插栓材料层以形成部分低于该低介电常数材料层的该上表面，该第二插栓材料层具有一第二蚀刻率。
本发明所述的插栓的形成方法，该第二蚀刻率高于该第一蚀刻率。
本发明所述的插栓的形成方法，该第一插栓材料层与该第二插栓材料层的蚀刻率比至少为1∶1.1。
本发明所述的插栓的形成方法，该第一插栓材料层与该第二插栓材料层的蚀刻率比介于1∶1.1至1∶10。
本发明所述的插栓的形成方法，更包括形成一第三插栓材料层于该低介电常数材料层与该第二插栓上。
本发明所述的插栓的形成方法，更包括回蚀刻该第三插栓材料层至低于该低介电常数材料层的上表面的步骤，该第三插栓材料层具有一第三蚀刻率。
本发明所述的插栓的形成方法，该第三蚀刻率高于该第二蚀刻率。
本发明所述的插栓的形成方法，更包括形成一抗反射涂层于该低介电常数材料层与该第二插栓上的步骤。
本发明所述的插栓的形成方法，更包括形成一图案化的光致抗蚀剂层于该抗反射涂层上的步骤，其中该图案化的光致抗蚀剂层具有一沟槽图案。
本发明所述的插栓的形成方法，更包括蚀刻该沟槽图案至该抗反射涂层、该低介电常数材料层以及部分的该第二插栓内以形成一沟槽的步骤。
本发明另提供了一种双镶嵌结构的制造方法，包括下列步骤：提供一半导体基底，其上形成有一蚀刻停止层；形成一低介电常数材料层于该蚀刻停止层上，该低介电常数材料层具有一上表面以及形成穿过低介电常数材料层的至少一介层开口；形成一第一插栓材料层于该低介电常数材料层上并填入于该至少一介层开口内；回蚀刻该第一插栓材料层以形成部分填入于该至少一介层开口内的第一插栓；形成一第二插栓材料层于该低介电常数材料层以及该第一插栓上；回蚀刻该第二插栓材料层以形成部分低于该低介电常数材料层的该上表面的一第二插栓，该第二插栓材料层具有较该第一插栓材料层为高的蚀刻率；形成一图案化的光致抗蚀剂层于该低介电常数材料层上，该图案化光致抗蚀剂层具有一沟槽图案；以及蚀刻该沟槽图案至低介电常数材料层以及部分的该第二插栓内以形成一沟槽。
本发明所述的双镶嵌结构的制造方法，该第一插栓材料层与该第二插栓材料层的蚀刻率比至少为1∶1.1。
本发明所述的双镶嵌结构的制造方法，该第一插栓材料层与该第二插栓材料层的蚀刻率比介于1∶1.1至1∶10。
本发明所述的双镶嵌结构的制造方法，蚀刻该沟槽图案的步骤包括对于该低介电常数材料层较该第二插栓材料层具有较高蚀刻率的选择性蚀刻的使用。
本发明所述的双镶嵌结构的制造方法，更包括形成一抗反射涂层于该低介电常数层与该第二插栓上的步骤。
本发明还提供了一种微影制程的改善方法，包括下列步骤：提供一半导体基底，其上形成有一低介电常数材料层，该低介电常数材料层具有一上表面以及形成穿过该低介电常数材料层的至少一介层开口；形成一第一插栓材料层于该低介电常数材料层上并填入于该至少一介层开口内，该第一插栓材料层具有一第一蚀刻率；回蚀刻该第一插栓材料层以形成部分填入于该至少一介层开口内的第一插栓；形成一第二插栓材料层于该低介电常数材料层以及该第一插栓上；以及回蚀刻该第二插栓材料层以形成部分低于该低介电常数材料层的该上表面的一第二插栓，该第二插栓材料层具有一第二蚀刻率。
本发明所述插栓的形成方法与双镶嵌结构的制造方法，可以避免蚀刻停止层的蚀穿、篱笆以及琢面轮廓而导致RC延迟特性以及可靠度以及集成电路表现等问题，并可改善电流效应，并提供了具有高良率的半导体装置。
附图说明
图1a至图1b为一系列剖面图，用以部分说明现有双镶嵌结构的制造方法；
图2a至图2b为一系列剖面图，用以部分说明现有双镶嵌结构的制造方法；
图3为一剖面图，用以部分说明依据本发明的一实施例的双镶嵌结构的制造方法，显示了双镶嵌结构中位于基板上的一蚀刻停止层、形成于上述蚀刻停止层上的低介电常数材料层、上述低介电常数材料层具有一上表面以及形成穿过低介电常数材料层的一介层开口、以及一第一插栓材料层形成于该低介电常数材料层并填入于该介层开口；
图4显示了依据本发明的一实施例中的图3结构于后续回蚀刻第一插栓材料层的步骤后以形成部分填入于介层开口的第一插栓的剖面情形；
图5显示了依据本发明一实施例中的图4的结构于后续形成第二插栓材料层于低介电常数材料层以及第一插栓上的步骤后的剖面情形；
图6显示了依据本发明的一实施例中的图5内结构于后续回蚀刻第二插栓材料层以形成第二插栓部分低于低介电常数材料层的上表面的步骤后的剖面情形，该第二插栓材料层具有高于该第一插栓材料层的一蚀刻率；
图7为依据本发明的一实施例中的图6内结构于后续形成一抗反射层于低介电常数材料层以及第二插栓上以及形成一图案化光致抗蚀剂层于低介电常数材料层上的剖面情形，其中该图案化光致抗蚀剂层具有一沟槽图案；
图8为依据本发明的一实施例中图7结构于更蚀刻该沟槽图案至低介电常数介电层内且部分于第二插栓内以形成一沟槽的剖面情形。
具体实施方式
为了让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下：
本发明的实施例将配合图3至图8作一详细叙述如下。图3至图8显示了依据本发明的一实施例的如双镶嵌结构的集成电路结构的形成的一部分剖面情形。可以理解的是，集成电路的种类是依据所采用制程的设计选择而定。举例来说，集成电路装置可为应用于集成电路的金属导线与插栓制作的金属内连结构。于一较佳实施例中，集成电路结构是为双镶嵌结构。请参照图3，其显示了依据本发明的一实施例的双镶嵌结构的剖面情形，其包括形成于一基板上(未图示)的一蚀刻停止层10、形成于蚀刻停止层10上的一低介电常数材料层20，低介电常数材料层20具有一上表面与形成穿过低介电常数材料层20的一介层开口，以及形成于该低介电常数材料层20上并填入于介层开口内的一第一插栓材料90。
基底(未图示)可包括一可为半导体制作所应用的基底，于基底上通常形成有数层额外的通常应用于半导体制作的微电子层。此些膜层可包括如导电材料、半导体材料以及介电材料的材料。可以理解的是，基底的种类是依照所采用制程设计而决定。通常蚀刻停止层10是形成于基底上以用于控制介层开口以及/或沟槽的蚀刻深度。蚀刻停止层10通常可通过于介层洞或沟槽的底部采用阻障层(如氮化硅)作为硬掩膜所形成。氮化硅的蚀刻率较基底的介电材料来的慢，因此有效地停止了蚀刻程序。蚀刻停止层10可包括如氮化硅、氮氧化硅或碳化硅的材料，其具有如约介于200～600埃的适当厚度以作为一蚀刻停止层，且可顺应地通过如化学气相沉积法沉积而成。接着，低介电常数材料层20可包括任何通常应用于半导体装置制作的适当介电材料，包括具有介电常数约介于3.0以下的低介电常数材料，以绝缘一导电层与另一导电层。较佳地，低介电常数材料层20包括掺杂碳的氧化硅。由于掺杂碳的氧化硅表现出介于2.2～2.8的低介电常数，且其于微电子制作的结构上较其他低介电常数材料来的可靠，以及不溶于后续蚀刻步骤中的氢氟酸湿蚀刻等特性，使得其成为极适合用于镶嵌结构的一低介电常数材料。低介电常数材料层20可通过一化学气相沉积法或旋转涂布法等为本领域技术人员所熟知的方法所沉积而成。
接着形成穿过低介电常数材料层20的一开口，此开口将接着为一插栓材料所填入。可以理解的是，此开口可依据设计需要而为一单镶嵌开口、介层开口、接触开口或沟槽开口。较佳地，此开口为一介层开口。介层开口是通过现有众多图案化与蚀刻方法之一所形成，且可能通过于低介电常数材料层20上如形成一图案化光致抗蚀剂层(未图示)，较佳地为深次微米光致抗蚀剂，且采用具有低于约250纳米波长的一活化辐射源以曝光此光致抗蚀剂层。此介层开口经过非等向性蚀刻穿过一非必须的抗反射涂层以及低介电常数材料层20以于与一下方的导电区(未显示)独立的位置处形成。此非等向性蚀刻可通常通过一传统等离子反应离子蚀刻程序所达成。
于介层开口形成后，通过如旋转涂布法的传统沉积制程以于低介电常数材料层20以及于介层开口内沉积一第一插栓材料层90。本发明重要特征之一在于，相较于一第二或后续沉积形成的插栓材料，第一插栓材料层90具有较低蚀刻率，且第一插栓材料层90的低蚀刻率特征之一为可避免一蚀刻过程中蚀穿蚀刻停止层10，另一特征则在于于沟槽底部与介层开口上部的交界处产生圆滑化边角轮廓。第一插栓材料层90可包括如含碳、氢、以及氧成分的致密以及/或坚硬有机高分子材料。于填入第一插栓材料层后，接着可施行一烘烤程序而将第一插栓材料层90置入一高温下烘烤。本领域技术人员当能知道，烘烤温度将影响第一插栓层90的蚀刻率，而较高烘烤温度以及/或时间将产生一较低蚀刻率的插栓材料。因此，本领域技术人员可将第一插栓材料层暴露于一温度区间以及时间长度下以获得一特定蚀刻速率。于一实施例中，第一插栓材料层90是于介于约150～250℃的温度下烘烤50～150秒。于一较佳实施例中，第一插栓材料层90是于约200～230℃下烘烤约90秒。
图4显示了依据本发明的一实施例中的图3结构于后续回蚀刻第一插栓材料层90的步骤后以形成部分填入于介层开口的第一插栓的剖面情形。回蚀刻程序可通过传统干蚀刻程序或一传统反应离子蚀刻程序所达成，其使用如氧等离子或如四氟化碳(CF4)以及三氟甲烷(CHF3)以及氧的含氟化学品。
图5显示了依据本发明一实施例中的图4的结构于后续形成第二插栓材料层于低介电常数材料层以及第一插栓上的步骤后的剖面情形。第二插栓材料层100具有相对于第一插栓材料层90为高的蚀刻率。于一实施例中，第一插栓材料层90与第二插栓材料层100的蚀刻率比为1∶1.1～1∶10。第二插栓材料可包括相对于第一插栓材料层90的如含碳、氢以及氧成分的较疏松以及/或多孔的高分子有机材料。于第二插栓材料层填入程序后，第二插栓材料层100可经过一热硬化程序，其烘烤温度以及时间将影响第二插栓材料层100的蚀刻率。本领域技术人员当能知道控制用于第二插栓材料层100的烘烤温度与时间以获得期望的蚀刻率。于一实施例中，第二插栓材料层100是于约150～250℃下烘烤50～150秒。于一较佳实施例中，第二插栓材料层100是于170～200℃下烘烤约90秒。
于烘烤程序后，图6显示了依据本发明的一实施例中的图5内结构于后续回蚀刻第二插栓材料层100以形成第二插栓部分低于低介电常数材料层20的上表面的步骤后的剖面情形。回蚀刻程序可通过传统干蚀刻或一传统反应离子蚀刻程序所达成，传统反应离子蚀刻程序所达成，其使用如氧等离子或如四氟化碳(CF4)以及三氟甲烷(CHF3)以及氧的含氟化学品。
于回蚀刻第二插栓材料层100的程序后，于另一实施例中，可于低介电常数材料层20以及第二插栓上沉积具有一较第二插栓材料层100为高的蚀刻率的一第三插栓材料层(未图示)，且可接着继续前述程序以回蚀刻此第三插栓材料层以形成一第三插栓。于另一实施例中，可于低介电常数材料层20以及第三插栓上形成具有高于第三插栓材料层的蚀刻率的第四插栓材料层(未图示)，且接着继续前述制程以回蚀刻第四插栓材料层以形成第四插栓。因此，本发明可使用两或多个分别具有不同蚀刻速率的插栓材料层，其中后续形成的插栓材料层较先前形成的插栓材料层具有较高的蚀刻率。
于本发明的另一实施例中，于介层开口以及低介电材料层20上所沉积一插栓材料层，其可具有一梯度变化的蚀刻率，使得大体邻近于介层开口底部处的插栓材料层具有较低蚀刻率演变至大体邻近介层开口的上部处所具有的较高蚀刻率。
随着双镶嵌结构中的介层开口的形成后，接着形成双镶嵌结构中的沟槽开口。图7为依据本发明的实施例中的图6内结构于后续形成一抗反射层40于低介电常数材料层20以及第二插栓上以及形成一图案化光致抗蚀剂层50于低介电常数材料层20上的剖面情形，其中该图案化光致抗蚀剂层50具有一沟槽图案。于光致抗蚀剂层形成前，抗反射涂层40可沉积于低介电常数材料层20上以抑制来自低于光致抗蚀剂的一反射层的不期望的光反射现象。抗反射涂层40较佳地包含如氮氧化硅、碳氧化硅或氮化硅的材料，其是通过化学气相沉积所形成。抗反射涂层40通常以薄膜层方式沉积于低介电常数材料层20上，其厚度通常约为200～2000埃。抗反射涂层40亦作为部分的抗蚀剂图案且随着光致抗蚀剂层50于完成微影步骤后接着移除。接着，通过如旋涂法的传统方法以于抗反射涂层上形成约1000～10000埃的抗蚀剂层50。接着采用现有微影制程，较佳地为用于最佳化图案解析度的高解析度(低于0.25)深紫外线微影，以图案化抗蚀剂层50而定义出一沟槽图案。如图8所示，通过如等离子蚀刻的传统蚀刻方法以将沟槽图案蚀刻至抗反射涂层40、低介电常数材料层20以及部分的第二插栓内以形成一沟槽。于一实施例中，沟槽图案的蚀刻可包括采用对于低介电常数材料层20以及抗反射涂层40较第二插栓材料层100表现出较高蚀刻速率的选择性蚀刻方法。可察觉到于双镶嵌结构形成过程中，通过使用高蚀刻率的插栓材料(上层)以及低蚀刻率的插栓材料(下层)，因而于介层开口/沟槽的介面处产生了较佳的圆滑化边角。具有如此双镶嵌结构的装置，其具有圆滑化轮廓100可通常具有较佳的RC延迟以及较佳的电流表现。
于后续制程中，接着移除图案化光致抗蚀剂50以及抗反射涂层40，且自沟槽与介层开口内移除经部分蚀刻的第一与第二插栓90、100，且有需要的话可更洁净化此沟槽与介层开口。于沟槽与介层开口内可更形成一非必须的阻障层以避免金属扩散效应，接着于低介电常数上形成如铜的金属并填入于沟槽与介层开口内并接着，较佳地通过化学机械研磨程序以平坦化之，以于沟槽与介层开口内形成一平坦化的双镶嵌结构。
本发明提供了适用于如双镶嵌制程的较为可靠微影程序的数种方法，而不会产生表现出如相关于现有形成双镶嵌结构方法中篱笆/琢面轮廓或蚀刻停止层蚀穿而导致RC延迟特性以及可靠度以及集成电路表现等问题的镶嵌结构。本发明的特征在于于双镶嵌结构中使用不同蚀刻特性的插栓材料，其中位于介层开口底部的插栓材料表现出较位于介层开口上部的插栓材料为低的蚀刻率以避免蚀刻停止层的蚀穿、篱笆以及琢面轮廓等问题，并可因此于沟槽底部以及介层开口上部的介面处制作出期望的圆滑边角化轮廓，因而改善电流效应并提供了具有高良率的半导体装置。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
10：蚀刻停止层
20：低介电常数介电层
30：插栓
40：抗反射涂层
50：图案化光致抗蚀剂层
60：篱笆轮廓
70：琢面轮廓
80：蚀刻停止层的蚀穿
90：第一插栓材料层
100：第二插栓材料层
110：圆滑化边角轮廓
Claims (15)
1.一种插栓的形成方法，其特征在于，所述插栓的形成方法包括下列步骤：
提供一半导体基底，其上形成有一低介电常数材料层，该低介电常数材料层具有一上表面以及形成穿过该低介电常数材料层的至少一介层开口；
形成一第一插栓材料层于该低介电常数材料层上并填入于该至少一介层开口内，该第一插栓材料层具有一第一蚀刻率；
回蚀刻该第一插栓材料层以形成部分填入于该至少一介层开口内的一第一插栓；
形成一第二插栓材料层于该低介电常数材料层以及该第一插栓上；以及
回蚀刻该第二插栓材料层以形成部分低于该低介电常数材料层的该上表面，该第二插栓材料层具有一第二蚀刻率。
2.根据权利要求1所述的插栓的形成方法，其特征在于，该第二蚀刻率高于该第一蚀刻率。
3.根据权利要求1所述的插栓的形成方法，其特征在于，该第一插栓材料层与该第二插栓材料层的蚀刻率比至少为1∶1.1。
4.根据权利要求1所述的插栓的形成方法，其特征在于，该第一插栓材料层与该第二插栓材料层的蚀刻率比介于1∶1.1至1∶10。
5.根据权利要求1所述的插栓的形成方法，其特征在于，更包括形成一第三插栓材料层于该低介电常数材料层与该第二插栓上。
6.根据权利要求5所述的插栓的形成方法，其特征在于，更包括回蚀刻该第三插栓材料层至低于该低介电常数材料层的上表面的步骤，该第三插栓材料层具有一第三蚀刻率。
7.根据权利要求6所述的插栓的形成方法，其特征在于，该第三蚀刻率高于该第二蚀刻率。
8.根据权利要求1所述的插栓的形成方法，其特征在于，更包括形成一抗反射涂层于该低介电常数材料层与该第二插栓上的步骤。
9.根据权利要求8所述的插栓的形成方法，其特征在于，更包括形成一图案化的光致抗蚀剂层于该抗反射涂层上的步骤，其中该图案化的光致抗蚀剂层具有一沟槽图案。
10.根据权利要求9所述的插栓的形成方法，其特征在于，更包括蚀刻该沟槽图案至该抗反射涂层、该低介电常数材料层以及部分的该第二插栓内以形成一沟槽的步骤。
11.一种双镶嵌结构的制造方法，其特征在于，所述双镶嵌结构的制造方法包括下列步骤：
提供一半导体基底，其上形成有一蚀刻停止层；
形成一低介电常数材料层于该蚀刻停止层上，该低介电常数材料层具有一上表面以及形成穿过低介电常数材料层的至少一介层开口；
形成一第一插栓材料层于该低介电常数材料层上并填入于该至少一介层开口内；
回蚀刻该第一插栓材料层以形成部分填入于该至少一介层开口内的第一插栓；
形成一第二插栓材料层于该低介电常数材料层以及该第一插栓上；
回蚀刻该第二插栓材料层以形成部分低于该低介电常数材料层的该上表面的一第二插栓，该第二插栓材料层具有较该第一插栓材料层为高的蚀刻率；
形成一图案化的光致抗蚀剂层于该低介电常数材料层上，该图案化光致抗蚀剂层具有一沟槽图案；以及
蚀刻该沟槽图案至低介电常数材料层以及部分的该第二插栓内以形成一沟槽。
12.根据权利要求11所述的双镶嵌结构的制造方法，其特征在于，该第一插栓材料层与该第二插栓材料层的蚀刻率比至少为1∶1.1。
13.根据权利要求11所述的双镶嵌结构的制造方法，其特征在于，该第一插栓材料层与该第二插栓材料层的蚀刻率比介于1∶1.1至1∶10。
14.根据权利要求11所述的双镶嵌结构的制造方法，其特征在于，蚀刻该沟槽图案的步骤包括对于该低介电常数材料层较该第二插栓材料层具有较高蚀刻率的选择性蚀刻的使用。
15.根据权利要求11所述的双镶嵌结构的制造方法，其特征在于，更包括形成一抗反射涂层于该低介电常数层与该第二插栓上的步骤。
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