CN1941322A - 在快闪存储器件中形成金属线的方法 - Google Patents

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Abstract

在快闪存储器件中形成金属线的方法包括在形成接触塞的衬底上相继形成第一层间绝缘层、蚀刻停止层、第二层间绝缘层和硬掩模层，蚀刻硬掩模层以形成硬掩模图案，在第二层间绝缘层上实施第一蚀刻工艺以形成暴露部分蚀刻停止层的沟槽，实施第二蚀刻工艺以选择性地去除硬掩模图案和蚀刻停止层的暴露部分，在沟槽的侧壁上方形成间隔物以及形成填充沟槽以与接触塞接触的金属线。硬掩模层和蚀刻停止层包括基本相同的材料。间隔物包括与第一和第二层间绝缘层基本相同的材料。

Description

在快闪存储器件中形成金属线的方法
技术领域
本发明涉及制造半导体器件的方法；更具体而言，涉及在半导体存储器件中形成金属线的方法。
背景技术
通常在半导体存储器件中，金属线用于将从外部施加的驱动电压转移到半导体结构的底部。需要接触塞以在金属线和某些半导体结构之间形成电接触。
在NAND快闪存储器件中，源接触塞SRCT以及漏接触塞DRCT是接触塞的实例。SRCT在源区和金属线之间形成接触。DRCT在漏区和金属线之间形成接触。具体而言，在70nm级NAND快闪存储器件中，单大马士革工艺或双大马士革工艺用来形成金属线。在这种大马士革工艺中，形成沟槽或通孔的蚀刻工艺利用硬掩模设计以实现金属线图案的最小化并克服与光致抗蚀剂厚度相关的局限。
图1A-1F说明由典型方法相继制造的快闪存储器件金属线的截面图。具体而言，为了描述的简便，图1A-1F说明在DRCT形成之后的相关工艺。
参考图1A，利用已知方法在已经形成DRCT的衬底10上相继形成第一层间绝缘层11、蚀刻停止层12、第二层间绝缘层13和硬掩模层14。第一层间绝缘层11和第二层间绝缘层13由氧化物材料形成。蚀刻停止层12由氮化物材料形成。硬掩模层14由钨(W)形成。
参考图1B，利用掩模工艺形成光致抗蚀剂图案15，并利用光致抗蚀剂图案15作为蚀刻掩模来蚀刻硬掩模层14以形成硬掩模图案14A。附图标记16表示该蚀刻工艺。
参考图1C，实施剥离工艺以去除光致抗蚀剂图案15，利用硬掩模图案14A作为蚀刻掩模来蚀刻第二层间绝缘层13以在第二层间绝缘层13内部形成多个沟槽或通孔18(下文中称为“沟槽”)。附图标记17和13A分别表示这种蚀刻工艺和图案化的第二层间绝缘层。
利用高蚀刻选择性在氧化物材料和氮化物材料之间实施后一蚀刻工艺17。由于这种高蚀刻选择性，第二中间层13可以被选择性蚀刻，而不损害蚀刻停止层12。
参考图1D，在上文所产生的结构上形成阻挡层19。阻挡层19由基于氮化物的材料形成并且在金属线工艺之前实施的清洗工艺期间起到减少对基于氧化物的第二层间绝缘层13的损害的作用，使得可以维持金属线之间的距离。
参考图1E，实施另一蚀刻工艺20以蚀刻阻挡层19和蚀刻停止层12从而使得与DRCT接触。在另一蚀刻工艺20之后，比上述沟槽18更深的沟槽21在第一层间绝缘层11内部形成。具体而言，较深的沟槽21形成为具有一定角度(θ)的斜轮廓。附图标记19A和12A分别表示图案化的阻挡层和图案化的蚀刻停止层。附图标记11A表示在另一蚀刻工艺20之后形成较深沟槽21的第一层间绝缘层11。
参考图1F，形成钨层以填充较深沟槽21，并且实施化学机械抛光(CMP)工艺以使钨层平坦化，由此形成填充到较深沟槽21中的隔离的金属线22。虽然没有图示说明，但是金属线22与DRCT形成电接触。
通常，蚀刻蚀刻停止层12的另一蚀刻工艺20继续进行过度蚀刻工艺，从而提供与DRCT的稳定接触。但是，由于蚀刻停止层12不具有均匀的厚度，因此较深沟槽21不具有一致的斜率。具体而言，当第二层间绝缘层13如图1C所示蚀刻时，蚀刻停止层12也凹进。凹进度对于每一个晶片或每一批次是不统一的，因此蚀刻停止层12属于不一致的厚度。
因此，在另一蚀刻工艺20期间(参见图1E)，对每一批次而言属于厚度不一致的蚀刻停止层12导致第一层间绝缘层11内部的较深沟槽21具有不同的斜率。用作如图1F和图2所示的位线的金属线22填充较深沟槽21。即使金属线22形成为具有均匀的厚度，较深沟槽21的斜率对每一批次而言通常也是不一致的。结果，如图3所示，对每一个晶片或每一批次而言位线的薄层电阻Rs可以不同。
发明内容
因此，本发明的目的是提供在快闪存储器件中形成金属线的方法，其能够通过使得对每一个晶片或每一批次而言连接漏接触塞的位线的薄层电阻一致来改进电特性。
根据本发明的一个方面，提供在快闪存储器件中形成金属线的方法，该方法包括：在已经形成接触塞的衬底上相继形成第一层间绝缘层、蚀刻停止层、第二层间绝缘层和硬掩模层，所述硬掩膜层和蚀刻停止层包括基本相同的材料；蚀刻硬掩模层以形成硬掩模图案；利用硬掩模图案作为掩模在第二层间绝缘层上实施第一蚀刻工艺以形成暴露部分蚀刻停止层的沟槽；实施第二蚀刻工艺以选择性地去除硬掩模图案和蚀刻停止层的暴露部分；在沟槽的侧壁上方形成间隔物，所述间隔物包括与第一和第二层间绝缘层基本相同的材料；以及形成填充沟槽以与接触塞接触的金属线。
附图说明
通过下文结合附图所给出的示例性实施方案的描述，本发明的上述和其它目的以及特征将变得更加易懂，其中：
图1A-1F是说明用于在快闪存储器中形成金属线的典型方法的截面图；
图2说明图1F中所示的金属线横截面结构的显微扫描电子显微镜(SEM)图像；和
图3说明每一批次位线的薄层电阻的变化图；
图4A-4G是说明根据本发明实施方案的用于在快闪存储器件中形成金属线的方法的截面图；和
图5说明图4G中所示的金属线横截面结构的显微SEM图。
具体实施方式
下面将参照附图详细说明根据本发明示例性实施方案的用于在快闪存储器件中形成金属线的方法。
图4A-4G是说明根据本发明实施方案的用于在快闪存储器件中形成金属线的方法的截面图。下文中所用的术语“上”或“顶部”可以是对应层之“上”或“顶部”，或者是其中插入特定层的对应层之“上”或“顶部”。
参考图4A，利用已知方法在已经形成DRCT的衬底110上相继形成第一层间绝缘层111、蚀刻停止层112、第二层间绝缘层113和硬掩模层114。第一层间绝缘层111和第二层间绝缘层113包括基于氧化物的材料，蚀刻停止层112和硬掩模层114包括基于氮化物的材料。例如，第一层间绝缘层111包括一种选自碳掺杂氧化物、含碳低介电材料、高密度等离子体(HDP)氧化物、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、等离子体增强原硅酸四乙酯(PETEOS)、未掺杂硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)和有机硅酸盐玻璃(OSG)的基于氧化物的材料。含碳低介电材料可具有小于约3的介电常数，SiOC是含碳低介电材料的实例。而且，第一层间绝缘层111可以利用所选择的基于氧化物的材料形成为单层或多层。
蚀刻停止层112包括基于氮化物的材料或基于氧氮化物的材料，二者均对氧化物材料具有高蚀刻选择性。例如，蚀刻停止层112可以包括选自下列物质中的一种：氮化钽(TaN)、氮化钽铝(TaAlN)、氮化钽硅(TaSiN)、氮化钛(TiN)、氮化钛硅(TiSiN)、氮化钨(WN)、氮化钨硼(WBN)和氧氮化硅(SiON)。利用物理气相沉积(PVD)法、化学气相沉积(CVD)法和原子层沉积(ALD)法中的一种来形成厚度为约200-约400的蚀刻停止层112。具体地，形成厚度为约300的蚀刻停止层112。
利用CVD法和PVD法中的一种来形成厚度为约1500-约2000的第二层间绝缘层113。具体地，第二层间绝缘层113具有约1800的厚度。第二层间绝缘层113包括与第一层间绝缘层111基本相同的材料。硬掩模层114包括基于氮化物的材料例如氮化硅(SiN)并且利用低压化学气相沉积(LPCVD)法形成为约300-约500的厚度。具体而言，硬掩模层114可具有约400的厚度。在形成第一层间绝缘层111和第二层间绝缘层113之后，可以实施CMP工艺来进行平坦化。
参考图4B，将光致抗蚀剂层涂覆在硬掩模层114上并且经过光刻工艺形成光致抗蚀剂图案115。利用光致抗蚀剂图案115作为蚀刻掩模来实施第一蚀刻工艺116从而蚀刻硬掩膜层114。蚀刻硬掩模层114使得第二层间绝缘层113的某些部分暴露。附图标记114A表示第一蚀刻工艺116之后的硬掩模图案。
参考图4C，实施剥离工艺以去除光致抗蚀剂图案115。利用稀释的氟化氢(HF)或缓冲氧化物蚀刻剂(BOE)清洗剥离工艺之后所产生的结构，以去除聚合物、颗粒和通常在蚀刻工艺中产生的自然氧化物层。
利用硬掩模图案114a作为蚀刻掩模来实施第二蚀刻工艺117以蚀刻第二层间绝缘层113。结果，形成暴露蚀刻停止层112的某些部分的第一沟槽118。具体而言，当选择性蚀刻第二层间绝缘层113时，第二蚀刻工艺117利用氧化物材料和氮化物材料之间的高蚀刻选择性。附图标记113A表示第二蚀刻工艺117之后的图案化第二层间绝缘层。
参考图4D，利用磷酸(H3PO4)实施湿蚀刻工艺以去除基于氮化物的硬掩模图案114A，同时去除由第一沟槽118暴露的基于氮化物的蚀刻停止层112的部分。由于通过湿蚀刻工艺选择性地蚀刻掉蚀刻停止层112，因此第一层间绝缘层111被蚀刻的可能性更小。即使第一层间绝缘层111被蚀刻，蚀刻厚度也是可忽略的并且均匀。附图标记112A是湿蚀刻工艺之后的图案化蚀刻停止层。
参考图4E，间隔物层119形成在以上所产生的结构上。间隔物层119包括基于氧化物的材料，并在金属线工艺之前实施的清洗工艺期间起减少对第二层间绝缘层113的损害的作用，并起维持金属线之间距离的作用。间隔物层119形成为约100-约300的厚度，更具体地为约200的厚度。
在本发明实施方案中，间隔物层119包括基于氧化物的材料而不是基于氮化物的材料，从而减少所不希望的斜沟槽的形成。更详细地说，如果间隔物层119包括基于氮化物的材料，那么，由于特定的蚀刻选择性，第一层间绝缘层111更加可能被过度蚀刻从而具有斜沟槽。相反，如果间隔物层119包括与第一层间绝缘层基本相同的基于氧化物的材料，那么，由于间隔物层119和第一层间绝缘层111的相同材料特性，过度蚀刻不产生斜沟槽。具体而言，在过度蚀刻之后获得的沟槽具有垂直轮廓。
参考图4F，通过蚀刻布置在图案化第二层间绝缘层113A上的部分间隔物层119来实施回蚀工艺或毯覆式(blanket)蚀刻工艺120以形成间隔物物119A。在这点上，第一层间绝缘层111也凹进一定的深度；但是所产生的蚀刻轮廓基本垂直，这是由于回蚀或毯覆式蚀刻工艺120的蚀刻目标层(即间隔物层119和第一层间绝缘层111)包括基本相同的基于氧化物的材料。附图标记118A表示在回蚀或毯覆式蚀刻工艺之后变得比第一沟槽118更深的第二沟槽。
参考图4G，基于金属的材料填充第二沟槽118A并利用平坦化工艺例如CMP进行平坦化，从而在第二沟槽118A内部形成隔离的金属线122。基于金属的材料包括选自铝(Al)、W、铜(Cu)、铂(Pt)、钛(Ti)、钽(Ta)和钴(Co)的传导性材料。
如标记字母“A”所示，第二沟槽118A的底部具有垂直的轮廓。因此，如图4G和5所示，每一个晶片或每一批次都均匀形成金属线122。这种均匀性使得位线(即金属线122)具有一致水平的薄层电阻(Rs)。
根据本发明的示例性实施方案，每一个晶片或每一批次都均匀形成用作接触DRCT的位线的金属线。结果，位线的薄层电阻可以保持一致，由此改进电特性。
本申请含有与韩国专利申请No.KR 2005-0091676相关的主题，该申请于2005年9月29日提交韩国专利局，其全部内容通过引用并入本文。
虽然结合一些优选实施方案说明了本发明，但是可以做出各种变化和修改而不偏离如在所附权利要求中限定的本发明精神和范围，这对本领域技术人员而言是显而易见的。

Claims (12)

1.在快闪存储器件中形成金属线的方法，该方法包括：
在已经形成接触塞的衬底上相继形成第一层间绝缘层、蚀刻停止层、第二层间绝缘层和硬掩模层；
蚀刻硬掩模层以形成硬掩模图案；
利用硬掩模图案作为掩模在第二层间绝缘层上实施第一蚀刻工艺以形成暴露部分蚀刻停止层的沟槽；
实施第二蚀刻工艺以选择性地去除硬掩模图案和蚀刻停止层的暴露部分；
在沟槽的侧壁上方形成间隔物，所述间隔物包括与第一层间绝缘层基本相同的材料；和
形成填充沟槽以与接触塞接触的金属线。
2.权利要求1的方法，其中硬掩模层包括基于氮化物的材料。
3.权利要求1的方法，其中硬掩模层形成为约300-约500的厚度。
4.权利要求1的方法，其中第二蚀刻工艺包括利用磷酸(H3PO4)的湿蚀刻工艺。
5.权利要求1的方法，其中间隔物的形成包括实施回蚀工艺和毯覆式蚀刻工艺中的一种。
6.权利要求1的方法，其中间隔物包括基于氧化物的材料。
7.权利要求1的方法，其中间隔物形成为约100-约300的厚度。
8.权利要求1的方法，其中间隔物的形成包括使第一层间绝缘层的顶部凹进至预定的深度。
9.权利要求8的方法，其中凹进的顶部具有基本垂直的蚀刻轮廓。
10.权利要求6的方法，其中用于间隔物的基于氧化物的材料包括选自碳掺杂氧化物、含碳低介电材料、高密度等离子体(HDP)氧化物、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、等离子体增强原硅酸四乙酯(PETEOS)、未掺杂硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)和有机硅酸盐玻璃(OSG)中的一种。
11.权利要求1的方法，其中硬掩模层和蚀刻停止层包括基本相同的材料。
12.权利要求1的方法，其中间隔物包括与第二层间绝缘层基本相同的材料。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102320561A (zh) * 2011-09-15 2012-01-18 上海先进半导体制造股份有限公司 可提高工艺效率的薄膜制作方法
CN103779268A (zh) * 2012-10-26 2014-05-07 中芯国际集成电路制造(上海)有限公司 互连结构中形成图案化金属硬掩膜的方法
CN108701759A (zh) * 2016-03-17 2018-10-23 德克萨斯仪器股份有限公司 集成磁通门器件的选择性图案化
CN109155238A (zh) * 2016-05-23 2019-01-04 东京毅力科创株式会社 使用具有多种材料的层对基底进行图案化的方法
CN113826216A (zh) * 2019-04-29 2021-12-21 芯成半导体(开曼)有限公司 使用Ru及类金刚石碳硬掩模制造磁性存储器元件的方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100632653B1 (ko) * 2005-04-22 2006-10-12 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
US20080204580A1 (en) * 2007-02-28 2008-08-28 Micron Technology, Inc. Method, apparatus and system providing imaging device with color filter array
US8395168B2 (en) * 2008-06-06 2013-03-12 Hong Kong Applied Science And Technology Research Institute Co. Ltd. Semiconductor wafers and semiconductor devices with polishing stops and method of making the same
US20100200880A1 (en) * 2008-06-06 2010-08-12 Hong Kong Applied Science And Technology Research Institute Co. Ltd. Semiconductor wafers and semiconductor devices and methods of making semiconductor wafers and devices
TWI415300B (zh) * 2009-12-24 2013-11-11 Hk Applied Science & Tech Res 半導體晶圓及半導體裝置及製造半導體晶圓及裝置之方法
CN103400803B (zh) * 2013-07-24 2016-06-01 上海华虹宏力半导体制造有限公司 闪存存储单元的形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09270463A (ja) * 1996-03-29 1997-10-14 Sony Corp コンタクト孔の形成方法
KR100390902B1 (ko) * 2000-12-28 2003-07-10 주식회사 하이닉스반도체 이중 다마신을 이용한 금속배선 형성방법
KR100428791B1 (ko) * 2002-04-17 2004-04-28 삼성전자주식회사 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법
KR100541046B1 (ko) * 2003-05-27 2006-01-11 삼성전자주식회사 희생마스크막을 사용하여 자기정렬 콘택 구조체를형성하는 방법
KR100524804B1 (ko) * 2003-06-30 2005-11-01 주식회사 하이닉스반도체 반도체 소자의 스토리지노드 콘택 플러그 형성방법
US7183184B2 (en) * 2003-12-29 2007-02-27 Intel Corporation Method for making a semiconductor device that includes a metal gate electrode

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102320561A (zh) * 2011-09-15 2012-01-18 上海先进半导体制造股份有限公司 可提高工艺效率的薄膜制作方法
CN103779268A (zh) * 2012-10-26 2014-05-07 中芯国际集成电路制造(上海)有限公司 互连结构中形成图案化金属硬掩膜的方法
CN103779268B (zh) * 2012-10-26 2016-08-31 中芯国际集成电路制造(上海)有限公司 互连结构中形成图案化金属硬掩膜的方法
CN108701759A (zh) * 2016-03-17 2018-10-23 德克萨斯仪器股份有限公司 集成磁通门器件的选择性图案化
CN108701759B (zh) * 2016-03-17 2022-08-16 德克萨斯仪器股份有限公司 集成磁通门器件的选择性图案化
CN109155238A (zh) * 2016-05-23 2019-01-04 东京毅力科创株式会社 使用具有多种材料的层对基底进行图案化的方法
CN109155238B (zh) * 2016-05-23 2023-04-21 东京毅力科创株式会社 使用具有多种材料的层对基底进行图案化的方法
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