JP2007049148A - 障壁金属スペーサを備える半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】障壁金属スペーサを備える半導体素子及びその製造方法を提供する。
【解決手段】半導体基板に形成された第１金属ラインと、第１金属ラインの一部分と電気的に連結されたビアプラグを備え、ウィンドウを含むエッチング停止膜と、ビアホール及びトレンチを含む層間絶縁膜と、ビアホール内の層間絶縁膜の側壁を覆っており、第１金属ラインの一部分を露出し、ウィンドウ内のエッチング停止膜の少なくとも側壁の下端を露出する第１障壁金属スペーサと、を備える半導体素子である。
【選択図】図３

Description

本発明は、半導体素子に係り、特にダマシン構造の金属配線構造を有する半導体素子及びその製造方法に関する。例えば、本発明による半導体素子は、メモリ素子、例えばＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリ、または多様な集積回路を有するロジック素子を含みうる。
高速度の半導体素子に対する需要が増加するにつれて、さらに低い抵抗を有する金属配線構造が要求されている。特に、半導体素子の集積化が高くなるにつれて、金属配線構造はさらに複雑になっている。例えば、金属ラインが多層に配置された多層金属配線構造が利用されうる。これにより、金属ラインの抵抗の低下がさらに要求され、また、多層の金属ライン間のＲＣ遅延を低下させるための層間絶縁膜の誘電率の低下が要求されている。
例えば、比抵抗の低い銅（Ｃｕ）は、従来のアルミニウム（Ａｌ）を利用した金属配線を代替する代案として利用されている。しかし、Ｃｕは、通常的なフォトリソグラフィ及びエッチングを利用したパターニングが容易でないという短所を有する。これにより、ビアホール及びトレンチにメッキ方式を利用してＣｕを埋め込み、それを平坦化してビアプラグ及び金属ラインを形成するダマシン工程が利用される。また、ＲＣ遅延を低下させるために、低誘電率の絶縁膜が層間絶縁膜として利用されている。しかし、低誘電率の絶縁膜を利用したダマシン工程には、次のような問題が発生しうる。
図１及び図２を利用して、従来の半導体素子の配線構造の問題点を説明する。図１及び図２に示すように、下部金属ライン１１５及び上部金属ライン１４０は、ビアプラグ１３５を利用して電気的に連結されうる。下部金属ライン１１５は、第１低誘電率の絶縁膜１１０に埋め込まれており、ビアプラグ１３５及び上部金属ライン１４０の連結構造は、第２低誘電率の絶縁膜１３０を貫通するように形成されうる。
第１低誘電率の絶縁膜１１０と第２低誘電率の絶縁膜１３０との間には、エッチング停止膜１２０及び酸化膜１２５が介在されうる。第１及び第２障壁金属膜１４５，１５０は、第２低誘電率の絶縁膜１３０とビアプラグ１３５との間、及び、第２低誘電率の絶縁膜１３０と第２金属ライン１４０との間に介在されうる。第１障壁金属膜１４５と第２障壁金属膜１５０との間に介在された再蒸着部分１１５´は、第１金属ライン１１５が再蒸着されて形成されうる。
酸化膜１２５は、第２低誘電率の絶縁膜１３０の形成ステップで初期に形成されうる。例えば、第２低誘電率の絶縁膜１３０は、ＳｉＣＯＨを含み、この場合、ＳｉＣＯＨの形成初期ステップには、Ｃ及びＨが含有されていないか、または微量含有された酸化膜１２５が形成されうる。しかし、酸化膜１２５は、ビアプラグ１３５の形成前に、ビアホール（図示せず）内の下部金属ライン１１５の洗浄ステップでエッチングされうる。例えば、洗浄ステップは、下部金属ライン１１５の酸化膜を除去するために、酸化膜エッチング液を利用して行われうる。したがって、洗浄ステップで、露出された酸化膜１２５の側壁部分がエッチングされて半円状のアンダーカットが形成されうる。
これにより、エッジの塗布性が不良な物理気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法により形成される第１障壁金属層１４５がアンダーカット部分に蒸着されないという問題がある。その結果、再蒸着部分１１５´の第１金属、例えばＣｕがアンダーカット部分を通じて、酸化膜１２５を通って（矢印方向）低誘電率の絶縁膜１３０に拡散により浸透しうる。
これにより、隣接して配置された上部金属ライン１４０の間に漏れ電流が発生するか、または上部金属ライン１４０／第２低誘電率の絶縁膜１３０の配線信頼性が低下しうる。例えば、第２低誘電率の絶縁膜１３０でＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）欠陥が発生しうる。
本発明が解決しようとする課題は、前述した問題点を克服するためのものであって、金属ラインの間の漏れ電流を減少させ、金属ラインと層間絶縁膜との間の配線信頼性を向上させる半導体素子を提供するところにある。
本発明が解決しようとする他の課題は、経済性を有する前記半導体素子の製造方法を提供するところにある。
前記課題を解決するための本発明の一態様によれば、半導体素子は、半導体基板に形成された第１金属ライン、及び、前記第１金属ラインの一部分と電気的に連結されたビアプラグを備える。前記半導体素子は、前記第１金属ライン上に形成され、少なくとも前記第１金属ラインの一部分を露出するウィンドウを含むエッチング停止膜、及び、前記エッチング停止膜上に形成され、前記第１金属ラインの一部分を露出するように、前記ウィンドウと連結されたビアホールを含む層間絶縁膜をさらに備える。前記半導体素子は、前記ビアホール内の前記露出された層間絶縁膜の側壁を覆っており、前記第１金属ラインの一部分を露出し、前記ウィンドウ内の前記露出されたエッチング停止膜の少なくとも側壁の下端を露出する第１障壁金属スペーサをさらに備える。前記ビアプラグは、少なくとも前記ビアホール及び前記ウィンドウを埋め込み、前記第１金属ラインの一部分と電気的に連結され、前記層間絶縁膜と接触しない。
前記課題を解決するための本発明の他の態様によれば、半導体基板上に形成された第１金属ラインと、前記第１金属ライン上に形成され、少なくとも前記第１金属ラインの一部分を露出するウィンドウを含むエッチング停止膜と、前記エッチング停止膜上に形成され、前記第１金属ラインの一部分を露出するように前記ウィンドウと連結されたビアホール、及び、前記ビアホールの上部を横切って形成され、少なくとも一部分が前記ビアホールと連結されたトレンチを備える層間絶縁膜と、前記ビアホール及び前記トレンチ内の前記露出された前記層間絶縁膜の側壁を覆っており、前記第１金属ラインの一部分を露出し、前記ウィンドウ内の前記露出されたエッチング停止膜の少なくとも側壁の下端を露出する第１障壁金属スペーサと、前記ビアホール及び前記ウィンドウを埋め込み、前記第１金属ラインの一部分と電気的に連結され、前記層間絶縁膜と接触しないビアプラグと、少なくとも前記トレンチを埋め込み、前記ビアプラグと電気的に連結され、前記層間絶縁膜と接触しない第２金属ラインと、を備える半導体素子が提供される。
前記他の課題を解決するための本発明の一態様によれば、半導体基板上に第１金属ラインを形成するステップと、前記第１金属ライン上にエッチング停止層を形成するステップと、前記エッチング停止層上に電気的絶縁層を形成するステップと、前記電気的絶縁層上に層間絶縁層を形成するステップと、前記エッチング停止層の第１部分を露出する開口を形成するように、前記層間絶縁層及び前記電気的絶縁層を順次に選択的にエッチングするステップと、前記開口の側壁上及び前記エッチング停止層の第１部分の真上に第１障壁金属層を形成するステップと、前記エッチング停止層の第１部分から前記第１金属障壁層の一部分を選択的に除去するステップと、前記第１障壁金属層をエッチングマスクとして利用して、前記第１金属ラインの一部分の露出に十分な時間、前記エッチング停止層の第１部分を選択的にエッチングするステップと、前記開口内に第２金属ラインを形成するステップと、を含む半導体素子の製造方法が提供される。
前記他の課題を解決するための本発明の他の態様によれば、半導体基板上に第１金属ラインを形成するステップと、前記第１金属ライン上に異なる物質からなる第１及び第２電気的絶縁層を形成するステップと、前記第１電気的絶縁層の一部分を露出する開口を画定するように十分な時間、前記第２電気的絶縁層を選択的にエッチングするステップと、前記開口の側壁上及び前記第１電気的絶縁層の一部分の真上に第１障壁金属層を形成するステップと、前記第１電気的絶縁層の一部分から前記第１障壁金属層の一部分を選択的に除去するステップと、前記第１障壁金属層をエッチングマスクとして利用して、前記第１金属ラインの一部分の露出に十分な時間、前記第１電気的絶縁層の一部分を選択的にエッチングするステップと、前記開口内に第２金属ラインを形成するステップと、を含む半導体素子の製造方法が提供される。
本発明による半導体素子によれば、第１絶縁膜には、従来のようなアンダーカットがなく、第１障壁金属スペーサは、第１絶縁膜の側壁を覆っている。これにより、ビアプラグ及び上部金属ラインの金属、例えばＣｕの第１絶縁膜及び第２絶縁膜への拡散浸透を防止できる。
したがって、上部金属ラインの間の漏れ電流が減少しうる。さらに、第２層間絶縁膜の絶縁信頼性を保証できてＴＤＤＢ特性が向上し、その結果、第２層間絶縁膜／上部金属ラインの配線信頼性が向上する。
さらに、該半導体素子によれば、ビアプラグ及び金属ラインの金属成分、例えばＣｕの層間絶縁膜への浸透をさらに効果的に防止できる。
本発明による半導体素子の製造方法によれば、第１障壁金属スペーサ及びウィンドウは、連続的なエッチングにより一つの装置で一回にインシチュで形成されうる。かかる方法は、ウィンドウを先に形成し、別途に第１障壁金属スペーサを形成することに比べて経済性である。
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、異なる多様な形態に具現され、単に本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面で、構成要素は、説明の便宜のためにその大きさが誇張されている。
本発明の実施形態において、開口は、ビアホール及び／またはトレンチを含みうる。また、本発明の実施形態において、電気的絶縁層は、エッチング停止層及び層間絶縁層を含むと理解されうる。
図３を参照して、本発明の第１実施形態による半導体素子３００を説明する。例えば、半導体素子３００は、多様な集積回路を備えるロジック素子でありうる。この場合、半導体素子３００は、半導体基板２０３内またはその上にソース（図示せず）、ドレイン（図示せず）及びゲート電極（図示せず）を有する複数のトランジスタ（図示せず）を備えうる。ソース、ドレイン及びゲート電極の構造は、本発明が属する技術分野で通常的に知られた構造であり、したがって、その詳細な説明は省略する。
他の例として、半導体素子３００は、揮発性メモリ素子、例えばＤＲＡＭまたはＳＲＡＭ、または不揮発性メモリ素子、例えばフラッシュメモリ、強誘電体メモリまたは相転移メモリでありうる。この場合、半導体素子３００は、半導体基板２０３内またはその上に複数のトランジスタ及びストレージノード（図示せず）を備えうる。ストレージノードの構造は、本発明が属する技術分野で通常的に知られた構造であり、したがって、その詳細な説明は省略する。
図３に示すように、半導体基板２０３上の下部金属ライン２１０は、前述したトランジスタまたはストレージノードと電気的に連結されうる。下部金属ライン２１０は、ビアプラグ２５５ａを通じて上部金属ライン２５５ｂと電気的に連結されうる。すなわち、下部金属ライン２１０及び上部金属ライン２５５ｂは、前述したトランジスタ及びストレージノードに対する配線構造となりうる。金属ライン２１０，２５５ｂは、例示的なものであって、半導体素子３００は、複数の金属ライン２１０，２５５ｂをさらに備えることもできる。
エッチング停止膜２１２は、下部金属ライン２１０上に形成され、少なくとも下部金属ライン２１０の一部分を露出するウィンドウ（図９の２１８）を含みうる。第２層間絶縁膜２２０は、エッチング停止膜２１２上に形成され、ビアホール（図７の２３０）及びトレンチ（図７の２３５）を含みうる。トレンチ（図７の２３５）は、ビアホール２３０の上部を横切って形成され、少なくとも一部分がビアホール（図７の２３０）と連結される。第１障壁金属スペーサ２４０は、ビアホール（図７の２３０）内の露出された第２層間絶縁膜２２０の側壁を覆っており、下部金属ライン２１０の一部分及びウィンドウ（図９の２１８）内の露出されたエッチング停止膜２１２の少なくとも側壁の下端を露出できる。ビアプラグ２５５ａは、少なくともビアホール（図７の２３０）及びウィンドウ（図９の２１８）を埋め込み、下部金属ライン２１０の一部分と電気的に連結されうる。
上部金属ライン２５５ｂは、トレンチ（図７の２３５）を埋め込み、ビアプラグ２５５ａと電気的に連結されうる。ビアプラグ２５５ａ及び上部金属ライン２５５ｂは、第１障壁金属スペーサ２４０により第２層間絶縁膜２２０と分離され、下部金属ライン２１０は、下部障壁金属層２０７により第１層間絶縁膜２０５と分離されうる。
さらに具体的に説明すれば、第２層間絶縁膜２２０は、第１絶縁膜２１４及び第２絶縁膜２１６を備えうる。例えば、第１絶縁膜２１４は、酸化膜を備え、第２絶縁膜２１６は、低誘電率の絶縁膜を備えうる。低誘電率の絶縁膜は、シリコン酸化膜より低い誘電率を有する絶縁膜を指しうる。例えば、低誘電率の絶縁膜は、ＳｉＣＯＨであり、酸化膜は、ＣまたはＨが含有されないか、またはそれらが微量含有されたＳｉＯ２でありうる。第１絶縁膜２１４の厚さは、１００ないし５００Åでありうる。第１層間絶縁膜２０５は、第２層間絶縁膜２２０と同一または類似した物質で形成されうる。
エッチング停止膜２１２は、第２層間絶縁膜２２０に対してエッチング選択比のある絶縁膜であることが望ましい。例えば、エッチング停止膜２１２は、ＳｉＣＮであり、その厚さは、２００ないし１０００Åでありうる。
金属ライン２１０，２５５ｂ及び金属プラグ２５５ａは、比抵抗の低い金属、例えばＣｕを含みうる。下部障壁金属層２０７及び第１障壁金属スペーサ２４０は、Ｃｕのような金属の拡散を防止できる物質で形成されることが望ましい。例えば、下部障壁金属層２０７及び第１障壁金属スペーサ２４０は、ＴａまたはＴａＮを含み、望ましくは、下部障壁金属層２０７はＴａを含み、第１障壁金属スペーサ２４０はＴａＮを含みうる。下部障壁金属層２０７及び第１障壁金属スペーサ２４０の厚さは、５００Å以内、例えば３０ないし１００Åの範囲でありうる。
半導体素子３００によれば、第１絶縁膜２１４には、従来のようなアンダーカットがなく、第１障壁金属スペーサ２４０は、第１絶縁膜２１４の側壁を覆っている。これにより、ビアプラグ２５５ａ及び上部金属ライン２５５ｂの金属、例えばＣｕの第１絶縁膜２１４及び第２絶縁膜２１６への拡散浸透が防止されうる。したがって、上部金属ライン２５５ｂの間の漏れ電流が減少しうる。さらに、第２層間絶縁膜２２０の絶縁信頼性を保証できてＴＤＤＢ特性が向上し、その結果、第２層間絶縁膜２２０／上部金属ライン２５５ｂの配線信頼性が向上しうる。
図４を参照して、本発明の第２実施形態による半導体素子４００を説明する。半導体素子４００は、第１実施形態による半導体素子３００に付加して、第２障壁金属スペーサ２４５をさらに備えうる。さらに、第１障壁金属スペーサ２４０の構造面で、二つの実施形態は差を有しうる。したがって、半導体素子４００は、図３及びその説明を参照できる。同じ参照符号は同一または類似した構成要素を表す。
第２障壁金属スペーサ２４５は、第１障壁金属スペーサ２４０とビアプラグ２５５ａとの間、及び、エッチング停止膜２１２の側壁とビアプラグ２５５ａとの間に介在されうる。さらに、第１障壁金属スペーサ２４０は、トレンチ（図７の２３５）の底部の第２層間絶縁膜２２０上には形成されず、この場合、第２障壁金属スペーサ２４５の一部分は、第２層間絶縁膜２２０とビアプラグ２５５ａとの間に介在されうる。第２障壁金属スペーサ２４５は、ＴａＮまたはＴａを含み、望ましくは、ＴａＮを含みうる。
半導体素子４００は、前述した第１実施形態による半導体素子（図３の３００）の長所をいずれも有しうる。さらに、半導体素子４００によれば、ビアプラグ２５５ａ及び金属ライン２１０，２５５ｂの金属成分、例えばＣｕの層間絶縁膜２０５，２２０への浸透をさらに効果的に防止できる。例えば、ビアプラグ２５５ａとトレンチ（図７の２３５）の底部の第２層間絶縁膜２２０との間には、第１実施形態における第１障壁金属スペーサ２４０より厚い第２障壁金属スペーサ２４５が介在されうる。さらに、エッチング停止膜２１２の側壁とビアプラグ２５５ａとの間にも、第１実施形態とは異なり、第２障壁金属スペーサ２４５が介在されうる。
図５を参照して、本発明の第３実施形態による半導体素子５００を説明する。半導体素子５００は、第２実施形態による半導体素子４００に付加して、上部障壁金属層２５０をさらに備えうる。さらに、下部金属ライン２１０の構造において、第２実施形態と第３実施形態は差を有しうる。したがって、半導体素子５００は、図３、図４及び該当説明を参照できる。同じ参照符号は同一または類似した構成要素を表す。
下部金属ライン２１０は、第２側壁金属スペーサ２４５の下端部に再蒸着による再蒸着部分２１０ａを備えうる。例えば、再蒸着部分２１０ａは、ウィンドウ（図９の２１８）の下部の下部金属ライン２１０の部分がスパッタリングされた後、第２側壁金属スペーサ２４５上に蒸着されて形成されうる。これにより、ウィンドウ（図９の２１８）の下部の下部金属ライン２１０の部分は、へこんでいる凹状になりうる。
上部障壁金属層２５０は、ビアプラグ２５５ａと第２障壁金属スペーサ２４５との間、上部金属ライン２５５ｂと第２障壁金属スペーサ２４５との間、及び、下部金属ライン２１０とビアプラグ２５５ａとの間に介在されうる。例えば、上部障壁金属層２５０は、ＴａまたはＴａＮを含み、望ましくは、ビアプラグ２５５ａと下部金属ライン２１０との間にさらに優秀な接着力を提供できるＴａを含みうる。
半導体素子５００は、第１及び第２実施形態による半導体素子（図３の３００、図４の４００）の長所を有しうる。さらに、ビアプラグ２５５ａと下部金属ライン２１０との接着力が向上する。金属ライン２１０，２５５ｂと層間絶縁膜２０５，２２０との間、及び、ビアプラグ２５５ａと第２層間絶縁膜２２０との間の金属、例えばＣｕの拡散をさらに効果的に防止できる。
図３ないし図５に示すように、本発明の実施形態による半導体素子３００，４００，５００は、当業者により修正されうる。例えば、第３実施形態による半導体素子５００は、第２側壁金属スペーサ２４５を備えないこともある。他の例として、第１及び第２実施形態による半導体素子３００，４００において、下部金属ライン２１０は、再蒸着部分２１０ａを含むこともできる。
以下では、図６ないし図１３を参照して、本発明の実施形態による半導体素子の製造方法を説明する。半導体素子の構造は、前述した第１ないし第３実施形態による半導体素子（図３の３００、図４の４００、図５の５００）の説明を参照できる。同じ参照符号は同一または類似した構成要素を表す。
図６に示すように、半導体基板２０３上に少なくとも一部分が第１金属絶縁層２０５内に埋め込まれた下部金属ライン２１０を形成する。下部金属ライン２１０と第１層間絶縁層２０５との間には、下部障壁金属層２０７が介在されうる。下部金属ライン２１０は、以後に形成される上部金属ライン（図１３の２５５ｂ）と同様に形成できる。したがって、下部金属ライン２１０の形成方法については、その詳細な説明を省略する。
下部金属ライン２１０を形成する前に、半導体基板２０３内またはその上には、トランジスタ（図示せず）またはストレージノード（図示せず）がさらに形成されうる。下部金属ライン２１０は、トランジスタまたはストレージノードと連結されうる。さらに、下部金属ライン２１０の下部の半導体基板２０３上には、他の下部金属ライン（図示せず）がさらに形成されうる。この場合、下部金属ライン２１０は、他の下部金属ラインと連結されることもある。
次いで、下部金属ライン２１０及び第１層間絶縁膜２０５上にエッチング停止層２１２´を形成する。エッチング停止層２１２´上には、第２層間絶縁層２２０´を形成し、第２層間絶縁層２２０´上には、ハードマスク層２２５´を形成する。例えば、エッチング停止層２１２´は、ＳｉＣＮを含み、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を利用して形成できる。エッチング停止層２１２´の厚さは、２００ないし１０００Åでありうる。ハードマスク層２２５´は、ＣＶＤ法により形成でき、例えばシリコン酸化膜を備えうる。ハードマスク層２２５´の厚さは、２００ないし１５００Åでありうる。
第２層間絶縁層２２０´は、第１絶縁層２１４´及び第２絶縁層２１６´を備えうる。例えば、第１絶縁層２１４´は、酸化膜を含み、第２絶縁層２１６´は、低誘電率の絶縁膜、例えばＳｉＣＯＨを含みうる。ＳｉＣＯＨを含む第２層間絶縁層２２０´は、ＣＶＤ法により形成でき、この場合、初期には、ＣまたはＨがほとんどない第１絶縁層２１４´が自然に形成され、次いで、連続的に第２絶縁層２１６´が形成されうる。第１絶縁層２１４´の厚さは、１００ないし５００Åでありうる。第２絶縁層２１６´は、２，０００ないし１０，０００Åでありうる。ただし、第２絶縁層２１６´の厚さは、必要に応じて適切に変形されうる。
図７に示すように、第２層間絶縁層（図６の２２０´）の所定部分をエッチングして、ビアホール２３０及びトレンチ２３５を含む第２層間絶縁膜２２０を形成する。例えば、フォトリソグラフィ及びエッチング技術を利用してハードマスク層（図６の２２５´）をパターニングして、第１ハードマスクパターン（図示せず）を形成する。次いで、第１ハードマスクパターン（図示せず）をエッチング保護膜として第２層間絶縁層２２０´をエッチングして、エッチング停止層２１２´を露出するビアホール２３０を形成する。次いで、第１ハードマスクパターンをパターニングして、第２ハードマスクパターン２２５を形成する。第２ハードマスクパターン２２５をエッチング保護膜として第２層間絶縁層２２０´を所定深さほどエッチングして、ビアホール２３０の上部を横切るトレンチ２３５を形成する。変形された実施形態において、ビアホール２３０及びトレンチ２３５の形成順序が変わることもある。
エッチング停止層２１２´は、第２層間絶縁層２２０´に対して高いエッチング選択比を有しうる。したがって、エッチング選択比によって、エッチング停止層２１２´の上端部分が小幅にエッチングされることも可能である。ビアホール２３０から第１絶縁膜２１４の側壁２１４１が露出されうる。ビアホール２３０及びトレンチ２３５から、第２絶縁膜２１６の側壁２１６１，２１６２及びトレンチ２３５の底部の第２絶縁膜２１６の部分２１６３が露出されうる。
図８に示すように、ビアホール２３０及びトレンチ２３５が形成された結果物上に第１障壁金属層２４０´を形成する。第１障壁金属層２４０´は、ＰＶＤ法、例えばイオン金属スパッタリング法を利用して形成できる。例えば、第１障壁金属層２４０´は、ＴａまたはＴａＮを含み、望ましくは、ＴａＮで形成でき、その厚さは、５００Å以内となる。
図９に示すように、第１障壁金属層（図８の２４０´）を異方性エッチングして、第１障壁金属スペーサ２４０を形成する。次いで、第１障壁金属スペーサ２４０をエッチング保護膜としてエッチング停止層（図８の２１２´）をエッチングして、ウィンドウ２１８を含むエッチング停止膜２１２を形成する。異方性エッチングは、例えばドライエッチングを利用して行える。第１障壁金属スペーサ２４０及びウィンドウ２１８は、連続的なエッチングにより一つの装置で一回にインシチュで形成されうる。かかる方法は、ウィンドウ２１８を先に形成し、別途に第１障壁金属スペーサ２４０を形成することに比べて、その工程ステップが単純であって経済性面で長所を有する。
ウィンドウ２１８から、エッチング停止膜２１２の側壁及び下部金属ライン２１０の一部分が露出されうる。第１障壁金属スペーサ２４０は、第２絶縁膜２１６の側壁２１６１，２１６２（図７）及び第１絶縁膜２１４の側壁２１４１を覆っており、エッチング停止膜２１２の側壁の少なくとも下端部は露出している。さらに、第１障壁金属スペーサ２４０は、トレンチ２３５の底部の第２層間絶縁膜２２０の部分２１６３（図７）上には形成されないこともある。
次いで、選択によって、ウィンドウ２１８により露出された下部金属ライン２１０の一部分に形成された自然酸化膜及びエッチング残留物を除去するための洗浄を行える。洗浄は、酸化膜を除去できる洗浄液、例えば希釈されたＨＦ溶液を利用したウェットエッチングを利用して行える。この場合、酸化膜で形成された第１絶縁膜２１４は、第１障壁金属スペーサ２４０によりＨＦ溶液から保護されうる。これにより、第２絶縁膜２１４のアンダーカットの発生を防止できる。他の例として、洗浄は、スパッタエッチを利用して行われることもある。
図１０に示すように、第１障壁金属スペーサ２４０及びエッチング停止膜２１２の側壁を覆う第２障壁金属スペーサ２４５を形成する。さらに、第２障壁金属スペーサ２４５の一部分は、第２ハードマスクパターン２２５及びトレンチ２３５の底部の第２絶縁膜２１６の部分２１６３（図７）を覆うこともでき、その一部分の厚さは、第１障壁金属スペーサ２４０を覆っている他の部分より薄いことがある。
例えば、第２障壁金属スペーサ２４５は、第２障壁金属層（図示せず）を形成した後、それを異方性エッチングして形成できる。ただし、下部金属ライン２１０上の第２障壁金属層の部分が、エッチング速度が速くて最も先に除去されうる。これにより、下部金属ライン２１０上の第２障壁金属層の部分は除去され、トレンチ２３５の底部の第２絶縁膜２１６上の第２障壁金属層の部分、及び、第２ハードマスクパターン２２５上の第２障壁金属層の部分は残留することが可能である。
さらに、下部金属ライン２１０はオーバーエッチングされうる。オーバーエッチングされた下部金属ライン２１０は、第２障壁金属スペーサ２４５の下端側壁に付着されて再蒸着部分２１０ａを形成できる。オーバーエッチング量は、例えば１０ないし３００Åでありうる。
図１１に示すように、第２障壁金属スペーサ２４５が形成された結果物上に上部障壁金属層２５０を形成する。上部障壁金属層２５０は、例えばＴａまたはＴａＮ、望ましくは、Ｔａを含み、その厚さは、５００Å以下でありうる。上部障壁金属層２５０は、ＰＶＤ法、例えばイオン金属スパッタリング法を利用して形成できる。
図１２に示すように、上部障壁金属層２５０が形成された結果物上に第２金属層２５５を形成する。例えば、第２金属層２５５は、ＰＶＤ法を利用してＣｕシード層（図示せず）を形成した後、シード層上にＣｕメッキ層（図示せず）を形成することによって形成できる。Ｃｕメッキ層は、電解メッキまたは無電解メッキ法を利用して形成できる。
図１３に示すように、第２層間絶縁膜２２０が露出されるまで第２金属層２５５を平坦化して、ビアプラグ２５５ａ及び上部金属ライン２５５ｂを形成できる。例えば、平坦化は、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を利用して行える。このように、埋め込みと平坦化とを利用して、ビアプラグ２５５ａ及び上部金属ライン２５５ｂを形成する方法をダマシン法と呼び、さらに具体的には、ビアプラグ２５５ａ及び上部金属ライン２５５ｂを同時に形成するという点でデュアルダマシン法と呼ぶ。
しかし、本発明による半導体素子の製造方法は、デュアルダマシン法に制限されず、ビアプラグ２５５ａまたは上部金属ライン２５５ｂのうち一つのみをダマシン法で形成するシングルダマシン法にも適用できるということは、当業者に自明である。
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。したがって、本発明は、前記実施形態に限定されず、当業者により前記実施形態を組み合わせて実施するなど色々な多くの修正及び変更が可能であるということは明白である。
本発明は、半導体素子関連の技術分野に適用可能である。
従来の半導体素子の配線構造を示す断面図である。 図１の配線構造のＡ部分を拡大した断面図である。 本発明の第１実施形態による半導体素子を示す断面図である。 本発明の第２実施形態による半導体素子を示す断面図である。 本発明の第３実施形態による半導体素子を示す断面図である。 本発明の一実施形態による半導体素子の製造方法を示す断面図である。 本発明の一実施形態による半導体素子の製造方法を示す断面図である。 本発明の一実施形態による半導体素子の製造方法を示す断面図である。 本発明の一実施形態による半導体素子の製造方法を示す断面図である。 本発明の一実施形態による半導体素子の製造方法を示す断面図である。 本発明の一実施形態による半導体素子の製造方法を示す断面図である。 本発明の一実施形態による半導体素子の製造方法を示す断面図である。 本発明の一実施形態による半導体素子の製造方法を示す断面図である。
符号の説明
２０３ 半導体基板
２０５，２２０ 層間絶縁膜
２０７，２５０ 障壁金属層
２１０，２５５ｂ 金属ライン
２１２ エッチング停止膜
２１４ 第１絶縁膜
２１６ 第２絶縁膜
２４０，２４５ 障壁金属スペーサ
２５５ａ ビアプラグ

Claims (32)

  1. 半導体基板上に形成された第１金属ラインと、
    前記第１金属ライン上に形成され、少なくとも前記第１金属ラインの一部分を露出するウィンドウを含むエッチング停止膜と、
    前記エッチング停止膜上に形成され、前記第１金属ラインの一部分を露出するように前記ウィンドウと連結されたビアホールを含む層間絶縁膜と、
    前記ビアホール内の前記露出された層間絶縁膜の側壁を覆っており、前記第１金属ラインの一部分を露出し、前記ウィンドウ内の前記露出されたエッチング停止膜の少なくとも側壁の下端を露出する第１障壁金属スペーサと、
    少なくとも前記ビアホール及び前記ウィンドウを埋め込み、前記第１金属ラインの一部分と電気的に連結され、前記層間絶縁膜と接触しないビアプラグと、を備えることを特徴とする半導体素子。
  2. 前記層間絶縁膜は、下部に第１絶縁膜及び上部に第２絶縁膜を備えることを特徴とする請求項１に記載の半導体素子。
  3. 前記第１絶縁膜は、酸化膜であり、前記第２絶縁膜は、前記酸化膜より低い誘電率を有する低誘電率の絶縁膜であることを特徴とする請求項２に記載の半導体素子。
  4. 前記低誘電率膜は、ＳｉＣＯＨを含み、前記エッチング停止膜は、ＳｉＣＮを含むことを特徴とする請求項３に記載の半導体素子。
  5. 前記第１障壁金属スペーサと前記ビアプラグとの間、及び、前記ビアプラグと前記エッチング停止膜の側壁との間に介在された第２障壁金属スペーサをさらに備えることを特徴とする請求項１に記載の半導体素子。
  6. 前記第１障壁金属スペーサと前記ビアプラグとの間、前記第１金属ラインの一部分と前記ビアプラグとの間、及び、前記エッチング停止膜の側壁と前記ビアプラグとの間に介在された第３障壁金属層をさらに備えることを特徴とする請求項１に記載の半導体素子。
  7. 前記第１金属ラインの一部分のエッジは、前記第３障壁金属層と前記エッチング停止膜の側壁との間に伸張したことを特徴とする請求項６に記載の半導体素子。
  8. 前記第１障壁金属スペーサは、ＴａＮを含み、前記第３障壁金属層は、Ｔａを含むことを特徴とする請求項１に記載の半導体素子。
  9. 前記第１金属ライン及び前記ビアプラグは、銅を含むことを特徴とする請求項１に記載の半導体素子。
  10. 半導体基板上に形成された第１金属ラインと、
    前記第１金属ライン上に形成され、少なくとも前記第１金属ラインの一部分を露出するウィンドウを含むエッチング停止膜と、
    前記エッチング停止膜上に形成され、前記第１金属ラインの一部分を露出するように前記ウィンドウと連結されたビアホール、及び、前記ビアホールの上部を横切って形成され、少なくとも一部分が前記ビアホールと連結されたトレンチを含む層間絶縁膜と、
    前記ビアホール及び前記トレンチ内の前記露出された前記層間絶縁膜の側壁を覆っており、前記第１金属ラインの一部分を露出し、前記ウィンドウ内の前記露出されたエッチング停止膜の少なくとも側壁の下端を露出する第１障壁金属スペーサと、
    前記ビアホール及び前記ウィンドウを埋め込み、前記第１金属ラインの一部分と電気的に連結され、前記層間絶縁膜と接触しないビアプラグと、
    少なくとも前記トレンチを埋め込み、前記ビアプラグと電気的に連結され、前記層間絶縁膜と接触しない第２金属ラインと、を備えることを特徴とする半導体素子。
  11. 前記層間絶縁膜は、下部に第１絶縁膜及び上部に第２絶縁膜を備え、前記第１絶縁膜は、酸化膜であり、前記第２絶縁膜は、前記酸化膜より低い誘電率を有する低誘電率の絶縁膜であることを特徴とする請求項１０に記載の半導体素子。
  12. 前記第１障壁金属スペーサと前記ビアプラグとの間、前記ビアプラグと前記エッチング停止膜の側壁との間、及び、前記トレンチの底部の層間絶縁膜の部分と前記ビアプラグとの間に介在された第２障壁金属スペーサをさらに備えることを特徴とする請求項１０に記載の半導体素子。
  13. 前記第２障壁金属スペーサと前記ビアプラグとの間、及び、前記第１金属ラインの一部分と前記ビアプラグとの間に介在された第３障壁金属層をさらに備えることを特徴とする請求項１２に記載の半導体素子。
  14. 前記第１障壁金属スペーサと前記ビアプラグとの間、前記第１金属ラインの一部分と前記ビアプラグとの間、及び、前記エッチング停止膜の側壁と前記ビアプラグとの間に介在された第３障壁金属層をさらに備えることを特徴とする請求項１０に記載の半導体素子。
  15. 前記第１金属ラインの一部分のエッジは、前記第３障壁金属層と前記エッチング停止膜の側壁との間に伸張したことを特徴とする請求項１４に記載の半導体素子。
  16. 半導体基板上に第１金属ラインを形成するステップと、
    前記第１金属ライン上にエッチング停止層を形成するステップと、
    前記エッチング停止層上に電気的絶縁層を形成するステップと、
    前記電気的絶縁層上に層間絶縁層を形成するステップと、
    前記エッチング停止層の第１部分を露出する開口を形成するように、前記層間絶縁層及び前記電気的絶縁層を順次に選択的にエッチングするステップと、
    前記開口の側壁上及び前記エッチング停止層の第１部分の真上に第１障壁金属層を形成するステップと、
    前記エッチング停止層の第１部分から前記第１金属障壁層の一部分を選択的に除去するステップと、
    前記第１障壁金属層をエッチングマスクとして利用して、前記第１金属ラインの一部分の露出に十分な時間、前記エッチング停止層の第１部分を選択的にエッチングするステップと、
    前記開口内に第２金属ラインを形成するステップと、を含むことを特徴とする半導体素子の製造方法。
  17. 前記第２金属ラインを形成する前に、前記開口の側壁及び前記第１金属ラインの露出された部分上に第２障壁金属層を形成するステップを含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
  18. 前記第２障壁金属層を形成するステップ後に、前記第１金属ラインの一部分の露出に十分な時間、前記第２障壁金属層を選択的にエッチングするステップを含むことを特徴とする請求項１７に記載の半導体素子の製造方法。
  19. 前記第２障壁金属層を形成するステップ後に、前記第１金属ラインの上部の表面内にリセスを画定するように、前記第２障壁金属層及び前記第１金属ラインを順次にエッチングするステップを含むことを特徴とする請求項１７に記載の半導体素子の製造方法。
  20. 前記第２金属ラインを形成するステップ前に、前記第１金属ライン内の前記リセス上に第３障壁金属層を形成するステップを含むことを特徴とする請求項１９に記載の半導体素子の製造方法。
  21. 前記エッチング停止層を形成するステップは、約２００Åないし１，０００Åの範囲の厚さを有するＳｉＣＮ層を前記第１金属ライン上に形成するステップを含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
  22. 前記層間絶縁層を形成するステップは、約２，０００Åないし１０，０００Åの範囲の厚さを有するＳｉＣＯＨ層を前記電気的絶縁層上に形成するステップを含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
  23. 前記第１障壁金属層を形成するステップは、前記開口の側壁上及び前記エッチング停止層の第１部分の真上にＴａを含む金属層を形成するステップを含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
  24. 前記第２金属ラインを形成するステップ前に、前記第１金属ラインを希釈されたＨＦ洗浄溶液に晒すステップを含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
  25. 半導体基板上に第１金属ラインを形成するステップと、
    前記第１金属ライン上に異なる物質からなる第１及び第２電気的絶縁層を形成するステップと、
    前記第１電気的絶縁層の一部分を露出する開口を画定するように十分な時間、前記第２電気的絶縁層を選択的にエッチングするステップと、
    前記開口の側壁上及び前記第１電気的絶縁層の一部分の真上に第１障壁金属層を形成するステップと、
    前記第１電気的絶縁層の一部分から前記第１障壁金属層の一部分を選択的に除去するステップと、
    前記第１障壁金属層をエッチングマスクとして利用して、前記第１金属ラインの一部分の露出に十分な時間、前記第１電気的絶縁層の一部分を選択的にエッチングするステップと、
    前記開口内に第２金属ラインを形成するステップと、を含むことを特徴とする半導体素子の製造方法。
  26. 前記第１電気的絶縁層は、約２００Åないし１，０００Åの範囲の厚さを有するＳｉＣＮ層であることを特徴とする請求項２５に記載の半導体素子の製造方法。
  27. 前記第２電気的絶縁層は、約２，０００Åないし１０，０００Åの範囲の厚さを有するＳｉＣＯＨ層であることを特徴とする請求項２６に記載の半導体素子の製造方法。
  28. 前記第１障壁金属層は、Ｔａを含み、約３０Åないし１００Åの範囲の厚さを有することを特徴とする請求項２７に記載の半導体素子の製造方法。
  29. 前記第２金属ラインを形成するステップ前に、前記第１金属ラインの露出された一部分上にＴａを含む第２障壁金属層を形成するステップを含むことを特徴とする請求項２５に記載の半導体素子の製造方法。
  30. 半導体基板上に銅を含む第１金属ラインを形成するステップと、
    前記第１金属ライン上にＳｉＣＮを含むエッチング停止層を形成するステップと、
    前記エッチング停止層上に約１００Åないし５００Åの範囲の厚さを有するシリコン酸化膜層を形成するステップと、
    前記シリコン酸化膜層上にＳｉＣＯＨを含む層間絶縁層を形成するステップと、
    前記エッチング停止層の第１部分を露出する開口を形成するように、前記層間絶縁層及び前記シリコン酸化膜層を順次に選択的にエッチングするステップと、
    前記開口の側壁上及び前記エッチング停止層の第１部分の真上にＴａを含む第１障壁金属層を形成するステップと、
    前記エッチング停止層の第１部分から前記第１金属障壁層の一部分を選択的に除去するステップと、
    前記第１障壁金属層をエッチングマスクとして利用して、前記第１金属ラインの一部分の露出に十分な時間、前記エッチング停止層の第１部分を選択的にエッチングするステップと、
    前記第１障壁金属層、前記エッチング停止層の側壁及び前記第１金属ラインの露出された一部分上に伸張するＴａを含む第２障壁金属層を形成するステップと、
    前記第１金属ラインを露出するように前記第２障壁金属層を選択的にエッチングするステップと、
    前記第２障壁金属層上及び前記第１金属ライン上にＴａを含む第３障壁金属層を形成するステップと、
    前記開口を、銅を含む第２金属ラインで充填するステップと、を含むことを特徴とする半導体素子の製造方法。
  31. 前記層間絶縁層及びシリコン酸化膜層を順次にエッチングするステップ前に、前記層間絶縁層上にシリコン酸化膜ハードマスク層を形成するステップを含むことを特徴とする請求項３０に記載の半導体素子の製造方法。
  32. 前記エッチング停止層を形成するステップは、約１００Åないし５００Åの範囲の厚さを有するＳｉＣＮ層を前記第１金属ライン上に形成するステップを含むことを特徴とする請求項３０に記載の半導体素子の製造方法。
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