DE102006037722B4 - Verdrahtungsstruktur für einen integrierten Schaltkreis und Verfahren zur Herstellung derselben - Google Patents
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Abstract
Verfahren zur Herstellung einer Verdrahtungsstruktur eines integrierten Schaltkreises, das die folgenden Schritte umfasst: – Bilden einer ersten elektrisch leitfähigen Verdrahtungsstruktur (210) auf einem integrierten Schaltkreissubstrat (203), – Bilden einer ersten und einer zweiten elektrisch isolierenden Schicht (212, 220) unterschiedlichen Materialtyps auf der ersten elektrisch leitfähigen Verdrahtungsstruktur, wobei das Bilden der zweiten elektrisch isolierenden Schicht das Bilden einer dritten elektrisch isolierenden Schicht (214) auf der ersten elektrisch isolierenden Schicht (212) und einer intermetallischen dielektrischen Schicht (216) mit niedriger Dielektrizitätskonstante und mit gegenüber der dritten elektrisch isolierenden Schicht (214) größerer Dicke auf der dritten elektrisch isolierenden Schicht (214) beinhaltet, – selektives Ätzen der zweiten elektrisch isolierenden Schicht (220) während einer ausreichenden Zeitspanne, um eine Öffnung (230) darin zu definieren, die einen Teil der ersten elektrisch isolierenden Schicht (212) freilegt, – Bilden einer ersten Barrierenmetallschicht (240) auf einer Seitenwand der Öffnung und direkt auf dem Teil der ersten elektrisch isolierenden Schicht, – selektives Entfernen eines Teils der ersten Barrierenmetallschicht von dem Teil der ersten elektrisch isolierenden Schicht, – selektives Ätzen des Teils der ersten elektrisch isolierenden Schicht während einer ausreichenden Zeitspanne, um einen Teil der ersten elektrisch leitfähigen Verdrahtungsstruktur freizulegen, wobei die erste Barrierenmetallschicht als Ätzmaske verwendet wird, und – Bilden einer zweiten elektrisch leitfähigen Verdrahtungsstruktur (255) in der Öffnung.
Description
- Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Verdrahtungsstruktur, insbesondere einer Metallverdrahtungsstruktur unter Verwendung einer Doppeldamaszenertechnik, sowie auf eine dadurch gebildete Verdrahtungsstruktur.
- Metallverdrahtungsstrukturen, die in integrierten Schaltkreisbauelementen verwendet werden, sind häufig aus Kupfer (Cu) gebildet, da Kupfer einen relativ geringen spezifischen elektrischen Widerstand aufweist, insbesondere im Vergleich zu Metallverdrahtungsstrukturen, die aus anderen Materialien gebildet sind, wie Aluminium (Al). Diese Metallverdrahtungsstrukturen sind häufig durch intermetallische dielektrische Schichten voneinander separiert. Um die parasitäre Kapazität zwischen benachbarten Metallverdrahtungsstrukturen zu reduzieren und ihre RC-Verzögerung zu reduzieren, wurden dielektrische Schichten mit relativ niedrigen Werten der Dielektrizitätskonstante (d. h. Dielektrika mit niedrigem K) als intermetallische dielektrische Schichten verwendet.
- Damaszener-Prozesstechniken, die Dielektrika mit niedrigem K einsetzen, wurden dazu verwendet, Kupferverdrahtungsstrukturen auf integrierten Schaltkreissubstraten zu definieren. Diese Techniken beinhalten häufig die Bildung einer dielektrischen Schicht mit niedrigem K auf einer ersten Kupferverdrahtungsstruktur und anschließend die Bildung von Durchkontaktöffnungen und Gräben in der dielektrischen Schicht mit niedrigem K, die Oberseiten der ersten Kupferverdrahtungsstruktur freilegen. Diese Durchkontaktöffnungen und Gräben werden dann mit einer Kupferverdrahtungsschicht gefüllt, die unter Verwendung einer Elektroplattierungstechnik gebildet werden kann. Planarisierungstechniken, wie chemisch-mechanisches Polieren (CMP), können dann verwendet werden, um die Kupferverdrahtungsschicht zu einer Mehrzahl von zweiten Kupferverdrahtungsstrukturen zu planarisieren und dadurch einen Doppeldamaszener-Verdrahtungsherstellungsprozess zu vervollständigen.
- Ein Beispiel für eine herkömmliche Doppeldamaszenerprozesstechnik ist durch die
1A bis1D veranschaulicht. In1A wird eine erste dielektrische Schicht10 mit niedrigem K auf einem Substrat gebildet (z. B. einem Halbleitersubstrat). Diese erste dielektrische Schicht10 mit niedrigem K kann strukturiert werden, um einen Graben darin zu definieren, der nachfolgend mit einer unteren Metallleitung12 (z. B. einer Kupferleitung) gefüllt wird. Auf der ersten dielektrischen Schicht10 mit niedrigem K werden eine Ätzstoppschicht14 und eine elektrisch isolierende Schicht16 (z. B. Siliciumdioxid) gebildet, wie dargestellt. Danach wird, wie in1B dargestellt, eine zweite dielektrische Schicht17 mit niedrigem K auf der elektrisch isolierenden Schicht16 gebildet. Dann werden herkömmliche Strukturierungs- und Ätzschritte durchgeführt, um eine Durchkontaktöffnung/einen Graben18 zu definieren, der sich durch die zweite dielektrische Schicht17 mit niedrigem K, die elektrisch isolierende Schicht16 und die Ätzstoppschicht14 hindurch erstreckt und die untere Metallleitung12 freilegt. Wie dargestellt, können diese Strukturierungs- und Ätzschritte zu der Bildung einer Durchkontaktöffnung18 führen, die eine Vertiefung in der unteren Metallleitung12 definiert. Wie für einen Fachmann verständlich, kann die Bildung einer Vertiefung in der unteren Metallleitung12 und das Freiliegen dieser Vertiefung an einer sauerstoffhaltigen Umgebung in der Bildung eines Oxidrückstands (nicht gezeigt) auf der unteren Metallleitung12 resultieren. Dieser Oxidrückstand kann durch Einwirken einer nassen Reinigungslösung, die zum Beispiel verdünnte HF (DHF) enthält, auf die untere Metallleitung12 entfernt werden. Diese Einwirkung der nassen Reinigungslösung kann jedoch auch in der Bildung von Hinterschneidungsbereichen20 innerhalb der elektrisch isolierenden Schicht16 resultieren, die mit der Reinigungslösung reagieren kann. - Nunmehr bezugnehmend auf
1C wird ein Schritt durchgeführt, um eine erste Barrierenmetallschicht in der Durchkontaktöffnung18 zum Beispiel unter Verwendung einer physikalischen Gasphasenabscheidungs(PVD)-Technik aufzubringen. Diese erste Barrierenmetallschicht kann eine Tantalnitridschicht mit einer Dicke in einem Bereich von etwa 5 nm bis etwa 10 nm sein. Diese erste Barrierenschicht wirkt als eine Kupferdiffusionsbarriere während nachfolgender Prozessschritte. Ungünstigerweise kann das Vorhandensein der Hinterschneidungsbereiche20 die Bildung einer gleichmäßigen ersten Barrierenmetallschicht an der Seitenwand der Durchkontaktöffnung19 ausschließen. Dann kann ein gerichteter Ätzschritt durchgeführt werden, um einen Teil der ersten Barrierenmetallschicht von einer Oberseite der unteren Metallleitung12 zu entfernen und dadurch die erste Barrierenmetallschicht in Seitenwandbarrierensegmente22 zu strukturieren. Diese Entfernung der ersten Barrierenmetallschicht von der unteren Metallleitung12 kann dahingehend wirken, den Kontaktwiderstand zwischen der unteren Metallleitung12 und einem nachfolgend gebildeten Kupferstift zu verringern. - Wie für einen Fachmann verständlich, kann das gerichtete Ätzen der ersten Barrierenmetallschicht zur Erzielung einer Freilegung der Oberseite der unteren Metallleitung
12 in der Bildung von rückgesputterten Kupferabstandshaltern24 auf unteren Seitenwänden der Durchkontaktöffnung18 resultieren. Aufgrund des Vorhandenseins der Hinterschneidungsbereiche20 , die eventuell durch die Seitenwandbarrierensegmente22 nicht ausreichend geschützt sind, werden möglicherweise Kupferatome von den Kupferabstandshaltern24 in die zweite dielektrische Schicht17 mit niedrigem K eingebaut. Ein derartiges Eindringen von Kupfer in die zweite dielektrische Schicht17 mit niedrigem K kann Leckströme zwischen benachbarten Metallleitungen erhöhen, die in der zweiten dielektrischen Schicht17 mit niedrigem K ausgebildet sind. Diese Erhöhung des Leckstroms kann die Bauelementzuverlässigkeit durch Erhöhen eines zeitabhängigen dielektrischen Durchbruchs (TDDB) innerhalb der zweiten dielektrischen Schicht17 mit niedrigem K degradieren. - Nunmehr bezugnehmend auf
1D wird dann eine zweite Barrierenmetallschicht26 konform in der Durchkontaktöffnung18 zum Beispiel unter Verwendung von physikalischer Gasphasenabscheidung (PVD) aufgebracht. Diese zweite Barrierenmetallschicht26 kann eine haftsteigernde Tantalschicht (Ta) mit einer Dicke in einem Bereich von etwa 4 nm bis etwa 20 nm sein. Dann kann eine deckende Kupferkristallkeimschicht (nicht gezeigt) auf der zweiten Barrierenmetallschicht26 aufgebracht und von einer Kupfer-Elektroplattierung gefolgt werden, um die Durchkontaktöffnung18 zu füllen. Dann können Planarisierungstechniken durchgeführt werden, um eine obere Metallleitung28 innerhalb der Durchkontaktöffnung18 zu definieren. - Die Offenlegungsschrift
US 2003/0077897 A1 - Die Offenlegungsschrift
EP 1 263 035 A1 offenbart ein Verfahren zur Herstellung von Zwischenverbindungsstrukturen aus Kupfer mittels Damaszenertechnik, wobei auf eine untere Metallleitung eine Barrierenschicht z. B. aus SiCN in einer Dicke von 50 nm bis 80 nm und dann nacheinander eine dielektrische Schicht mit niedriger Dielektrizitätskonstante in einer Dicke von z. B. 300 nm bis 500 nm, eine Ätzstoppschicht z. B. aus SiC in einer Dicke zwischen 30 nm und 80 nm, eine zweite dielektrische Schicht mit niedriger Dielektrizitätskonstante in einer Dicke von z. B. 300 nm und 500 nm und eine isolierende Deckschicht z. B. aus SiC in einer Dicke zwischen 50 nm und 100 nm aufgebracht werden. In diese Schichtfolge wird die übliche Graben-/Öffnungsstruktur der Damaszenertechnik eingebracht, um mit dem Graben die Ätzstoppschicht und mit der Öffnung die Barrierenschicht freizulegen. Die Graben-/Öffnungsstruktur wird mit einer Barrierenschicht aus einem dielektrischen Material oder einem hochschmelzenden Metallmaterial ausgekleidet. Anschließend werden die horizontalen Teile dieser Auskleidungsschicht durch einen anisotropen Plasmaätzprozess auf der Ätzstoppschicht und der unteren Barrierenschicht entfernt, wobei zusätzlich die untere Barrierenschicht in der Öffnung entfernt wird, um die untere Metallleitung freizulegen. Anschließend wird die Graben-/Öffnungsstruktur mit Kupfer gefüllt. - Die Offenlegungsschrift
US 2002/0060363 A1 - Die Patentschrift
US 6 753 260 B1 offenbart ein Herstellungsverfahren, bei dem auf eine untere, an der Oberseite eines Halbleitersubstrats gebildete Metallleitung nacheinander eine zweilagige Ätzstoppschicht aus einer ersten Schichtlage und einer darüberliegenden TEOS(Tetraethoxysilan)-Oxidschicht, eine dielektrische Schicht aus SiO2 oder einem Material mit niedriger Dielektrizitätskonstante und eine Antireflex- bzw. Hartmaskenschicht aufgebracht werden. In der Hartmaskenschicht und der dielektrischen Schicht wird in Damaszenertechnik eine Graben-/Öffnungsstruktur erzeugt, und in der Öffnung wird dann die zweilagige Ätzstoppschicht entfernt, um die untere Metallleitung freizulegen. Dann wird die Graben-/Öffnungsstruktur mit Metallmaterial gefüllt. - Der Erfindung liegt als technisches Problem die Bereitstellung einer Verdrahtungsstruktur sowie eines Verfahrens zur Herstellung derselben zugrunde, die in der Lage sind, die vorstehend erwähnten Schwierigkeiten des Standes der Technik zu reduzieren oder zu vermeiden, wie die Bildung von Oxidrückständen oder Hinterschneidungsbereichen oder das unerwünschte Eindringen von Kupfer in eine dielektrische Schicht mit niedrigem K.
- Die Erfindung löst dieses Problem durch die Bereitstellung eines Verfahrens zur Herstellung einer Verdrahtungsstruktur eines integrierten Schaltkreises mit den Merkmalen des Anspruchs 1 oder 6 sowie einer Verdrahtungsstruktur mit den Merkmalen des Anspruchs 16 oder 20. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
- Vorteilhafte Ausführungsformen der Erfindung werden im Folgenden beschrieben und sind in den Zeichnungen gezeigt, die außerdem die vorstehend erläuterten herkömmlichen Ausführungsformen zeigen, um das Verständnis der Erfindung zu erleichtern. In den Zeichnungen sind:
-
1A bis1D Querschnittansichten von Zwischenstrukturen, die ein herkömmliches Verfahren zur Herstellung einer Doppeldamaszener-Kupferzwischenverbindungsstruktur für einen integrierten Schaltkreis veranschaulichen, -
2A bis2H Querschnittansichten von Zwischenstrukturen, die ein Verfahren zur Bildung einer Doppeldamaszener-Kupferzwischenverbindungsstruktur für einen integrierten Schaltkreis gemäß der Erfindung veranschaulichen, und -
3 eine Querschnittansicht einer Struktur, die ein weiteres Verfahren zur Herstellung einer Doppeldamaszener-Kupferzwischenverbindungsstruktur für einen integrierten Schaltkreis gemäß der Erfindung veranschaulicht. - Nunmehr werden vorteilhafte Ausführungsformen der Erfindung detailliert unter Bezugnahme auf die begleitenden
2A bis3 beschrieben. Gleiche Bezugszeichen beziehen sich überall auf gleiche Elemente. - Verfahren zur Herstellung von Doppeldamaszener-Kupferzwischenverbindungsstrukturen gemäß Ausführungsformen der Erfindung beinhalten die Bildung einer ersten dielektrischen Schicht
205 auf einer Hauptoberfläche eines Halbleitersubstrats203 mit einer Mehrzahl von aktiven Halbleiterbauelementen (nicht gezeigt) darin. Diese erste dielektrische Schicht205 kann eine dielektrische Schicht mit niedrigem K sein, wie SiCOH, die eine Dicke in einem Bereich von etwa 200 nm bis etwa 2.000 nm aufweist. Danach wird die erste dielektrische Schicht205 strukturiert, um eine Vertiefung/einen Graben darin zu definieren. Diese Vertiefung/dieser Graben wird mit einer unteren Barrierenmetallschicht207 (z. B. Tantal (Ta)) ausgekleidet und mit einer unteren Metallleitung210 (z. B. Kupfer (Cu)) unter Verwendung herkömmlicher Techniken gefüllt. Ein chemisch-mechanischer Polier(CMP)-Schritt kann durchgeführt werden, um die untere Metallleitung210 mit einer Oberseite der ersten dielektrischen Schicht205 plan zu machen. Dann wird eine erste elektrisch isolierende Schicht in Form einer Ätzstoppschicht212 auf der ersten dielektrischen Schicht205 aufgebracht. Diese Ätzstoppschicht212 kann eine Dicke in einem Bereich von etwa 20 nm bis etwa 100 nm aufweisen und kann aus einem Material wie SiCN gebildet sein. Die Ätzstoppschicht212 kann zum Beispiel unter Verwendung einer chemischen Gasphasenabscheidungs(CVD)-Technik aufgebracht werden. - Weiterhin bezugnehmend auf
2A wird eine zweite elektrisch isolierende Schicht in Form einer dielektrischen Zwischenschicht220 auf der Ätzstoppschicht212 gebildet. Diese zweite dielektrische Zwischenschicht220 beinhaltet eine dritte elektrisch isolierende Schicht214 , die aus Siliciumdioxid gebildet sein kann, und eine intermetallische dielektrische Schicht216 , die eine dielektrische Schicht mit niedrigem K sein kann (z. B. eine SiCOH-Schicht). Die dritte elektrisch isolierende Schicht214 kann eine Dicke in einem Bereich von etwa 10 nm bis etwa 50 nm aufweisen, und die zweite isolierende Schicht216 kann eine Dicke in einem Bereich von etwa 200 nm bis etwa 1.000 nm aufweisen. Auf der zweiten dielektrischen Zwischenschicht220 wird eine Hartmaskenschicht225 aufgebracht. Diese Hartmaskenschicht225 kann eine Siliciumdioxidschicht mit einer Dicke in einem Bereich von etwa 20 nm bis etwa 150 nm sein. - Nunmehr bezugnehmend auf
2B wird dann eine Mehrzahl von selektiven Ätz- und Strukturierungsschritten (z. B. photolithographisch definierte Ätzschritte) auf der durch2A veranschaulichten Struktur durchgeführt. Insbesondere werden die Hartmaskenschicht225 und die zweite dielektrische Zwischenschicht220 selektiv geätzt, um eine Durchkontaktöffnung230 und einen Graben235 darin zu definieren, wie dargestellt. Die Durchkontaktöffnung230 kann eine allgemein zylindrische Durchkontaktöffnung230 von begrenzter lateraler Abmessung sein, der Graben kann jedoch wesentlich größer sein und sich lateral als Grabenstruktur in eine dritte Dimension (nicht gezeigt) erstrecken. Die Ätzstoppschicht212 ist so konfiguriert, dass sie eine Freilegung der unteren Metallleitung210 während der selektiven Ätzschritte zum Definieren der Durchkontaktöffnung230 blockiert. - Nunmehr bezugnehmend auf
2C wird dann eine erste Barrierenmetallschicht240 konform auf der durch2B veranschaulichten Struktur aufgebracht. Diese erste Barrierenmetallschicht240 , welche Seitenwände des Grabens235 und der Durchkontaktöffnung230 auskleidet, kann eine Tantalschicht, eine Tantalnitridschicht oder eine Kompositschicht sein, die Tantal und Tantalnitrid enthält. Die erste Barrierenmetallschicht240 kann eine Dicke in einem Bereich von etwa 3 nm bis etwa 10 nm aufweisen. Danach wird, wie durch2D veranschaulicht, ein anisotroper Ätzschritt durchgeführt, um horizontale Bereiche der ersten Barrierenmetallschicht240 selektiv zu ätzen und erste Barrierenmetallschichtabstandshalter240a auf Seitenwänden der Durchkontaktöffnung230 und des Grabens235 zu definieren. Diese ersten Barrierenmetallschichtabstandshalter240a können dann während eines Ätzschritts, der einen freigelegten Teil der Ätzstoppschicht212 selektiv entfernt, als Ätzmaske verwendet werden. Diese Entfernung eines freigelegten Teils der Ätzstoppschicht212 resultiert in einer Freilegung eines Teils einer Oberseite218 der unteren Metallleitung210 . - Jegliche Bildung eines nativen Oxides auf dem freigelegten Teil der Oberseite
218 der unteren Metallleitung210 kann unter Verwendung eines Nassreinigungsprozesses entfernt werden. Dieser Reinigungsprozess kann eine Einwirkung einer Reinigungslösung, die verdünnte HF (DHF) enthält, auf die Oberfläche218 beinhalten. Während dieses Reinigungsprozesses wirken die ersten Barrierenmetallschichtabstandshalter240a dahingehend, ein laterales chemisches Ätzen der dritten elektrisch isolierenden Schicht214 durch DHF zu verhindern. Alternativ kann eine Sputterätztechnik zur Entfernung jeglichen nativen Oxides von der Oberseite218 verwendet werden. - Nunmehr bezugnehmend auf
2E wird dann eine zweite Barrierenmetallschicht245 konform in der Durchkontaktöffnung230 und dem Graben235 aufgebracht, um freigelegte Teile der intermetallischen dielektrischen Schicht216 zu bedecken und zu schützen und freigelegte Seitenwände der Ätzstoppschicht212 zu bedecken und zu schützen. Diese zweite Barrierenmetallschicht245 kann eine Tantalschicht, eine Tantalnitridschicht oder eine Kompositschicht sein, die Tantal und Tantalnitrid enthält. Diese zweite Barrierenmetallschicht245 kann eine Dicke in einem Bereich von etwa 3 nm bis etwa 10 nm aufweisen. Dann wird ein Schritt durchgeführt, bei dem ein Teil der zweiten Barrierenmetallschicht245 entfernt wird, der sich auf der Oberseite der unteren Metallleitung210 erstreckt. Dieser Entfernungsschritt, der als ein Sputterätzschritt durchgeführt werden kann, kann in einem teilweisen Entfernen und Rücksputtern der unteren Metallleitung210 auf Seitenwände der zweiten Barrierenmetallschicht245 resultieren und dadurch eine vertiefte Oberfläche218a der unteren Metallleitung210 definieren. Diese rückgesputterten Teile der unteren Metallleitung210 , die eine Dicke in einem Bereich von etwa 1 nm bis etwa 30 nm aufweisen können, sind durch das Bezugszeichen210a identifiziert. - Nunmehr bezugnehmend auf
2F wird dann eine dritte Barrierenmetallschicht250 konform in der Durchkontaktöffnung230 und dem Graben235 aufgebracht, um dadurch die zweite Barrierenmetallschicht245 zu bedecken. Diese dritte Barrierenmetallschicht250 kann eine Dicke in einem Bereich von etwa 10 nm bis etwa 50 nm aufweisen. Die dritte Barrierenmetallschicht250 kann als Tantal- oder Tantalnitridschicht gebildet werden, Tantal ist jedoch typischerweise bevorzugt, da es im Vergleich zu Tantalnitrid einen niedrigeren spezifischen elektrischen Widerstand aufweist. - Schließlich wird dann, wie durch die
2G bis2H veranschaulicht, eine Metallisierungsschicht255 auf der Struktur von2F aufgebracht, um dadurch die Durchkontaktöffnung230 und den Graben235 vollständig zu füllen. Diese Metallisierungsschicht255 kann durch Elektroplattieren von Kupfer von einer innerhalb der Durchkontaktöffnung230 ausgebildeten Kupferkristallkeimschicht (nicht gezeigt) aufgebracht werden. In alternativen Ausführungsformen kann die Metallisierungsschicht255 unter Verwendung von chemischen Gasphasenabscheidungs(CVD)- und/oder physikalischen Gasphasenabscheidungs(PVD)-Techniken gebildet werden. Die Metallisierungsschicht255 wird dann planarisiert, um eine obere Metallleitung255b in dem Graben235 zu definieren, der sich in eine dritte Dimension (nicht gezeigt) erstreckt, und einen Metallstift255a innerhalb der Durchkontaktöffnung230 zu definieren. Dieser Planarisierungsschritt kann durch chemisch-mechanisches Polieren der Metallisierungsschicht255 während einer ausreichenden Zeitspanne durchgeführt werden, um die intermetallische dielektrische Schicht216 freizulegen. - Noch eine weitere Ausführungsform der Erfindung ist durch die
2A bis2E und3 veranschaulicht. Insbesondere veranschaulicht3 den Schritt des Aufbringens einer Metallisierungsschicht255 auf der Struktur von2E , um dadurch die Durchkontaktöffnung230 und den Graben235 vollständig zu füllen. Diese Metallisierungsschicht255 kann durch Elektroplattieren von Kupfer von einer innerhalb der Durchkontaktöffnung230 ausgebildeten Kupferkristallkeimschicht (nicht gezeigt) aufgebracht werden. In alternativen Ausführungsformen kann die Metallisierungsschicht255 unter Verwendung von chemischen Gasphasenabscheidungs(CVD)- und/oder physikalischen Gasphasenabscheidungs(PVD)-Techniken gebildet werden. Die Metallisierungsschicht255 wird dann planarisiert, um eine obere Metallleitung255b in dem Graben235 zu definieren, der sich in eine dritte Dimension (nicht gezeigt) erstreckt, und einen Metallstift255a innerhalb der Durchkontaktöffnung230 zu definieren. Dieser Planarisierungsschritt kann durch chemisch-mechanisches Polieren der Metallisierungsschicht255 während einer ausreichenden Zeitspanne durchgeführt werden, um die zweite isolierende Schicht216 freizulegen.
Claims (25)
- Verfahren zur Herstellung einer Verdrahtungsstruktur eines integrierten Schaltkreises, das die folgenden Schritte umfasst: – Bilden einer ersten elektrisch leitfähigen Verdrahtungsstruktur (
210 ) auf einem integrierten Schaltkreissubstrat (203 ), – Bilden einer ersten und einer zweiten elektrisch isolierenden Schicht (212 ,220 ) unterschiedlichen Materialtyps auf der ersten elektrisch leitfähigen Verdrahtungsstruktur, wobei das Bilden der zweiten elektrisch isolierenden Schicht das Bilden einer dritten elektrisch isolierenden Schicht (214 ) auf der ersten elektrisch isolierenden Schicht (212 ) und einer intermetallischen dielektrischen Schicht (216 ) mit niedriger Dielektrizitätskonstante und mit gegenüber der dritten elektrisch isolierenden Schicht (214 ) größerer Dicke auf der dritten elektrisch isolierenden Schicht (214 ) beinhaltet, – selektives Ätzen der zweiten elektrisch isolierenden Schicht (220 ) während einer ausreichenden Zeitspanne, um eine Öffnung (230 ) darin zu definieren, die einen Teil der ersten elektrisch isolierenden Schicht (212 ) freilegt, – Bilden einer ersten Barrierenmetallschicht (240 ) auf einer Seitenwand der Öffnung und direkt auf dem Teil der ersten elektrisch isolierenden Schicht, – selektives Entfernen eines Teils der ersten Barrierenmetallschicht von dem Teil der ersten elektrisch isolierenden Schicht, – selektives Ätzen des Teils der ersten elektrisch isolierenden Schicht während einer ausreichenden Zeitspanne, um einen Teil der ersten elektrisch leitfähigen Verdrahtungsstruktur freizulegen, wobei die erste Barrierenmetallschicht als Ätzmaske verwendet wird, und – Bilden einer zweiten elektrisch leitfähigen Verdrahtungsstruktur (255 ) in der Öffnung. - Verfahren nach Anspruch 1, wobei dem Schritt des Bildens einer zweiten elektrisch leitfähigen Verdrahtungsstruktur ein Schritt des Bildens einer zweiten Barrierenmetallschicht (
245 ) auf dem freigelegten Teil der ersten elektrisch leitfähigen Verdrahtungsstruktur vorausgeht. - Verfahren nach Anspruch 2, wobei dem Schritt des Bildens einer zweiten Barrierenmetallschicht ein Schritt des selektiven Ätzens eines Teils der zweiten Barrierenmetallschicht während einer ausreichenden Zeitspanne folgt, um den Teil der ersten elektrisch leitfähigen Verdrahtungsstruktur freizulegen.
- Verfahren nach Anspruch 2, wobei dem Schritt des Bildens einer zweiten Barrierenmetallschicht ein Schritt des selektiven sequentiellen Ätzens eines Teils der zweiten Barrierenmetallschicht und der ersten elektrisch leitfähigen Verdrahtungsstruktur folgt, um die erste elektrisch leitfähige Verdrahtungsstruktur freizulegen und/oder eine Vertiefung innerhalb einer Oberseite der ersten Verdrahtungsstruktur zu definieren.
- Verfahren nach Anspruch 4, wobei dem Schritt des Bildens einer zweiten elektrisch leitfähigen Verdrahtungsstruktur ein Schritt des Bildens einer dritten Barrierenmetallschicht (
250 ) auf der Vertiefung innerhalb der ersten elektrisch leitfähigen Verdrahtungsstruktur vorausgeht. - Verfahren zur Herstellung einer Verdrahtungsstruktur eines integrierten Schaltkreises, das die folgenden Schritte umfasst: – Bilden einer ersten elektrisch leitfähigen Verdrahtungsstruktur (
210 ) auf einem integrierten Schaltkreissubstrat (203 ), – Bilden einer ersten und einer zweiten elektrisch isolierenden Schicht (212 ,220 ) unterschiedlichen Materialtyps auf der ersten elektrisch leitfähigen Verdrahtungsstruktur, – selektives Ätzen der zweiten elektrisch isolierenden Schicht (220 ) während einer ausreichenden Zeitspanne, um eine Öffnung (230 ) darin zu definieren, die einen Teil der ersten elektrisch isolierenden Schicht (212 ) freilegt, – Bilden einer ersten Barrierenmetallschicht (240 ) auf einer Seitenwand der Öffnung und direkt auf dem Teil der ersten elektrisch isolierenden Schicht, – selektives Entfernen eines Teils der ersten Barrierenmetallschicht von dem Teil der ersten elektrisch isolierenden Schicht, – selektives Ätzen des Teils der ersten elektrisch isolierenden Schicht während einer ausreichenden Zeitspanne, um einen Teil der ersten elektrisch leitfähigen Verdrahtungsstruktur freizulegen, wobei die erste Barrierenmetallschicht als Ätzmaske verwendet wird, – Bilden einer zweiten Barrierenmetallschicht (245 ) auf dem freigelegten Teil der ersten elektrisch leitfähigen Verdrahtungsstruktur, – selektives sequentielles Ätzen eines Teils der zweiten Barrierenmetallschicht (245 ) und der ersten elektrisch leitfähigen Verdrahtungsstruktur (210 ), um die erste elektrisch leitfähige Verdrahtungsstruktur freizulegen und/oder eine Vertiefung innerhalb einer Oberseite der ersten Verdrahtungsstruktur zu definieren, – Bilden einer dritten Barrierenmetallschicht (250 ) auf der freigelegten und/oder vertieften ersten elektrisch leitfähigen Verdrahtungsstruktur und – Bilden einer zweiten elektrisch leitfähigen Verdrahtungsstruktur (255 ) in der Öffnung (230 ). - Verfahren nach Anspruch 6, wobei das Bilden der zweiten elektrisch isolierenden Schicht das Bilden einer dritten elektrisch isolierenden Schicht (
214 ) auf der ersten elektrisch isolierenden Schicht (212 ) und einer intermetallischen dielektrischen Schicht (216 ) mit niedriger Dielektrizitätskonstante und mit gegenüber der dritten elektrisch isolierenden Schicht (214 ) größerer Dicke auf der dritten elektrisch isolierenden Schicht (214 ) beinhaltet. - Verfahren nach einem der Ansprüche 2 bis 7, wobei die zweite Barrierenmetallschicht so gebildet wird, dass sie Tantal beinhaltet, und/oder außerdem auf der Seitenwand der Öffnung gebildet wird.
- Verfahren nach einem der Ansprüche 1 bis 8, wobei der Schritt des Bildens der ersten elektrisch isolierenden Schicht (
212 ) das Bilden einer SiCN-Schicht mit einer Dicke in einem Bereich von etwa 10 nm bis etwa 50 nm oder von 20 nm bis etwa 100 nm auf der ersten elektrisch leitfähigen Verdrahtungsstruktur beinhaltet. - Verfahren nach einem der Ansprüche 1 bis 9, wobei der Schritt des Bildens der zweiten elektrisch isolierenden Schicht das Bilden einer SiCOH-Schicht mit einer Dicke in einem Bereich von etwa 200 nm bis etwa 1.000 nm auf der ersten elektrisch isolierenden Schicht beinhaltet.
- Verfahren nach einem der Ansprüche 1 bis 10, wobei der Schritt des Bildens der ersten Barrierenmetallschicht das Bilden einer Metallschicht beinhaltet, die Tantal beinhaltet und eine Dicke in einem Bereich von etwa 3 nm bis etwa 10 nm aufweist.
- Verfahren nach einem der Ansprüche 1 bis 11, wobei dem Schritt des Bildens der zweiten elektrisch leitfähigen Verdrahtungsstruktur ein Schritt des Einwirkens einer verdünnten HF-Reinigungslösung auf die erste elektrisch leitfähige Verdrahtungsstruktur vorausgeht.
- Verfahren nach einem der Ansprüche 1 bis 5 und 7, wobei – die erste elektrisch leitfähige Verdrahtungsstruktur als eine erste Metallverdrahtungsstruktur gebildet wird und – das Bilden der ersten elektrisch isolierenden Schicht das Bilden einer Ätzstoppschicht (
212 ) auf der ersten Metallverdrahtungsstruktur beinhaltet. - Verfahren nach Anspruch 13, wobei – die erste Metallverdrahtungsstruktur mit Kupfer gebildet wird, – die dritte elektrisch isolierende Schicht (
214 ) als eine Siliciumdioxidschicht mit einer Dicke in einem Bereich von etwa 10 nm bis etwa 50 nm auf der Ätzstoppschicht gebildet wird, – die zweite Barrierenmetallschicht so gebildet wird, dass sie sich auch auf der ersten Barrierenmetallschicht erstreckt, und – die zweite Metallverdrahtungsstruktur mit Kupfer gebildet wird. - Verfahren nach Anspruch 14, wobei dem Schritt des selektiven sequentiellen Ätzens der intermetallischen dielektrischen Schicht und der Siliciumdioxidschicht ein Schritt der Bildung einer Hartmaskenschicht (
225 ) aus Siliciumdioxid auf der intermetallischen dielektrischen Schicht vorausgeht. - Verdrahtungsstruktur eines integrierten Schaltkreises, mit – einer ersten elektrisch leitfähigen Struktur (
210 ) auf einem integrierten Schaltkreissubstrat (203 ), – einer zweiten elektrisch isolierenden Schicht (220 ) auf dem integrierten Schaltkreissubstrat, wobei die zweite elektrisch isolierende Schicht (220 ) eine dritte elektrisch isolierende Schicht (214 ) und auf dieser eine intermetallische dielektrische Schicht (216 ) mit größerer Dicke als die dritte elektrisch isolierende Schicht und mit niedriger Dielektrizitätskonstante beinhaltet und eine Durchkontaktöffnung darin aufweist, die sich entgegengesetzt zu einer Oberseite der ersten elektrisch leitfähigen Struktur erstreckt, – einer ersten Barrierenmetallschicht (240a ), die eine Seitenwand der Durchkontaktöffnung auskleidet, – einer ersten elektrisch isolierenden Schicht (212 ), die sich zwischen der Oberseite der ersten elektrisch leitfähigen Struktur und der dritten elektrisch isolierenden Schicht (214 ) erstreckt, wobei die erste elektrisch isolierende Schicht (212 ) eine Öffnung darin aufweist, die zu der ersten Barrierenmetallschicht selbstjustiert ist, und – einer zweiten elektrisch leitfähigen Struktur (255b ), die sich in die Durchkontaktöffnung und die Öffnung erstreckt und mit der ersten elektrisch leitfähigen Struktur elektrisch verbunden ist. - Verdrahtungsstruktur nach Anspruch 16, wobei – die erste elektrisch leitfähige Struktur (
210 ) eine Metallverdrahtungsstruktur ist, – die erste elektrisch isolierende Schicht (212 ) eine Ätzstoppschicht ist und – die zweite elektrisch leitfähige Struktur (255b ) eine Metallverdrahtungsstruktur ist. - Verdrahtungsstruktur nach Anspruch 17, die des Weiteren eine zweite Barrierenmetallschicht (
245 ) beinhaltet, die eine Seitenwand der Öffnung in der Ätzstoppschicht auskleidet. - Verdrahtungsstruktur nach Anspruch 18, die des Weiteren eine dritte Barrierenmetallschicht (
250 ) beinhaltet, die sich zwischen einer Seitenwand der Ätzstoppschicht und der zweiten Metallverdrahtungsstruktur erstreckt. - Verdrahtungsstruktur eines integrierten Schaltkreises, mit – einer ersten Metallverdrahtungsstruktur (
210 ) auf einem integrierten Schaltkreissubstrat (203 ), – einer zweiten elektrisch isolierenden Schicht (220 ) auf dem integrierten Schaltkreissubstrat, wobei die zweite elektrisch isolierende Schicht (220 ) eine Durchkontaktöffnung darin aufweist, die sich entgegengesetzt zu einer Oberseite der ersten elektrisch leitfähigen Struktur erstreckt, – einer ersten Barrierenmetallschicht (240a ), die eine Seitenwand der Durchkontaktöffnung auskleidet, – einer Ätzstoppschicht (212 ), die sich zwischen der Oberseite der ersten elektrisch leitfähigen Struktur und der zweiten elektrisch isolierenden Schicht (220 ) erstreckt, wobei sie eine Öffnung darin aufweist, die zu der ersten Barrierenmetallschicht selbstjustiert und nicht von dieser bedeckt ist, – einer zweiten Barrierenmetallschicht (245 ), die eine Seitenwand der Öffnung in der Ätzstoppschicht (212 ) auskleidet, – einer zweiten Metallverdrahtungsstruktur (255b ), die sich in die Durchkontaktöffnung und die Öffnung erstreckt und mit der ersten Metallverdrahtungsstruktur elektrisch verbunden ist, wobei sich die erste und die zweite Barrierenmetallschicht (240a ,245 ) nicht zwischen der ersten und der zweiten Metallverdrahtungsstruktur (210 ,255b ) befinden, und – einer dritten Barrierenmetallschicht (250 ), die sich zwischen einer Seitenwand der Ätzstoppschicht (212 ) und der zweiten Metallverdrahtungsstruktur (255b ) erstreckt. - Verdrahtungsstruktur nach Anspruch 20, wobei die zweite elektrisch isolierende Schicht eine dritte elektrisch isolierende Schicht (
214 ) und eine intermetallische dielektrische Schicht (216 ) beinhaltet, die auf der ersten isolierenden Schicht ausgebildet ist. - Verdrahtungsstruktur nach einem der Ansprüche 16 bis 19 und 21, wobei die erste isolierende Schicht eine Oxidschicht ist und die intermetallische dielektrische Schicht eine Dielektrizitätskonstante aufweist, die kleiner als eine Dielektrizitätskonstante der Oxidschicht ist.
- Verdrahtungsstruktur nach Anspruch 21 oder 22, wobei die intermetallische dielektrische Schicht (
216 ) eine SiCOH-Schicht ist und die erste elektrisch isolierende Schicht (212 ) eine SiCN-Schicht ist. - Verdrahtungsstruktur nach einem der Ansprüche 17 bis 23, wobei die erste Metallverdrahtungsstruktur eine Kupfermetallverdrahtungsstruktur ist.
- Verdrahtungsstruktur nach einem der Ansprüche 19 bis 24, wobei die erste Barrierenmetallschicht Tantalnitrid beinhaltet und die dritte Barrierenmetallschicht Tantal beinhaltet.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050072006A KR100640662B1 (ko) | 2005-08-06 | 2005-08-06 | 장벽금속 스페이서를 구비하는 반도체 소자 및 그 제조방법 |
KR10-2005-0072006 | 2005-08-06 | ||
US11/421,202 US7550822B2 (en) | 2005-08-06 | 2006-05-31 | Dual-damascene metal wiring patterns for integrated circuit devices |
US11/421,202 | 2006-05-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102006037722A1 DE102006037722A1 (de) | 2007-03-29 |
DE102006037722B4 true DE102006037722B4 (de) | 2016-02-25 |
Family
ID=37832773
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102006037722.2A Active DE102006037722B4 (de) | 2005-08-06 | 2006-08-03 | Verdrahtungsstruktur für einen integrierten Schaltkreis und Verfahren zur Herstellung derselben |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP5213316B2 (de) |
DE (1) | DE102006037722B4 (de) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090200668A1 (en) * | 2008-02-07 | 2009-08-13 | International Business Machines Corporation | Interconnect structure with high leakage resistance |
FR2969375A1 (fr) | 2010-12-17 | 2012-06-22 | St Microelectronics Crolles 2 | Structure d'interconnexion pour circuit intégré |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2006
- 2006-08-03 DE DE102006037722.2A patent/DE102006037722B4/de active Active
- 2006-08-07 JP JP2006214517A patent/JP5213316B2/ja active Active
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Publication number | Publication date |
---|---|
JP2007049148A (ja) | 2007-02-22 |
JP5213316B2 (ja) | 2013-06-19 |
DE102006037722A1 (de) | 2007-03-29 |
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