CN1783476A - 集成电路的内连线结构 - Google Patents

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Abstract

本发明涉及一种集成电路的内连线结构，包括：在一半导体基板上方形成第一导线，然后在此第一导线上方形成一导电覆盖层以改善元件的可靠度。之后，在此导电覆盖层上方形成一蚀刻停止层，并在此蚀刻停止层上方形成一金属层间介电层。接着，在上述蚀刻停止层、金属层间介电层、以及导电覆盖层内形成一介层窗开口与一沟渠。然后，在此第一导线内形成一凹部。此凹部可以在蚀刻上述介电层时，借由过度蚀刻的方式而形成；此凹部也可以利用另外的方法而形成，例如进行氩离子溅射蚀刻。之后，将此沟渠、开口以及凹部填满而形成第二导线。本发明降低了因第二导线透过导电覆盖层与第一导线耦接而发生的高接触电阻及RC延迟的问题。

Description

集成电路的内连线结构
技术领域
本发明是有关于一种集成电路的金属化制程，且特别有关于一种镶嵌制程。
背景技术
传统的集成电路包含多个被内配线间距分隔的金属线路的图案、以及多个内连线。上述内连线例如是汇流线、位元线、字符线、或逻辑内连线。通常，垂直配置的金属化层的金属图案彼此之间借着介层窗而相互导通。形成于类沟渠的开口内的金属线通常在平行于半导体基板的方向上延伸。根据现有技术，此类的半导体元件可能包含八层或八层以上的金属化层，以满足元件的几何形状与微小化的要求。
通常形成金属线路或插塞的方法即是利用大家所熟知的镶嵌法。一般而言，此方法包括：首先，在介电层内形成一个开口，其中上述介电层将垂直配置的金属化层分开，且上述开口通常是利用传统的微影蚀刻技术形成。接着，在上述开口内填满铜或铜合金，以形成一个介层窗。然后，上述介电层表面的多余的金属材料则利用化学机械研磨法加以移除。
铜因为具有较铝低的电阻率，而且铜具有较铝高的扩散活化能，所以铜的可靠度较好，因此铜已经取代了铝。然而，当半导体元件的几何形状持续缩小以及电流密度增加的情况下，铜仍然会遭遇电子迁移效应与应力迁移效应等影响元件可靠度的问题。
图1是绘示根据镶嵌制程的不具有导电覆盖层(cap layer)的内连线结构1的剖面图。形成于一半导体基板6内的金属线2与上方的金属线4通常由铜或铜合金形成，且金属线2与4借由介层窗10而相互导通。金属层间介电层8分隔金属线2与4所在的两导电层。蚀刻停止层5是形成于金属线2上。扩散阻障层12与14用于阻止铜扩散进入周围的材料。上述内连线结构1遭遇电子迁移效应与应力迁移效应等影响元件可靠度的问题。因为金属线2与蚀刻停止层5直接接触，而金属线2与蚀刻停止层5之间特性上的差异引起更严重的电子迁移效应与应力迁移效应的问题，因此元件可靠度降低。
图2是绘示根据现有技术的具有导电覆盖层16形成于金属线2上的内连线结构15的剖面图。此导电覆盖层16通常使用较不易引起电子迁移效应的材料。此导电覆盖层16借由移除金属线2与蚀刻停止层5之间的接口，而增进内连线结构15的可靠度。因此，金属线2的表面发生电子迁移效应的机会便将低许多。由于电子迁移效应降低的关系，所以在施加电压的情况下，内连线结构15的平均损坏时间(mean time to failure，MTTF)是内连线结构1的平均损坏时间的10倍。另外，有了导电覆盖层16之后，会引起应力的孔洞的生成机会也明显减少许多。
然而，上述导电覆盖层16也会衍生其它问题。例如，为了形成介层窗，必须蚀刻金属层间介电层8以及蚀刻停止层5。通常会利用过度蚀刻的方式蚀穿导电覆盖层16以及蚀刻部分的蚀刻停止层5。在传统的内连线结构制程中，过度蚀刻是在一定的时间内停止，也就是当部分的蚀刻停止层5被移除时。通常，过度蚀刻可能会停在导电覆盖层16或金属线2上。
假如过度蚀刻停在导电覆盖层16上的话，由于导电覆盖层16通常具有较高的电阻，所以残留的导电覆盖层16会增加内连线结构的电阻。而高的电阻则会引起RC延迟的问题。
若是过度蚀刻停在金属线2上的话，由于金属线2是由铜组成，而且又没有残留的导电覆盖层16，所以接触电阻会较低。
综上所述，接触电阻以及RC延迟的问题会随不同的制程而变化，而且不易预测。
因此，为了降低接触电阻、解决RC延迟问题以及简化制程，业界急需一种新的内连线结构的形成方法。
发明内容
为达上述与其它目的，本发明的方法主要是提供一种具有导电覆盖层的内连线结构的形成方法，包括：在一半导体基板上方形成第一导线，然后在此第一导线上方形成一导电覆盖层。之后，在此导电覆盖层上方形成一蚀刻停止层，并在此蚀刻停止层上方形成一金属层间介电层。接着，在上述蚀刻停止层、金属层间介电层、以及导电覆盖层内形成一介层窗开口与一沟渠。然后，在此第一导线内形成一凹部。此凹部可以在蚀刻此第一介电层时，借由过度蚀刻的方式而形成；此凹部也可以利用另外的方法而形成，例如进行氩离子溅射蚀刻。之后，将此沟渠、开口以及凹部填满而形成第二导线。
本发明是这样实现的：
本发明提供一种集成电路的内连线结构，所述集成电路的内连线结构包括：第一导电层，从一个基料(base material)的表面延伸至该基料的内部；一导电覆盖层，置于该第一导电层上方；第一介电层，置于该导电覆盖层与该基料上方；第二介电层，置于该第一介电层上方；一开口，置于该第一介电层、该第二介电层、以及该导电覆盖层内，其中该开口延伸至第一导电层内部并形成一凹部；以及第二导电层，置于该第二介电层上方并填满该开口与该凹部。
本发明所述的集成电路的内连线结构，该第一导电层与该第二导电层的材料是选自大体上由含铜的原子百分比超过10％的合金、含铝、银、金的原子百分比超过50％的合金、以及上述合金的组合所组成的族群。
本发明所述的集成电路的内连线结构，该第一导电层与该第二导电层具有一大体上低于4欧姆-公分的电阻率。
本发明所述的集成电路的内连线结构，该导电覆盖层的材料是选自大体上由钴、镍、钨、钼、钽、硼、磷、以及上述元素的组合所组成的族群。
本发明所述的集成电路的内连线结构，该导电覆盖层的材料是选自大体上由磷化钴、硼化钴、磷钨化钴、硼钨化钴、磷钨化镍、磷锡化钴、硼钨化镍、硅化铜、氮化锆、磷钼化镍、以及上述化合物的组合所组成的族群。
本发明所述的集成电路的内连线结构，该导电覆盖层具有一厚度，该厚度大体上介于2纳米与20纳米之间。
本发明所述的集成电路的内连线结构，该第二介电层的材料是选自大体上由掺杂碳的氧化硅、掺杂氟的氧化硅、有机低介电常数材料、多孔性低介电常数材料、以及上述材料的组合所组成的族群。
本发明所述的集成电路的内连线结构，该凹部具有一深度，该深度大体上介于1纳米与100纳米之间。
本发明所述的集成电路的内连线结构，该凹部具有一深度，该深度大体上介于10纳米与100纳米之间。
本发明另提供一种集成电路的内连线结构，所述集成电路的内连线结构包括：第一导电层，形成在一个基料内部的一个沟渠内；一导电覆盖层，置于该第一导电层上方；第一介电层，置于该导电覆盖层与该基料上方；以及一介层窗，置于该第一介电层以及该导电覆盖层内，其中该介层窗延伸至第一导电层内部。
本发明所述的集成电路的内连线结构，该介层窗延伸至第一导电层内部的深度大体上介于1纳米与100纳米之间。
本发明所述的集成电路的内连线结构，更包括：第二介电层，置于该第一介电层上方；以及第二导电层，置于该第二介电层内并与该介层窗形成电性接触。
由于第一导线上方形成一导电覆盖层，因此内连线结构的可靠度与性能明显地改善许多。本发明降低了因第二导线透过导电覆盖层与第一导线耦接而发生的高接触电阻及RC延迟的问题。
附图说明
图1是绘示根据现有技术的不具有导电覆盖层的内连线结构的剖面图；
图2是绘示根据现有技术的具有导电覆盖层的内连线结构的剖面图；
图3至图10是绘示根据本发明一较佳实施例的具有导电覆盖层的内连线结构的制程剖面图。
具体实施方式
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
图3至图10是绘示根据本发明一较佳实施例的具有导电覆盖层的内连线结构的制程剖面图。其中，形成一个连接两导线的介层窗。
如图3所示，一沟渠26形成于一个基料20内。在一较佳实施例中，基料20是一个金属层间介电层，此金属层间介电层包括一材料，而此材料的介电常数(k值)约低于3.3且包括氮、碳、氢、氧、氟以及上述元素的组合。在另一实施例中，此基料20可以是硅基板或是其它非导电材料。
如图4所示，一扩散阻障层30与一导线32形成于沟渠26内。
在一较佳实施例中，扩散阻障层30由一材料形成，此材料包括钛、氮化钛、钽或氮化钽。
在一较佳实施例中，导线32的材料包括铜或铜合金，此铜合金含有原子百分比至少10％的铜。在此说明书中，导线32亦可指铜导线32。在另一较佳实施例中，导线32的材料包括铝合金，此铝合金含有原子百分比至少50％的铝。在另一较佳实施例中，导线32的材料包括铝、银以及金的合金，此合金含有原子百分比至少50％的铝、银以及金。导线32具有良好的导电率且电阻率约低于4欧姆-公分。
导线32通常借由沉积一层薄的铜晶种层或铜合金而形成，然后镀在沟渠26内并填满沟渠26。接着，利用化学机械研磨法将铜导线32的表面平坦化。
如图5所示，一导电覆盖层33形成于导线32上。在另一较佳实施例中，导电覆盖层33选择性地形成于扩散阻障层30上。
在一较佳实施例中，导电覆盖层33包括钴、镍、钨、钼、钽、硼或磷。上述材料可能包括下列的形式：磷化钴、硼化钴、磷钨化钴、硼钨化钴、磷钨化镍、磷锡化钴、硼钨化镍、硅化铜、氮化锆、磷钼化镍或上述化合物的组合。导电覆盖层33的厚度约介于2纳米与20纳米之间。
相较一介电材料而言，导电覆盖层33的特性与导线32的特性较兼容，所以电子迁移效应与应力迁移效应(stress migration)得以降低，元件的可靠度因此提高。
在一较佳实施例中，导线32的材料包括铜以及铜合金，所以导电覆盖层33可以形成一硅化铜。上述导电覆盖层33的形成方法包括化学气相反应法(chemical vapor reaction process)，此方法是于一反应室内导入硅烷(SiH4)的化学蒸气，在约200℃至420℃的温度下与铜反应。在另一较佳实施例中，可以利用无电镀法形成导电覆盖层33。在另一较佳实施例中，可以利用一般的技术沉积导电覆盖层33，例如溅镀法与化学气相沉积法。然后，再对导电覆盖层33进行蚀刻制程。导电覆盖层33的较佳厚度约介于2纳米至20纳米，而最佳厚度约为10纳米。
在一较佳实施例中，在导线32与导电覆盖层33形成之后，接着进行一双镶嵌制程以形成一介层窗与第二铜导线。在其它的实施例中，上述介层窗与第二铜导线是借由单镶嵌制程而形成。如图6所示，一介层窗的蚀刻停止层34形成于导电覆盖层33与基料20之上。上述介层窗的蚀刻停止层34是一介电材料，此介电材料包括碳、硅、氮或氧，而且此介电材料的介电常数大约低于5。上述介层窗的蚀刻停止层34的厚度大约小于80纳米。
接着，一介层窗的金属层间介电层36形成于上述介层窗的蚀刻停止层34上方，用以提供一层介于导线32(铜导线)与随后形成的第二铜导线之间的绝缘层。然后，一氮化硅层38形成于金属层间介电层36上。
在一较佳实施例中，介层窗的金属层间介电层36包括掺杂碳的氧化硅、掺杂氟的氧化硅、有机低介电常数材料、多孔性低介电常数材料，并且具有大约低于3.4的介电常数。介层窗的金属层间介电层36的形成方法包括旋转涂布、化学气相沉积法或其它沉积方法。
然后，如图6所示，一沟渠的金属层间介电层40形成于介层窗的金属层间介电层36上方。沟渠的金属层间介电层40的形成方法与介层窗的金属层间介电层36的形成方法相似。而且，介层窗的蚀刻停止层34、介层窗的金属层间介电层36、沟渠的金属层间介电层40是采用该技术领域中常用的材料。接着，一氮化硅层42形成于沟渠的金属层间介电层40上。
之后，形成一直角形状(图未显示)或上宽下窄形状的介层窗开口44，如图7所示。首先，一光致抗蚀剂材料(未显示)形成于沟渠的金属层间介电层40上方，且在此光致抗蚀剂材料上定义图案。
接着，使用一含氟的蚀刻气体进行一非等向性蚀刻制程，以蚀穿沟渠的金属层间介电层40、介层窗的金属层间介电层36，并且停在介层窗的蚀刻停止层34上，因此而形成一介层窗开口44。此介层窗开口44防止下方的导线32被蚀刻。此介层窗开口44的长度(未显示)与宽度W约小于500纳米。
然后，形成一沟渠开口46，如图8所示。其中，进行一非等向性蚀刻制程，以蚀穿沟渠的金属层间介电层40而形成此沟渠开口46，并曝露出介层窗的蚀刻停止层38的部分表面。接着，此沟渠开口46将被用于形成第二导线，也就是说在此沟渠开口46内填满导电材料。
在一较佳实施例中，随后进行一蚀刻制程以蚀刻介层窗的蚀刻停止层34的部分曝露表面。上述蚀刻制程所使用的蚀刻药剂包括四氟化碳、八氟化四碳或氧气。图9是绘示介层窗的蚀刻停止层34被蚀刻之后的结构。由于介层窗的蚀刻停止层34相对于介层窗的金属层间介电层36与沟渠的金属层间介电层40而言是非常薄的，因此制程控制与蚀刻终点的侦测皆在严密的掌控之下，所以也降低了下方的导线32发生过度蚀刻的可能性。当介层窗的蚀刻停止层34被蚀穿之后，导电覆盖层33接着被蚀刻。
在另一较佳实施例中，导电覆盖层33被蚀穿，而且导电覆盖层33下方的导线32也被过度蚀刻，而在导线32内形成一凹部48。
在另一较佳实施例中，当蚀刻至导电覆盖层33或导线32时，可以进行溅射蚀刻以移除剩余的导电覆盖层33以及部分的导线32，进而形成一凹部48。上述溅射蚀刻通常使用惰性物质，例如氩气或氦气。在一较佳实施例中，凹部48具有一深度D，此深度D约介于1纳米至100纳米之间，更佳的深度约介于10纳米至100纳米之间。
如图10所示，于介层窗开口44、沟渠开口46、凹部48内形成第二导线50与介层窗52，其中介层窗开口44、沟渠开口46被填满导电材料。在一较佳实施例中，第二导线50与介层窗52是由铜或铜合金形成。相似于导线32，第二导线50与介层窗52的材料包括含铜的原子百分比至少超过10％的合金。在一较佳实施例中，第二导线50的材料包括含铝的原子百分比至少超过50％的合金、银或金。第二导线50与介层窗52的电阻率约低于4欧姆-公分。
接着，进行一化学机械研磨制程，将第二导线50的表面平坦化。另外，在形成第二导线50之前，可以先形成一阻障层(未显示)。在一较佳实施例中，上述阻障层的材料包括钛、氮化钛、钽、或氮化钽。上述阻障层的厚度约介于2纳米至40纳米之间。
在另一较佳实施例中，于图8的结构形成之后，在介层窗开口44与沟渠开口46的侧壁、以及介层窗的蚀刻停止层34的部分曝露表面上形成一阻障层。接着，进行一非等向蚀刻制程或进行溅射蚀刻，以移除介层窗开口44底部的材料、阻障层、介层窗的蚀刻停止层34、以及导电覆盖层33，于是形成一凹部48。在上述过程中，位于介层窗52与导线32之间的阻障层也被移除。因此，铜与铜之间透过直接接触而形成更好的导电效果。
在一较佳实施例中，在导线32内形成此凹部48可以确保在介层窗开口44的曝露部分没有残留导电覆盖层33。因此，接触电阻与RC延迟得以降低。而且更容易预测接触电阻，另外也可以减少制程的变量。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
1：内连线结构
2：金属线
4：金属线
5：蚀刻停止层
6：半导体基板
8：金属层间介电层
10：介层窗
12：扩散阻障层
14：扩散阻障层
15：内连线结构
16：导电覆盖层
20：基料
26：沟渠
30：扩散阻障层
32：导线
33：导电覆盖层
34：介层窗的蚀刻停止层
36：介层窗的金属层间介电层
38：氮化硅层
40：沟渠的金属层间介电层
42：氮化硅层
44：介层窗开口
46：沟渠开口
48：凹部
50：第二导线
52：介层窗
D：深度
W：宽度

Claims (12)

1、一种集成电路的内连线结构，所述集成电路的内连线结构包括：
第一导电层，从一个基料的表面延伸至该基料的内部；
一导电覆盖层，置于该第一导电层上方；
第一介电层，置于该导电覆盖层与该基料上方；
第二介电层，置于该第一介电层上方；
一开口，置于该第一介电层、该第二介电层、以及该导电覆盖层内，其中该开口延伸至第一导电层内部并形成一凹部；以及
第二导电层，置于该第二介电层上方并填满该开口与该凹部。
2、根据权利要求1所述的集成电路的内连线结构，其特征在于：该第一导电层与该第二导电层的材料是选自由含铜的原子百分比超过10％的合金、含铝、银、金的原子百分比超过50％的合金、以及上述合金的组合所组成的族群。
3、根据权利要求2所述的集成电路的内连线结构，其特征在于：该第一导电层与该第二导电层具有一低于4欧姆-公分的电阻率。
4、根据权利要求1所述的集成电路的内连线结构，其特征在于：该导电覆盖层的材料是选自由钴、镍、钨、钼、钽、硼、磷、以及上述元素的组合所组成的族群。
5、根据权利要求1所述的集成电路的内连线结构，其特征在于：该导电覆盖层的材料是选自由磷化钴、硼化钴、磷钨化钴、硼钨化钴、磷钨化镍、磷锡化钴、硼钨化镍、硅化铜、氮化锆、磷钼化镍、以及上述化合物的组合所组成的族群。
6、根据权利要求1所述的集成电路的内连线结构，其特征在于：该导电覆盖层具有一厚度，该厚度介于2纳米与20纳米之间。
7、根据权利要求1所述的集成电路的内连线结构，其特征在于：该第二介电层的材料是选自由掺杂碳的氧化硅、掺杂氟的氧化硅、有机低介电常数材料、多孔性低介电常数材料、以及上述材料的组合所组成的族群。
8、根据权利要求1所述的集成电路的内连线结构，其特征在于：该凹部具有一深度，该深度介于1纳米与100纳米之间。
9、根据权利要求1所述的集成电路的内连线结构，其特征在于：该凹部具有一深度，该深度介于10纳米与100纳米之间。
10、一种集成电路的内连线结构，所述集成电路的内连线结构包括：
第一导电层，形成在一个基料内部的一个沟渠内；
一导电覆盖层，置于该第一导电层上方；
第一介电层，置于该导电覆盖层与该基料上方；以及
一介层窗，置于该第一介电层以及该导电覆盖层内，其中该介层窗延伸至第一导电层内部。
11、根据权利要求10所述的集成电路的内连线结构，其特征在于：该介层窗延伸至第一导电层内部的深度介于1纳米与100纳米之间。
12、根据权利要求10所述的集成电路的内连线结构，其特征在于更包括：
第二介电层，置于该第一介电层上方；以及
第二导电层，置于该第二介电层内并与该介层窗形成电性接触。
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