CN106601664A - 形成有选择性沉积蚀刻停止层的自对准通孔的方法和装置 - Google Patents

形成有选择性沉积蚀刻停止层的自对准通孔的方法和装置 Download PDF

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Abstract

在衬底上方形成互连结构的层。该层含有层间介电(ILD)材料和在ILD中设置的金属线。在ILD上但是不在金属线上形成第一蚀刻停止层。通过选择性原子层沉积(SALD)工艺形成第一蚀刻停止层。在第一蚀刻停止层上方形成第二蚀刻停止层。在第一和第二蚀刻停止层之间存在较高的蚀刻选择性。形成的通孔至少部分地与金属线对准，并且电连接至金属线。在通孔的形成期间，第一蚀刻停止层防止ILD被蚀刻穿过。本发明的实施例还涉及形成有选择性沉积蚀刻停止层的自对准通孔的方法和装置。

Description

形成有选择性沉积蚀刻停止层的自对准通孔的方法和装置
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及形成有选择性沉积蚀刻停止层的自对准通孔的方法和装置。
背景技术
半导体集成电路(IC)工业已经经历了快速发展。IC材料和设计中的技术进步产生了多代IC，其中，每代都具有比前一代更小且更复杂的电路。然而，这些进步已经增大了处理和制造IC的复杂程度，并且为了实现这些进步，需要IC处理和制造中的类似发展。在集成电路演化过程中，功能密度(即，每芯片面积的互连器件的数量)通常在增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))减小。
作为半导体制造的一部分，可以形成导电元件以对IC的各个组件提供电互连。可以通过在层间电介质(ILD)中蚀刻开口和利用导电材料填充开口来形成用于互连不同金属层的导电通孔。但是，随着半导体制造技术节点持续发展，临界尺寸和间距变得越来越小，并且工艺窗口变得更严格。因此，覆盖误差(例如，未对准的通孔)可能发生，其可能导致诸如减小的可靠性测试裕度或较差的器件性能的问题。
因此，虽然常规的通孔形成工艺对于它们的预期目的通常已经能够满足，但是它们不是在每个方面都已完全令人满意。
发明内容
本发明的实施例提供了一种半导体器件，包括：在衬底上方形成的互连结构的第一层，其中，所述第一层包含第一介电材料和在所述第一介电材料中设置的第一导电元件；在所述第一层的所述第一介电材料上但是不在所述第一层的所述第一导电元件上设置的第一蚀刻停止层；以及在所述第一层上方设置的第二导电元件，其中，所述第二导电元件至少部分地与所述第一导电元件对准，并且电连接至所述第一导电元件。
本发明的另一实施例提供了一种半导体器件，包括：在衬底上方设置的互连结构的MX互连层，其中，所述MX互连层包含第一介电材料和在所述第一介电材料中设置的多条第一金属线；在所述第一介电材料上但是不在所述第一金属线上设置的第一蚀刻停止层，其中，所述第一蚀刻停止层包含氧化铪、氧化锆或氧化铝；在所述第一蚀刻停止层上方设置的第二蚀刻停止层，其中，所述第二蚀刻停止层包含碳氧化硅(SiOC)或氮氧化硅(SiON)；在所述MX互连层上方设置的所述互连结构的MX+1互连层，其中，所述MX+1互连层包含第二介电材料和在所述第二介电材料中设置的第二金属线；以及将所述第一金属线的至少一条与所述第二金属线电互连的通孔，其中，所述通孔延伸穿过所述第二蚀刻停止层但是不延伸穿过所述第一蚀刻停止层。
本发明的又一实施例提供了一种制造半导体器件的方法，包括：在第一介电材料中形成第一导电元件；通过选择性原子层沉积(SALD)工艺，在所述第一介电材料上但是不在所述第一导电元件上形成第一蚀刻停止层；以及在所述第一导电元件上方形成第二导电元件，其中，形成的所述第二导电元件至少部分地与所述第一导电元件对准，并且电连接至所述第一导电元件。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1至图14是根据本发明的一些实施例的处于各个制造阶段的半导体器件的图示截面侧视图。
图15是根据本发明的一些实施例的示出制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
作为半导体制造的一部分，需要形成电互连件以电互连半导体器件的各个微电子元件(如，源极/漏极、栅极等)。通常，这涉及在层中(诸如在电绝缘层中)形成开口，并且随后利用导电材料填充这些开口。然后抛光导电材料以形成诸如金属线或通孔的电互连件。
然而，随着半导体技术代代持续按比例缩小工艺，由于不断减小的沟槽尺寸，所以准确的对准和覆盖可能成为问题。例如，通孔可能更加难以与之上的或下方的期望的金属线准确地对准。当通孔未对准或覆盖问题发生时，常规的制造方法可能导致通孔开口下方的介电材料(例如，ILD)的不期望的过蚀刻。当稍后利用金属材料填充通孔开口时，它的形状类似虎齿。这样的“虎齿”通孔可能导致较差的器件性能。可能需要使用更严格的工艺窗口以避免这些问题，但是这样可能也降低了器件性能。
在通孔形成期间为了改善通孔对准和避免ILD的过蚀刻，本发明提出了利用蚀刻停止层的选择性沉积以增大工艺窗口而不牺牲性能的新的方法和结构。现在将参考图1至图15更详细地讨论本发明的各个方面。
图1至图4是根据本发明的各个方面的处于各个制造阶段的半导体器件50的图示局部截面侧视图。在5纳米或更低的半导体技术节点下制造半导体器件50。半导体器件50可以包括集成电路(IC)芯片、片上系统(SoC)或其部分，并且可以包括各个无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高功率MOS晶体管或其他类型的晶体管。
半导体器件50包括衬底60。在一些实施例中，衬底60是掺杂有p型掺杂剂(诸如硼)的硅衬底(例如，p型衬底)。可选地，衬底60可以是另一合适的半导体材料。例如，衬底60可以是掺杂有n型掺杂剂(诸如磷或砷)的硅衬底(n型衬底)。衬底60可以包括诸如锗和金刚石的其他元素半导体。衬底60可以可选地包括化合物半导体和/或合金半导体。此外，衬底60可以包括外延层(epi层)，其可以被应变以增强性能，并且可以包括绝缘体上硅(SOI)结构。
在一些实施例中，衬底60是基本导电或是半导电的。电阻可以小于约103欧姆-米。在一些实施例中，衬底60包含金属、金属合金或具有通式MXa的金属氮化物/硫化物/硒化物/氧化物/硅化物，其中M是金属，X是N、S、Se、O、Si，以及其中“a”在从约0.4至2.5的范围内。例如，衬底60可以包含Ti、Al、Co、Ru、TiN、WN2或TaN。
在一些其他的实施例中，衬底60包含介电常数在从约1至约40的范围内的介电材料。在一些其他的实施例中，衬底60包含Si、金属氧化物或金属氮化物，其中通式为MXb，其中M是金属或Si，X是N或O，以及其中“b”在从约0.4至2.5的范围内。例如，衬底60可以包含SiO2、氮化硅、氧化铝、氧化铪或氧化镧。
应该理解，可以在衬底60中形成多个漏极/源极，并且可以在衬底60上方形成多个栅极。然而，出于简明的理由，本文未具体示出这些漏极/源极或栅极。
在衬底60上方形成介电层70。可以使用沉积工艺形成介电层70。在各个实施例中，介电层70可以包含低k介电材料。低k介电材料可以指具有比二氧化硅的介电常数(为约3.9)低的介电常数的介电材料。作为非限制性的实例，低k介电材料可以包括掺杂氟的二氧化硅、掺杂碳的二氧化硅、多孔二氧化硅、掺杂多孔碳的二氧化硅、旋涂有机聚合物介电材料或基于旋涂硅的聚合物介电材料。
在介电层70中形成多个导电元件80。导电元件80还可以称为多层的互连结构的MX互连层的金属线。通过在介电层70中蚀刻开口并且利用导电材料填充开口来形成导电元件80。在一些实施例中，导电材料可以包含铜或铝。实施抛光工艺(诸如化学机械抛光)以抛光介电材料70和导电元件80的上表面。
现在参考图2，在介电层70的上表面上方，但是不在导电元件80上形成蚀刻停止层100(又称为蚀刻-停止层或蚀刻停止层)。形成蚀刻停止层100以包含金属氧化物。通过选择性原子层沉积(SALD)工艺110形成蚀刻停止层。在SALD工艺110中，实施交替循环。在一个循环中，打开前体气体。在另一循环中，打开氧化剂气体。这些循环重复许多次，其可以被精确地控制以生长期望的厚度的期望的材料。
SALD工艺110的工艺条件如下：
在一个实施例中，前体气体包括四(乙基甲基氨)铪(TEMAHf)：
在该实施例中，工艺温度在从约100摄氏度至约400摄氏度的范围内。蒸汽压在70摄氏度下为约0.1托。氧化剂气体可以包含H2O、(H2+O2)或O3。结果，氧化铪形成为用于蚀刻停止层100的材料。蚀刻停止层100的介电常数值为约18.5，它相关联的泄漏电流为约4x10-12安培，并且它相关联的电击穿强度(EBD)为约7.4毫伏/厘米。
在另一实施例中，前体气体包括四(乙基甲基氨基)锆(TEMA-Zr)：
在该实施例中，工艺温度在从约200摄氏度至约400摄氏度的范围内。蒸汽压在70摄氏度下为约0.1托。氧化剂气体可以包含H2O、(H2+O2)或O3。结果，氧化锆形成为用于蚀刻停止层100的材料。蚀刻停止层100的介电常数值为约20，它相关联的泄漏电流为约1x10-12安培，并且它相关联的电击穿强度(EBD)为约5.6毫伏/厘米。
在又另一实施例中，前体气体包括三甲基铝(TMA):
在该实施例中，工艺温度在从约200摄氏度至约400摄氏度的范围内。蒸汽压在70摄氏度下为约100托。氧化剂气体可以包含H2O、(H2+O2)或O3。结果，氧化铝形成为用于蚀刻停止层100的材料。蚀刻停止层100的介电常数值为约8.2，它相关联的泄漏电流小于约1x10-12安培，并且它相关联的电击穿强度(EBD)为约8.2毫伏/厘米。
在又另一实施例中，前体气体包括四(二甲胺基)铝(TDMAA):
在该实施例中，工艺温度在从约200摄氏度至约400摄氏度的范围内。蒸汽压在70摄氏度下为约0.2托。氧化剂气体可以包含H2O、(H2+O2)或O3。结果，氧化铝形成为用于蚀刻停止层100的材料。蚀刻停止层100的介电常数值为约8.2，它相关联的泄漏电流小于约1x10-12安培，并且它相关联的电击穿强度(EBD)为约8.2毫伏/厘米。
如图2所示，形成蚀刻停止层100以具有与导电元件80相对共平面的表面(即，在几个埃内或更小)。这可以以两个方式中的一个方式完成。在一个实施例中，可以配置抛光工艺90(图1中所示)使得介电材料70具有比导电元件80低的上表面。换言之，可以“过抛光”介电材料70以形成“凹槽”。然后，可以通过SALD工艺110形成蚀刻停止层100以填充这些“凹槽”以与导电元件80相对地共平面。在另一实施例中，在蚀刻工艺中去除介电材料70以形成“凹槽”，然后通过SALD工艺110由蚀刻停止层100填充这些“凹槽”。
形成蚀刻停止层100以具有厚度120。在一些实施例中，厚度120在从约2纳米至约5纳米的范围内。选择这个厚度范围是因为如果太薄，那么在稍后的工艺中(在下面更详细地讨论)蚀刻停止层100可能不能充分地提供蚀刻停止的功能。另一方面，如果厚度120过厚，选择性的生长(即，在介电材料70的表面上但是不在导电元件80的表面上生长)可能难以控制，并且有可能蚀刻停止层100的一些部分可能“溢出”至导电元件80的表面。因此，2纳米至5纳米的厚度范围代表了用于蚀刻停止层100的最优厚度范围。
现在参考图3，在蚀刻停止层100上方和导电元件80上方形成另一蚀刻停止层130。蚀刻停止层130具有与蚀刻停止层100不同的材料成分。可以通过化学汽相沉积(CVD)工艺来形成蚀刻停止层130。在一些实施例中，蚀刻停止层130包含碳氧化硅(SiOC)或氮氧化硅(SiON)。还形成具有厚度140的蚀刻停止层130。在一些实施例中，厚度140在从约2纳米至约8纳米的范围内。在一些实施例中，厚度140在从约30纳米至约60纳米的范围内。调整厚度140，使得在下面讨论的随后的蚀刻工艺中蚀刻停止层130能够充分地履行作为蚀刻-停止层的目的。
仍然参考图3，在蚀刻停止层130上方形成介电材料150。介电材料150可以具有与介电材料70相似的材料成分。例如，介电材料150还可以包含上述的低k介电材料。介电材料70和介电材料150也可以称为互连结构的层间电介质(ILD)。
现在参照图4，在介电材料150中形成通孔160和导电元件180。导电元件180还称为多层互连结构(通孔160可以或可以不认为是MX+1互连层的部分)的MX+1互连层的金属线。如图4中所示，在通孔160之上形成导电元件180(并且与通孔160直接物理接触)。通孔160至少部分地与导电元件80对准。如图4中所示，形成通孔160以延伸穿过蚀刻停止层130并且与导电元件80的一个直接物理接触。以这样的方式，通孔160将导电元件80和180电互连在一起。换句话说，通孔160将MX互连层和MX+1互连层的金属线电互连在一起。
在一些实施例中，使用双镶嵌工艺形成通孔160和导电元件180。在其他实施例中，使用单镶嵌工艺形成通孔160和导电元件180。不论如何，用于形成通孔160的镶嵌工艺包括蚀刻工艺。例如，在第一蚀刻工艺中，在介电材料150中蚀刻凹槽或开口，同时，在本文中蚀刻停止层130用作蚀刻停止层以防止其下方的层被蚀刻。C4F8、CF4、N2、Ar可以用作蚀刻剂。然后，在另一蚀刻工艺中，蚀刻停止层130本身被“打开”以将凹槽或开口向下延伸至导电元件80。C4F8、C4F6、CF4或N2可以用作蚀刻剂。
常规地，不形成蚀刻停止层100。结果，用于打开蚀刻停止层130的蚀刻工艺可能非故意地“穿通”蚀刻停止层130并且造成蚀刻停止层130下方的介电材料70的部分也被蚀刻。然后，当利用导电材料填充蚀刻的凹槽或开口以形成通孔160时，通孔160的部分将延伸至介电材料70中，类似“虎齿”。随着通孔160和导电元件80之间的未对准恶化，虎齿效应加剧。结果，诸如可靠性(例如，通过时间依赖的介电击穿或TDDB测量)的器件性能可以受到影响，和/或可能从间隙填充空隙产生过多的接触电阻问题。
本发明通过形成蚀刻停止层100防止了介电材料70的过蚀刻。在蚀刻工艺“打开”蚀刻停止层130期间，蚀刻停止层100的材料成分配置为具有相对于蚀刻停止层130的较高的蚀刻选择性(例如，大于1:100)。以这样的方式，当蚀刻停止层130被“打开”时，几乎没有去除蚀刻停止层100的部分。因此，即使通孔160和导电元件80之间具有未对准，没有通孔160的部分将穿通介电材料70(因为通过蚀刻停止层100停止)以形成上述的“虎齿”。换言之，根据本发明，通孔160的与导电元件80偏移的部分形成在蚀刻停止层100上。
由于，“虎齿”通孔穿通不再是问题，可以放松用于形成通孔160的工艺窗口，并且也可以改善器件性能。例如，由于未对准将不太可能导致“虎齿”状通孔穿通，可以制作更大的通孔160(例如，更宽的横向尺寸)以确保通孔160和导电元件80之间的物理接触。除了在镶嵌工艺中放松间隙填充窗口，较大的通孔尺寸可以减小接触电阻。
图5至图9是根据本发明的另一实施例的处于各个制造阶段的半导体器件50的图示局部截面侧视图。为了清楚和连贯的原因，在图1至图9中出现的相似的元件标有相同的标号，并且在下面不必重复这些元件的细节。
参考图5，提供衬底60。在衬底60上方形成包括介电材料70和导电元件80的MX互连层。实施抛光工艺90以平坦化MX互连层的表面。
现在参照图6，形成多个金属覆盖层200。在相应的导电元件80的上表面上但是不在介电材料70的表面上形成每个金属覆盖层200。在一些实施例中，通过选择性CVD工艺形成金属覆盖层200。在本实施例中，金属覆盖层200包含钴，但是在可选实施例中金属覆盖层200可以包含其它合适的金属材料。金属覆盖层200形成为具有厚度220。在一些实施例中，厚度220在从约2纳米至约5纳米的范围内。
现在参照图7，通过SALD工艺110形成蚀刻停止层100。SALD工艺110的细节与上述参考图2的细节相同，并且为了简洁的原因在此不再赘述。SALD工艺110在介电材料70的表面上但是不在金属覆盖层200的表面上形成蚀刻停止层100(包含金属氧化物材料)。蚀刻停止层100还形成为具有大约与金属覆盖层200的厚度220相同的厚度120。换言之，蚀刻停止层100的厚度120也在从约2纳米至约5纳米的范围内。如上所述，最优地配置厚度120的值使得不太薄或太厚，因为如果形成得太薄，层100可能不能充分地提供蚀刻停止的功能，并且如果形成得太厚，它的选择性生长(不在金属覆盖层200上形成)可能更难控制。
现在参考图8，在蚀刻停止层100上方和金属覆盖层200上方形成另一蚀刻停止层130。另外，蚀刻停止层130具有与蚀刻停止层100不同的材料成分。例如，蚀刻停止层130可以包含碳氧化硅(SiOC)或氮氧化硅(SiON),而蚀刻停止层100可以包含氧化铪、氧化锆或氧化铝。还形成在从约2纳米至约8纳米的范围内的蚀刻停止层130。在一些实施例中，蚀刻停止层130的厚度140在从约30纳米至约60纳米的范围内，这允许蚀刻停止层200在下述的随后的蚀刻工艺中充分地履行其作为蚀刻-停止层的目的。如图8中所示，还在蚀刻停止层130上方形成介电材料150。
现在参照图9，在介电材料150中形成通孔160和(MX+1互连层的)导电元件180。通孔160至少部分地与导电元件80对准。通孔160还形成为延伸穿过蚀刻停止层130并且与金属覆盖层200的一个直接物理接触。由于金属覆盖层200是导电的，所以通孔160仍然将导电元件80和180电互连在一起。并且，无论如何形成通孔160，通过“打开”蚀刻停止层130以用于形成通孔的蚀刻工艺将由蚀刻停止层100停止。换言之，通过通孔160的形成，介电材料70将不会非故意地“穿通”。因此，出于上述参考图4的那些相似的原因，图9中示出的实施例还避免了“虎齿”问题并且可以提供更好的间隙填充性能、放松的工艺窗口以及改善的器件性能。
图10至图14是根据本发明的另一实施例的处于各个制造阶段的半导体器件50的图示局部截面侧视图。为了清楚和连贯的原因，在图1至图15中出现的相似的元件标有相同的标号，并且在下面不必重复这些元件的细节。
参考图10，提供衬底60。在衬底60上方形成包括介电材料70和导电元件80的MX互连层。实施抛光工艺以平坦化MX互连层的表面。在导电元件80的上表面上但是不在介电材料70的表面上形成多个金属覆盖层200(例如，通过选择性CVD工艺)。金属覆盖层200形成为具有可以在从约2纳米至约5纳米的范围内的厚度220。
现在参照图11，通过SALD工艺310形成蚀刻停止层300。SALD工艺310的细节类似于上述关于图2的SALD工艺110。但是，可以实施额外的循环以增加蚀刻停止层300的厚度。换言之，仍然在介电材料70的表面上，但是不在金属覆盖层200的表面上形成蚀刻停止层300(包含金属氧化物材料)，但是蚀刻停止层300具有厚于金属覆盖层200的厚度220的厚度320。在一些实施例中，蚀刻停止层300的厚度320在从约6纳米至约10纳米的范围内。由于增加的厚度320，通过蚀刻停止层300和金属覆盖层200形成凹槽330。
现在参考图12，在蚀刻停止层300上方和金属覆盖层200上方形成硬掩模层340，从而填充凹槽330。通过硬掩模沉积工艺350形成硬掩模层340。在一些实施例中，硬掩模沉积工艺350包括具有下面工艺条件的旋涂介电工艺：
·溶胶凝胶：乙醇/硅氧烷低聚物
·旋转速度:1000至4000转/分钟(RPM)
·烘烤温度:80摄氏度至350摄氏度
·紫外(UV)固化:350摄氏度至400摄氏度,持续约60秒至120秒
硬掩模层340具有与蚀刻停止层300不同的材料成分。例如，硬掩模层340可以包含氧化硅,而蚀刻停止层300可以包含氧化铪、氧化锆或氧化铝。形成的硬掩模层340还至少几倍地厚于蚀刻停止层300。在一些实施例中，硬掩模层340的厚度360在从约20纳米至约40纳米的范围内。
现在参考图13，实施抛光工艺(诸如化学机械抛光工艺)以蚀刻掉硬掩模层340的部分直到硬掩模层340具有与蚀刻停止层300共平面的表面。然后，在硬掩模层340的表面上和蚀刻停止层300上形成介电材料150。
现在参照图14，在介电材料150中形成通孔160和(MX+1互连层的)导电元件180。通过实施蚀刻工艺以在介电材料150中蚀刻开口来形成通孔160，而硬掩模340(以及蚀刻停止层300)用作蚀刻停止层。由于硬掩模层340和蚀刻停止层300之间的较高的蚀刻选择性(例如，>100:1)，然后，在另一蚀刻工艺中“打开”硬掩模340，而蚀刻停止层300用作蚀刻停止层以防止介电层70被非故意地过蚀刻。可选地，可以实施单一蚀刻工艺以蚀刻在导电元件80上方设置的介电材料150和硬掩模的部分。只要蚀刻停止层300和硬掩模层340/介电层150之间具有足够的蚀刻选择性，蚀刻停止层300可以防止下方的介电材料70的蚀刻。
因此，在填充蚀刻的开口之后，在导电元件80的一个之上设置的硬掩模层340的部分被有效地替换为通孔160的段160B，而在介电材料150中设置通孔160的另一段160A。由于金属覆盖层200是导电的，所以通孔160仍然将导电元件80和180电互连在一起。以这样的方式，即使步骤不同，图10至图14中所示的实施例仍然避免了“虎齿”问题并且能够提供更好的间隙填充性能、放松的工艺窗口以及更好的器件性能。
图15是根据本发明的各个方面的制造半导体器件的方法500的流程图。作为用于5纳米技术节点或更小的半导体技术节点的制造工艺的一部分，实施方法500的一个或多个步骤。
方法500包括在第一介电材料中形成第一导电元件的步骤510。
方法500包括通过选择性原子层沉积(SALD)工艺，在第一介电材料上但是不在第一导电元件上形成第一蚀刻停止层的步骤520。
方法500包括在第一蚀刻停止层上方形成第二蚀刻停止层的步骤530。第二蚀刻停止层和第一蚀刻停止层具有不同的材料成分。在一些实施例中，形成的第二蚀刻停止层在从约2纳米至约8纳米的范围内。例如，第二蚀刻停止层可以比第一蚀刻停止层厚5至10倍。在一些实施例中，配置第一和第二蚀刻停止层的材料成分，使得第一和第二蚀刻停止层具有基本上不同的蚀刻速率。换言之，第一和第二蚀刻停止层之间存在较高的蚀刻选择性(例如，大于100:1)。在一些实施例中，第一蚀刻停止层形成为包含氧化铪、氧化锆或氧化铝。在一些实施例中，第二蚀刻停止层形成为包含碳氧化硅(SiOC)或氮氧化硅(SiON)。
方法500包括在第二蚀刻停止层上方形成第二介电层的步骤540。在一些实施例中，第一介电层和第二介电层均包含低k介电材料。
方法500包括通过一个或多个蚀刻工艺在第二介电层中形成开口的步骤550，其中，开口延伸穿过第二蚀刻停止层但是不穿过第一蚀刻停止层，并且其中，开口至少部分地与第一导电元件对准。
方法500包括通过填充开口，在第一导电元件上方形成第二导电元件的步骤560。
应该理解，可以在方法500的步骤510至560之前、期间或之后实施附加的工艺，以完成半导体器件的制造。例如，第三导电元件位于第二导电元件上方。第一导电元件是互连结构的MX互连层的第一金属线。第三导电元件是互连结构的MX+1互连层的第二金属线。第二导电元件是将第一和第三导电元件互连在一起的通孔。为了简洁的原因，额外的制造步骤不在此详细地讨论。
基于以上讨论，可以看出，本发明提供了超越形成通孔的常规方法和器件的优势。然而，应该理解，其它实施例可以提供额外的优势，以及不是所有优势均必需在此处公开，以及没有特别的优势对于所有实施例都是需要的。如上所述，一个优势是通过形成额外的蚀刻停止层，本发明可以防止非故意的ILD层的过蚀刻。这样，放松了对通孔的覆盖或对准要求。通孔可以制作得更大，其允许更好的间隙填充性能以及减小接触电阻。其他优势是，本发明不要求对现有制造方法的许多改变。这样，不会明显增加制造成本，如果真会增加的话。
本发明的一个方面关于一种半导体器件。半导体器件包括在衬底上方形成的互连结构的第一层。第一层包含第一介电材料和在第一介电材料中设置的第一导电元件。半导体器件包括在第一层的第一介电材料上但是不在第一层的第一导电元件上设置的第一蚀刻停止层。半导体器件包括在第一层上方设置的第二导电元件。第二导电元件至少部分地与第一导电元件对准，并且电连接至第一导电元件。
在上述半导体器件中，进一步包括：在所述第一蚀刻停止层上方和在所述第一层上方设置的第二蚀刻停止层，其中，所述第二导电元件延伸穿过所述第二蚀刻停止层；以及在所述第二蚀刻停止层上方设置的所述互连结构的第二层，其中，所述第二层包括第二介电材料和在所述第二介电材料中设置的第三导电元件，其中，所述第三导电元件设置在所述第二导电元件上方，并且电连接至所述第二导电元件。
在上述半导体器件中，进一步包括：在所述第一蚀刻停止层上方和在所述第一层上方设置的第二蚀刻停止层，其中，所述第二导电元件延伸穿过所述第二蚀刻停止层；以及在所述第二蚀刻停止层上方设置的所述互连结构的第二层，其中，所述第二层包括第二介电材料和在所述第二介电材料中设置的第三导电元件，其中，所述第三导电元件设置在所述第二导电元件上方，并且电连接至所述第二导电元件，其中：所述第一层是所述互连结构的MX互连层；所述第二层是所述互连结构的MX+1互连层；所述第一导电元件是所述MX互连层的第一金属线；所述第三导电元件是所述MX+1互连层的第二金属线；以及所述第二导电元件是将所述第一导电元件和所述第三导电元件互连在一起的通孔。
在上述半导体器件中，进一步包括：在所述第一蚀刻停止层上方和在所述第一层上方设置的第二蚀刻停止层，其中，所述第二导电元件延伸穿过所述第二蚀刻停止层；以及在所述第二蚀刻停止层上方设置的所述互连结构的第二层，其中，所述第二层包括第二介电材料和在所述第二介电材料中设置的第三导电元件，其中，所述第三导电元件设置在所述第二导电元件上方，并且电连接至所述第二导电元件，其中：所述第一蚀刻停止层和所述第二蚀刻停止层具有不同的材料成分，使得它们之间存在蚀刻选择性；以及所述第二蚀刻停止层的厚度在从2纳米至8纳米的范围内。
在上述半导体器件中，进一步包括：在所述第一蚀刻停止层上方和在所述第一层上方设置的第二蚀刻停止层，其中，所述第二导电元件延伸穿过所述第二蚀刻停止层；以及在所述第二蚀刻停止层上方设置的所述互连结构的第二层，其中，所述第二层包括第二介电材料和在所述第二介电材料中设置的第三导电元件，其中，所述第三导电元件设置在所述第二导电元件上方，并且电连接至所述第二导电元件，其中：所述第一蚀刻停止层和所述第二蚀刻停止层具有不同的材料成分，使得它们之间存在蚀刻选择性；以及所述第二蚀刻停止层的厚度在从2纳米至8纳米的范围内，所述第一蚀刻停止层包含氧化铪、氧化锆或氧化铝；以及所述第二蚀刻停止层以包含碳氧化硅(SiOC)或氮氧化硅(SiON)。
在上述半导体器件中，其中，所述第二导电元件没有在所述第一蚀刻停止层下方延伸的部分。
在上述半导体器件中，其中：所述第一层包含通过所述第一介电材料彼此分离的多个额外的第一导电元件；以及金属覆盖层设置在所述第一导电元件的每个上但是不设置在所述第一介电材料上。
在上述半导体器件中，进一步包括在所述金属覆盖层的一些上设置的硬掩模元件，其中：所述硬掩模元件和所述第一蚀刻停止层具有共平面的表面；以及所述硬掩模元件和所述第一蚀刻停止层具有不同的材料成分，使得它们之间存在蚀刻选择性。
本发明的另一个方面关于一种半导体器件。半导体器件包括在衬底上方设置的互连结构的MX互连层。MX互连层包含第一介电材料和在第一介电材料中设置的多条第一金属线。半导体器件包括在第一介电材料上但是不在第一金属线上设置的第一蚀刻停止层。第一蚀刻停止层包含氧化铪、氧化锆或氧化铝。半导体器件包括在第一蚀刻停止层上方设置的第二蚀刻停止层，其中，第二蚀刻停止层包含碳氧化硅(SiOC)或氮氧化硅(SiON)。半导体器件包括在MX互连层上方设置的互连结构的MX+1互连层。MX+1互连层包含第二介电材料和在第二介电材料中设置的第二金属线。半导体器件包括将第一金属线的至少一条与第二金属线电互连的通孔。通孔延伸穿过第二蚀刻停止层但是不延伸穿过第一蚀刻停止层。
在上述半导体器件中，其中，所述第二蚀刻停止层的厚度在从2纳米至8纳米的范围内。
在上述半导体器件中，进一步包括：在所述第一金属线的每条上但是不在所述第一介电材料上设置的金属覆盖层。
本发明的又另一个方面关于一种制造半导体器件的方法。在第一介电材料中形成第一导电材料。通过选择性原子层沉积(SALD)工艺，在第一介电材料上但是不在第一导电元件上形成第一蚀刻停止层。在第一导电元件上方形成第二导电元件。形成的第二导电元件至少部分地与第一导电元件对准，并且电连接至第一导电元件。
在上述方法中，还包括在形成所述第二导电元件之前：在所述第一蚀刻停止层上方形成第二蚀刻停止层，其中，所述第二蚀刻停止层和所述第一蚀刻停止层具有不同的材料成分；在所述第二蚀刻停止层上方形成第二介电层；以及通过一个或多个蚀刻工艺在所述第二介电层中形成开口，其中，所述开口延伸穿过所述第二蚀刻停止层但是不穿过所述第一蚀刻停止层，并且其中，所述开口至少部分地与所述第一导电元件对准。
在上述方法中，还包括在形成所述第二导电元件之前：在所述第一蚀刻停止层上方形成第二蚀刻停止层，其中，所述第二蚀刻停止层和所述第一蚀刻停止层具有不同的材料成分；在所述第二蚀刻停止层上方形成第二介电层；以及通过一个或多个蚀刻工艺在所述第二介电层中形成开口，其中，所述开口延伸穿过所述第二蚀刻停止层但是不穿过所述第一蚀刻停止层，并且其中，所述开口至少部分地与所述第一导电元件对准，其中：所述第二蚀刻停止层形成为具有在从2纳米至8纳米的范围内的厚度；以及配置所述第一蚀刻停止层和所述第二蚀刻停止层的所述材料成分，使得当通过所述一个或多个蚀刻工艺蚀刻打开所述第二蚀刻停止层时，所述第一蚀刻停止层和所述第二蚀刻停止层具有不同的蚀刻速率。
在上述方法中，还包括在形成所述第二导电元件之前：在所述第一蚀刻停止层上方形成第二蚀刻停止层，其中，所述第二蚀刻停止层和所述第一蚀刻停止层具有不同的材料成分；在所述第二蚀刻停止层上方形成第二介电层；以及通过一个或多个蚀刻工艺在所述第二介电层中形成开口，其中，所述开口延伸穿过所述第二蚀刻停止层但是不穿过所述第一蚀刻停止层，并且其中，所述开口至少部分地与所述第一导电元件对准，其中：所述第二蚀刻停止层形成为具有在从2纳米至8纳米的范围内的厚度；以及配置所述第一蚀刻停止层和所述第二蚀刻停止层的所述材料成分，使得当通过所述一个或多个蚀刻工艺蚀刻打开所述第二蚀刻停止层时，所述第一蚀刻停止层和所述第二蚀刻停止层具有不同的蚀刻速率，其中：所述第一蚀刻停止层形成为包含氧化铪、氧化锆或氧化铝；以及所述第二蚀刻停止层形成为包含碳氧化硅(SiOC)或氮氧化硅(SiON)。
在上述方法中，还包括在形成所述第二导电元件之前：在所述第一蚀刻停止层上方形成第二蚀刻停止层，其中，所述第二蚀刻停止层和所述第一蚀刻停止层具有不同的材料成分；在所述第二蚀刻停止层上方形成第二介电层；以及通过一个或多个蚀刻工艺在所述第二介电层中形成开口，其中，所述开口延伸穿过所述第二蚀刻停止层但是不穿过所述第一蚀刻停止层，并且其中，所述开口至少部分地与所述第一导电元件对准，所述方法还包括：在所述第二导电元件上方形成第三导电元件；其中：通过利用导电材料填充所述开口来形成所述第二导电元件和所述第三导电元件；所述第一导电元件是互连结构的MX互连层的第一金属线；所述第三导电元件是所述互连结构的MX+1互连层的第二金属线；以及所述第二导电元件是将所述第一导电元件和所述第三导电元件互连在一起的通孔。
在上述方法中，其中：所述第一导电元件的形成包括形成由所述第一介电材料彼此分离的多个额外的第一导电元件；以及进一步包括分别在所述第一导电元件上但是不在所述第一介电材料上形成多个金属覆盖层。
在上述方法中，其中：所述第一导电元件的形成包括形成由所述第一介电材料彼此分离的多个额外的第一导电元件；以及进一步包括分别在所述第一导电元件上但是不在所述第一介电材料上形成多个金属覆盖层，形成的所述第一蚀刻停止层厚于所述金属覆盖层；并且还包括：分别在所述金属覆盖层上形成多个硬掩模元件，所述硬掩模元件和所述第一蚀刻停止层具有不同的材料成分。
在上述方法中，其中：所述第一导电元件的形成包括形成由所述第一介电材料彼此分离的多个额外的第一导电元件；以及进一步包括分别在所述第一导电元件上但是不在所述第一介电材料上形成多个金属覆盖层，形成的所述第一蚀刻停止层厚于所述金属覆盖层；并且还包括：分别在所述金属覆盖层上形成多个硬掩模元件，所述硬掩模元件和所述第一蚀刻停止层具有不同的材料成分，其中，至少部分地使用旋涂介电沉积工艺和随后的紫外固化工艺形成所述硬掩模元件。
在上述方法中，其中：所述第一导电元件的形成包括形成由所述第一介电材料彼此分离的多个额外的第一导电元件；以及进一步包括分别在所述第一导电元件上但是不在所述第一介电材料上形成多个金属覆盖层，形成的所述第一蚀刻停止层厚于所述金属覆盖层；并且还包括：分别在所述金属覆盖层上形成多个硬掩模元件，所述硬掩模元件和所述第一蚀刻停止层具有不同的材料成分，其中，所述第二导电元件的形成包括蚀刻穿过所述硬掩模元件的一个以形成开口以及利用金属材料填充所述开口，并且其中，当所述硬掩模元件的一个被蚀刻时，所述第一蚀刻停止层和所述硬掩模元件具有不同的蚀刻速率。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
在衬底上方形成的互连结构的第一层，其中，所述第一层包含第一介电材料和在所述第一介电材料中设置的第一导电元件；
在所述第一层的所述第一介电材料上但是不在所述第一层的所述第一导电元件上设置的第一蚀刻停止层；以及
在所述第一层上方设置的第二导电元件，其中，所述第二导电元件至少部分地与所述第一导电元件对准，并且电连接至所述第一导电元件。
2.根据权利要求1所述的半导体器件，进一步包括：
在所述第一蚀刻停止层上方和在所述第一层上方设置的第二蚀刻停止层，其中，所述第二导电元件延伸穿过所述第二蚀刻停止层；以及
在所述第二蚀刻停止层上方设置的所述互连结构的第二层，其中，所述第二层包括第二介电材料和在所述第二介电材料中设置的第三导电元件，其中，所述第三导电元件设置在所述第二导电元件上方，并且电连接至所述第二导电元件。
3.根据权利要求2所述的半导体器件，其中：
所述第一层是所述互连结构的MX互连层；
所述第二层是所述互连结构的MX+1互连层；
所述第一导电元件是所述MX互连层的第一金属线；
所述第三导电元件是所述MX+1互连层的第二金属线；以及
所述第二导电元件是将所述第一导电元件和所述第三导电元件互连在一起的通孔。
4.根据权利要求2所述的半导体器件，其中：
所述第一蚀刻停止层和所述第二蚀刻停止层具有不同的材料成分，使得它们之间存在蚀刻选择性；以及
所述第二蚀刻停止层的厚度在从2纳米至8纳米的范围内。
5.根据权利要求4所述的半导体器件，其中：
所述第一蚀刻停止层包含氧化铪、氧化锆或氧化铝；以及
所述第二蚀刻停止层以包含碳氧化硅(SiOC)或氮氧化硅(SiON)。
6.根据权利要求1所述的半导体器件，其中，所述第二导电元件没有在所述第一蚀刻停止层下方延伸的部分。
7.根据权利要求1所述的半导体器件，其中：
所述第一层包含通过所述第一介电材料彼此分离的多个额外的第一导电元件；以及
金属覆盖层设置在所述第一导电元件的每个上但是不设置在所述第一介电材料上。
8.根据权利要求1所述的半导体器件，进一步包括在所述金属覆盖层的一些上设置的硬掩模元件，其中：
所述硬掩模元件和所述第一蚀刻停止层具有共平面的表面；以及
所述硬掩模元件和所述第一蚀刻停止层具有不同的材料成分，使得它们之间存在蚀刻选择性。
9.一种半导体器件，包括：
在衬底上方设置的互连结构的MX互连层，其中，所述MX互连层包含第一介电材料和在所述第一介电材料中设置的多条第一金属线；
在所述第一介电材料上但是不在所述第一金属线上设置的第一蚀刻停止层，其中，所述第一蚀刻停止层包含氧化铪、氧化锆或氧化铝；
在所述第一蚀刻停止层上方设置的第二蚀刻停止层，其中，所述第二蚀刻停止层包含碳氧化硅(SiOC)或氮氧化硅(SiON)；
在所述MX互连层上方设置的所述互连结构的MX+1互连层，其中，所述MX+1互连层包含第二介电材料和在所述第二介电材料中设置的第二金属线；以及
将所述第一金属线的至少一条与所述第二金属线电互连的通孔，其中，所述通孔延伸穿过所述第二蚀刻停止层但是不延伸穿过所述第一蚀刻停止层。
10.一种制造半导体器件的方法，包括：
在第一介电材料中形成第一导电元件；
通过选择性原子层沉积(SALD)工艺，在所述第一介电材料上但是不在所述第一导电元件上形成第一蚀刻停止层；以及
在所述第一导电元件上方形成第二导电元件，其中，形成的所述第二导电元件至少部分地与所述第一导电元件对准，并且电连接至所述第一导电元件。
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