CN104051256A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了半导体器件及其制造方法。在一些实施例中，制造半导体器件的方法包括在工件上方形成蚀刻停止层。蚀刻停止层相对于所述工件的材料层具有大于约4至约30的蚀刻选择比。所述方法包括在所述蚀刻停止层上方形成绝缘材料层；以及将所述蚀刻停止层用作为蚀刻停止对绝缘材料层进行图案化。

Description

半导体器件及其制造方法
本申请要求2013年3月14日提交的、名称为“Semiconductor Devices andMethods of Manufacture Thereof”的美国临时申请No.61/785,366的利益，其在此通过引用并入本文中。
技术领域
本发明涉及半导体技术领域，更具体地，涉及一种半导体器件及其制造方法。
背景技术
半导体器件用在多种电子应用中，诸如个人计算机、手机、数码照相机以及其他电子设备等为例。通常通过提供工件、在工件上形成多种材料层以及使用光刻技术对多种材料层进行图案化以形成集成电路来制造半导体器件。
半导体工业通过持续地减小最小特征件尺寸，以持续提高集成电路的多种电子元件（即晶体管、二极管、电容器、电阻器等）的集成密度，这使得在给定区域内集成更多的元件。
诸如金属的导电材料或半导体用在半导体器件中，以对集成电路提供电连接。很多年来，铝用作为一种实现电连接的导电材料的金属，并且二氧化硅用作绝缘体。然而，由于器件的尺寸减小，改变了导体和绝缘体的材料以提高器件性能。现在，在一些应用中，铜常用作导电材料以实现互连。具有介电常数低于二氧化硅的介电常数的低介电常数（k）材料和极低k（ELK）材料开始作为互连件之间的绝缘材料应用于一些设计中。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种制造半导体器件的方法，所述方法包括：
在工件上方形成蚀刻停止层，所述蚀刻停止层相对于所述工件的材料层具有大于约4至约30的蚀刻选择比；
在所述蚀刻停止层上方形成绝缘材料层；以及
将所述蚀刻停止层用作为蚀刻停止对所述绝缘材料层进行图案化。
在可选实施例中，形成所述绝缘材料层包括形成第二绝缘材料层，所述工件包括靠近其顶面设置的第一绝缘材料层，所述第一绝缘材料层包括形成在其中的多个导电部件，并且对所述绝缘材料层进行图案化包括在所述多个导电部件中的一个上方形成图案。
在可选实施例中，形成所述蚀刻停止层包括形成第一蚀刻停止层，其中，所述方法还包括在所述第一蚀刻停止层上方形成第二蚀刻停止层，所述第二蚀刻停止层相对于所述工件的材料层具有大约4或更小的蚀刻选择比。
在可选实施例中，形成所述蚀刻停止层包括形成第一蚀刻停止层，形成所述绝缘材料层包括形成第三绝缘材料层，其中所述工件包括靠近其顶面设置的第一绝缘材料层，所述第一绝缘材料层包括形成于其中的多个导电部件，其中，所述方法还包括在所述第一绝缘材料层和形成于其中的所述多个导电部件上方形成第二蚀刻停止层，以及在所述第二蚀刻停止层上方形成第二绝缘材料层，并且形成所述第一蚀刻停止层包括在所述第二绝缘材料层上方形成所述第一蚀刻停止层。
在可选实施例中，所述第二蚀刻停止层相对于所述工件的材料层具有大约4或更小的蚀刻选择比。
在可选实施例中，所述第二蚀刻停止层相对于所述工件的材料层具有大约10至大约20的蚀刻选择比。
在可选实施例中，所述方法还包括在所述第二蚀刻停止层上方形成第三蚀刻停止层，所述第三蚀刻停止层相对于所述工件的材料层具有大约4或更小的蚀刻选择比。
根据本发明的另一方面，还提供了一种制造半导体器件的方法，所述方法包括：
在工件上方形成第一绝缘材料层；
在所述第一绝缘材料层上方形成第一蚀刻停止层，所述第一蚀刻停止层相对于所述第一绝缘材料层具有第一蚀刻选择比；
在所述第一绝缘材料层上方形成第二蚀刻停止层，所述第二蚀刻停止层相对于所述第一绝缘材料层具有第二蚀刻选择比，所述第一蚀刻选择比与所述第二蚀刻选择比不同；
在所述第二蚀刻停止层上方形成第二绝缘材料层；以及
将所述第一蚀刻停止层用作为蚀刻停止对第二绝缘材料层进行图案化。
在可选实施例中，所述方法包括首先形成所述第一蚀刻停止层，然后形成形成所述第二蚀刻停止层；或者，所述方法包括首先形成所述第二蚀刻停止层，然后形成所述第一蚀刻停止层。
在可选实施例中，所述第一蚀刻停止层包括所述第一绝缘材料层与金属元素相结合的材料，或者所述第一蚀刻停止层相对于所述工件的材料具有大约3至大约20的蚀刻选择比。
在可选实施例中，所述第一蚀刻选择比比所述第二蚀刻选择比大大约10或更多。
在可选实施例中，所述第一蚀刻停止层包括金属化合物，所述金属化合物包括金属氧化物、金属氮化物、金属碳化物、金属硼化物、或者它们的组合。
在可选实施例中，所述金属化合物包括选自钌（Ru）、镍（Ni）、钴（Co）、铬（Cr）、铁（Fe）、锰（Mn）、钛（Ti）、铝（Al）、铪（Hf）、钽（Ta）、钨（W）、钒（V）、钼（Mo）、钯（Pd）或银（Ag）的一种或多种金属元素。
在可选实施例中，所述第二蚀刻停止层包括硅化物，所述硅化物包括氧化硅、氮化硅、碳化硅、硼化硅、或者它们的组合。
根据本发明的另一方面，还提供了一种半导体器件，包括：
设置在工件上方的第一绝缘材料层；
设置在所述第一绝缘材料层上方的蚀刻停止层，所述蚀刻停止层相对于所述第一绝缘材料层具有大于约4至约30的蚀刻选择比；
设置在所述蚀刻停止层上方的第二绝缘材料层；以及
设置在所述第二绝缘材料层中的多个导电部件，其中设置在所述第二绝缘材料层中的所述多个导电部件中的一个的底部区域靠近所述第一绝缘材料层的顶面设置。
在可选实施例中，所述多个导电部件包括多个第二导电部件，所述第一绝缘材料层包括形成于其中的多个第一导电部件。
在可选实施例中，所述多个第二导电部件中的一个设置在所述多个第一导电部件中的一个上方并且全部着陆在所述多个第一导电部件中的所述一个上。
在可选实施例中，所述多个第二导电部件中的一个设置在所述多个第一导电部件中的一个上方并且部分着陆在所述多个第一导电部件中的所述一个上。
在可选实施例中，所述多个第二导电部件中的部分着陆的导电部件的一部分设置为低于所述第一绝缘材料层的顶面大约50埃或更少。
在可选实施例中，所述第一绝缘材料层或所述第二绝缘材料层包括小于约3.9的介电常数。
附图说明
为更完整的理解本发明实施例及其优点，现将结合附图所进行的以下描述作为参考，其中：
图1至图6示出了根据本发明一些实施例的在制造半导体器件的各个阶段的横截面图；
图7是根据一些实施例的半导体器件的横截面图；
图8和图9是根据一些实施例的在制造半导体器件的各个阶段的横截面图；
图10和图11是根据一些实施例的在制造半导体器件的各个阶段的横截面图；
图12是根据一些实施例的半导体器件的横截面图；以及
图13是根据一些实施例的半导体器件的制造方法的流程图。
除非另有说明，不同附图中的相应标号和符号通常指相应部件。将附图绘制成清楚地示出实施例的相关方面，并且不必成比例绘制。
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
本发明的一些实施例与半导体器件的制造方法和结构有关。在此将描述新的半导体器件及其制造方法，该半导体器件包括具有高蚀刻选择比的蚀刻停止层。蚀刻停止层可应用于通孔、沟槽和其他半导体器件结构的底部。
图1至图6示出了根据本发明一些实施例的半导体器件100在制造的各个阶段的横截面图。首先参考图1，示出了半导体器件100的横截面图。为了制造半导体器件100，提供了工件102。工件102可包括包含硅或其他半导体材料的半导体衬底并且工件102可被例如绝缘层所覆盖。工件102还可包括其他有源元件和电路（未示出）。工件102可包括例如单晶硅上的氧化硅。工件102可包括其他传导层或其他半导体元件，例如晶体管、二极管等。化合物半导体，例如GaAs、InP、Si/Ge或SiC可用于替换硅。工件102可包括例如绝缘体上硅（SOI）或者绝缘体上锗（GOI）衬底。
如图2所示，绝缘材料层104沉积或形成在工件102上方。绝缘材料层104包括诸如二氧化硅、氮化硅、其他绝缘体或者它们的组合的介电材料，介电材料具有例如大约80nm至大约300nm的厚度。在一些实施例中，绝缘材料层104包括具有介电常数或k值小于约3.9的低介电常数（k）材料，其中所述介电常数是例如二氧化硅的介电常数。在其他实施例中，作为另一实例，绝缘材料层104包含具有例如k值小于约2.5的极低k（ELK）材料。绝缘材料层104可通过例如化学汽相沉积（CVD）、旋涂方法或物理汽相沉积（PVD）来形成。可选地，绝缘材料层104可包括其他材料和尺寸，并可使用其他方法来形成。
如图2所示，导电部件106形成在绝缘材料层104中。例如，在一些实施例中，导电部件106包括导线和导电插塞。可使用例如镶嵌技术或衬底蚀刻技术来形成导电部件106。在一些实施例中，导电部件106包括铜、铜合金、其他金属或它们的多层或组合。可选地，导电部件106可包括其他材料并可使用其他方法来形成。
如图3所示，蚀刻停止层110形成在绝缘材料层104和导电部件106上方。根据一些实施例，蚀刻停止层110包括高选择比蚀刻停止层。在一些实施例中，蚀刻停止层110相对于工件104的材料层具有大于约4至约30的蚀刻选择比。例如，在一些实施例中，蚀刻停止层110相对于绝缘材料层104具有大于约4至约30的蚀刻选择比。在其他实施例中，蚀刻停止层110相对于随后沉积的绝缘材料层114（图3中亦示出）具有大于约4至约30的蚀刻选择比。在又一实施例中，蚀刻停止层110相对于随后沉积的绝缘材料层124（未示出，参见图8）具有大于约4至约30的蚀刻选择比。在图1至图6示出的实施例中，蚀刻停止层110相对于绝缘材料层104和/或包括ELK材料的绝缘材料层114具有大于约4至约30的蚀刻选择比。
在此按照引入权利要求和/或半导体器件100结构的顺序在例如一些权利要求中使用的术语“第一”、“第二”以及“第三”与各绝缘材料层104、114以及124相关。
在此使用的术语“蚀刻选择比”指（绝缘材料层104、114或124的蚀刻率）/（蚀刻停止层110或112的蚀刻率）。例如，大约为10的蚀刻选择比会导致绝缘层104或114在蚀刻过程期间以相比于蚀刻停止层110在蚀刻过程期间被移除的速率快10倍的速率被移除：蚀刻率比率为10/1，也即等于大约为10的蚀刻选择比。
可使用CVD、PVD或者其他方法来形成蚀刻停止层110。在一些实施例中，蚀刻停止层110具有包括大约为100埃的尺寸d1的厚度。在图1至图6所示的实施例中，蚀刻停止层110包括例如大约至大约之间的厚度。在一些实施例中，蚀刻停止层110包括例如Al、Ti、Ta、Mn、O、N或其组合的绝缘材料。在一些实施例中，蚀刻停止层110包括金属化合物，其中金属化合物包括金属氧化物、金属氮化物、金属碳化物、金属硼化物或者上面两种或更多的组合。金属化合物包括选自钌（Ru）、镍（Ni）、钴（Co）、铬（Cr）、铁（Fe）、锰（Mn）、钛（Ti）、铝（Al）、铪（Hf）、钽（Ta）、钨（W）、钒（V）、钼（Mo）、钯（Pd）或银（Ag）的一种或多种金属元素。可选地，蚀刻停止层110可包含其他尺寸和材料。
再如图3中所示，蚀刻停止层112形成在蚀刻停止层110上方。在一些实施例中，蚀刻停止层112包括与蚀刻停止层110不同的材料。在其他实施例中，例如，蚀刻停止层112包括具有特性与蚀刻停止层110的特性不同的材料。蚀刻停止层112和蚀刻停止层110相对于工件102的诸如绝缘材料层104和114的材料层具有不相同的蚀刻选择比。在一些实施例中，蚀刻停止层112相对于工件102的诸如绝缘材料层104和114（以及图8中示出的124）的材料层的蚀刻选择比比蚀刻停止层110相对于工件102的材料层的蚀刻选择比低。例如，在一些实施例中，蚀刻停止层112相对于工件102的材料层（诸如绝缘材料层104和114）具有大约1.5至大约4的蚀刻选择比。在其他实施例中，蚀刻停止层112相对于工件102的诸如绝缘材料层104和114的材料层具有大约4或更小的蚀刻选择比。
在一些实施例中，例如，蚀刻停止层110包括第一蚀刻停止层110，蚀刻停止层112包括第二蚀刻停止层112。第一蚀刻停止层110具有第一蚀刻选择比，并且第二蚀刻停止层12具有第二蚀刻选择比，第一蚀刻选择比大于第二蚀刻选择比。在一些应用中，例如，第一蚀刻选择比比第二蚀刻选择比大大约10或更多。按照引入权利要求和/或半导体器件100结构的顺序在此在一些权利要求中使用的术语“第一”、“第二”和“第三”与多种蚀刻停止层110、112相关。
可使用CVD、PVD或者其他方法来形成蚀刻停止层112。在一些实施例中，蚀刻停止层112包括大约或更小的厚度。在图1至图6所示的实施例中，蚀刻停止层112包括例如大约至大约之间的厚度。在一些实施例中，蚀刻停止层112包括例如Si、C、N、O、H，或其组合等绝缘材料。蚀刻停止层112包括硅化物。在一些实施例中，硅化物包含氧化硅、氮化硅、碳化硅、硼化硅、其他材料，或者它们的多层或组合。在一些实施例中，例如，蚀刻停止层112包括由SiC或SiC组成的传统蚀刻停止材料。可选地，蚀刻停止层112可包括其他尺寸和材料。
然后，如图3中所示，在蚀刻停止层112上方形成绝缘材料层114。绝缘材料层114包括与例如绝缘材料层104相似的材料和尺寸，并通过与上面描述的用于绝缘材料层104的方法相似的方法沉积。绝缘材料层114可包括与绝缘材料层104相同的材料，或者绝缘材料层114可包括与绝缘材料层104不同的材料。
硬掩模116形成在绝缘材料层114上方。硬掩模116可包括例如氮化硅、氮氧化硅、二氧化硅或其他绝缘材料。硬掩模116包括大约10nm至大约40nm的厚度，并通过例如CVD或PVD来沉积。在一些实施例中，硬掩模116可包括具有比绝缘材料层114更强的结构强度的材料，其中绝缘材料层114包括ELK材料。可选地，硬掩模116可包括其他材料和尺寸，并可使用其他方法形成。在此进一步说明，一些实施例中并不包括硬掩模116。
接着，如图3、4和5所示，使用光刻工艺并且使用蚀刻停止层112和110作为蚀刻停止对绝缘材料层114进行图案化。例如，如图3所示，光刻胶层118可沉积在硬掩模116上方。如图4所示，使用光刻以用于绝缘材料层114的期望图案来对光刻胶层118进行图案化。可通过使光刻胶层118暴露于穿过具有期望图案的光刻掩模或者从具有期望图案的光刻掩模所反射的能量来对光刻胶层118进行图案化。显影光刻胶层118，然后光刻胶层118的曝光或非曝光部分（取决于该光刻胶层是正性还是负性）被灰化或蚀刻。然后，硬掩模116或硬掩模116和绝缘材料层114暴露于蚀刻工艺，从而去除硬掩模116或硬掩模116和绝缘材料层114中未被光刻胶层118所覆盖的部分。如图5所示，在蚀刻工艺期间，蚀刻停止层112和110的部分也被去除。如图5所示，然后去除光刻胶层118。
在一些实施例中，不包括硬掩模116。在这些实施例中，使用例如光刻胶层118作为蚀刻工艺期间的蚀刻掩模来对绝缘材料层114进行图案化。在其他实施例中，包括硬掩模116，并且使用光刻胶层118作为蚀刻掩模，只有硬掩模116被图案化。然后，去除光刻胶层118，并且在绝缘材料层114被蚀刻掉时，硬掩模116用作蚀刻掩模。在一些实施例中，硬掩模116被遗留在结构中。在其他实施例中，硬掩模116在半导体器件100的后续制造处理步骤之前被去除。在又一些其他实施例中，光刻胶层118还有硬掩模116在蚀刻工艺期间用作蚀刻掩模，该蚀刻工艺作为另一实例用于对绝缘材料层114进行图案化。
蚀刻停止层112和110在用于图案化绝缘材料层114的蚀刻工艺中用作端点检测器。半导体器件100被放置的室中用于蚀刻工艺的化学物质可被监控，以检测例如蚀刻停止层112和110的一种或多种成分。例如，当检测到蚀刻停止层112和110的一种或多种成分时，蚀刻工艺停止。在一些实施例中，例如，可选择蚀刻停止层110的包括尺寸d1的厚度，以便当蚀刻工艺到达蚀刻停止层110时基本所有的蚀刻停止层110被去除。在其他实施例中，作为另一例，端点检测系统或者方法可用于监控蚀刻工艺的化学物质以检测什么时候蚀刻停止层110的一种或多种成分被停止检测到，在停止检测到时，蚀刻工艺停止。可选地，其他类型的端点检测方法可用于确定什么时候到达蚀刻停止层112和110，从而指示对绝缘材料层114的蚀刻工艺应被停止。
根据一些实施例，蚀刻停止层112对绝缘材料层114的蚀刻选择比小于蚀刻停止层110对绝缘材料层114的蚀刻选择比。因此，在图案化区域中的蚀刻停止层112的整个厚度被去除。有利地，在一些实施例中，蚀刻停止层110具有对绝缘材料层114的材料并且也对蚀刻停止层112的高蚀刻选择比。
如图5所示，在一些实施例中，形成在绝缘材料层114中的图案122和123可包括全部着陆图案（fully landed pattern）122和部分着陆图案（partiallylanded pattern）123。例如，在一些实施例中，图案122和123包括用于半导体器件100的导电通孔的图案。可选地，图案122和123可包括用于诸如导线的其它导电部件的图案。全部着陆图案122直接形成在导电部件106中一个的顶面上。全部着陆图案122包括在导电部件106的顶面上的绝缘材料层114、蚀刻停止层112以及蚀刻停止层110中的开口。在一些实施例中，所有的图案都是全部着陆的。
部分着陆图案123包括位于导电部件106的顶面的部分以及也在绝缘材料层104的顶面的部分上方的绝缘材料层114、蚀刻停止层112以及蚀刻停止层110中的开口。在一些实施例中，所有的图案都是部分着陆的。例如，由于在用于在绝缘材料层114中形成图案122和123的蚀刻工艺期间对绝缘材料层104的轻微过蚀刻，因此凹槽120可形成在部分着陆图案123中。由于蚀刻停止层110具有对绝缘材料层104的材料的高蚀刻选择比，因此包括尺寸d2的凹槽120的深度有利地被最小化。根据一些实施例，尺寸d2包括大约或更小；然而，尺寸d2可选地可包括其他值。在一些实施例中，不形成凹槽120。在这些实施例中，例如，尺寸d2包括0。
接着参考图6，如果包括硬掩模116，则导电材料126被沉积或形成在图案化绝缘材料层114和硬掩模116上方。导电材料126包括例如铜、铜合金、导电衬层、种子层，或它们的组合或多层结构。导电材料126可通过例如CVD、PVD或镀层工艺溅射或形成。可选地，导电材料126可包括其他材料或可使用其他方法来形成。导电材料126填充绝缘材料层114、蚀刻停止层112以及蚀刻停止层110中的图案，从而在绝缘材料层114中形成导电部件128和129。在一些实施例中，导电部件128和129包括与下方的在绝缘材料层104中的导电部件106电连接的通孔128和129。在绝缘材料层104的上部中的凹槽120所在的区域130中，导电材料126也填充凹槽120。有利地，通过使用具有高蚀刻选择比的新的蚀刻停止层110，填充凹槽120的导电材料126的量由于凹槽120的最小化尺寸而减到最小。在一些实施例中，例如，部分着陆导电部件129的部分被沉积为低于第一绝缘材料层的顶面大约50埃或更少并且填充凹槽120。根据本发明的一些实施例，由于最小化或减小凹槽120的尺寸或者由于避免凹槽120的形成，因此有利地避免了在绝缘材料层104的上部中凹槽120的导电材料126内形成空隙。
然后继续半导体器件100的制造工艺。位于硬掩模116的顶面上的导电材料126可被图案化以形成导线，或者可使用化学机械抛光（CMP）工艺以从硬掩模116的顶面上去除导电材料126，从而留下形成在绝缘材料层114中的包括通孔128和129的导电部件。额外的材料层（未示出）可形成在半导体器件100上方，并且单个的集成电路可从半导体器件100分离开，并可在后续以单一封装、多芯片封装的方式封装、或直接安装在端部应用（未示出）中。
图7是示出根据本发明一些实施例的半导体器件100的横截面图。半导体器件100的制造工艺流程与图1至图6中所描述的工艺流程相似，然而，蚀刻停止层112不包括在材料堆叠中。例如，蚀刻停止层110包括位于绝缘材料层104和绝缘材料层114之间的单个蚀刻停止层110。例如，蚀刻停止层110包括与所描述的先前实施例的蚀刻停止层110的材料相似的材料。蚀刻停止层110具有包括尺寸d3的厚度，其中，例如，在如图7示出的实施例中，尺寸d3包括大约至大约例如，在图7示出的一些实施例中，蚀刻停止层110相对于工件102的材料层（如绝缘材料层104或114）具有约10至约200的蚀刻选择比。在其他实施例中，作为另一实例，蚀刻停止层110相对于工件102的材料层具有大于约4至约30的蚀刻选择比。包括具有高蚀刻选择比的新的蚀刻停止层110有利地使凹槽120的深度最小化或者避免凹槽120形成在部分着陆通孔图案123中绝缘材料层104的顶面中。
图8和图9为示出根据本发明其他实施例的制造半导体器件100的方法的横截面图。在这些实施例中，具有相对于工件102的材料层（如绝缘材料层114或124）的高选择比的蚀刻停止层110包括在绝缘材料层114和绝缘材料层124之间。例如，绝缘材料层124包括与此处描述的绝缘材料层104和114相似的材料和尺寸。例如，绝缘材料层124可包括与绝缘材料层104和114相同或不同的材料。在材料堆叠中，蚀刻停止层110设置在蚀刻停止层112之上。例如，绝缘材料层114和124可包含单个的绝缘材料层114/124，并且蚀刻停止层110位于单个的绝缘材料层114/124中。蚀刻停止层110包括尺寸d4的厚度，其中，在图8和图9示出的实施例中，尺寸d4包括大约至大约可选地，蚀刻停止层110可包括其他尺寸。在一些实施例中，在图8和图9中示出的实施例中，蚀刻停止层110相对于绝缘材料层114和/或124具有大约10至大约200的蚀刻选择比。在其他实施例中，蚀刻停止层110相对于工件的材料层具有大约4至大约30的蚀刻选择比。蚀刻停止层112设置在绝缘材料层104和导电部件106上方，且绝缘材料层114下方。蚀刻停止层110具有比蚀刻停止层112大大约10倍的蚀刻选择比。
使用一种或多种光刻工艺来对绝缘材料层114和124进行图案化以在绝缘材料层114中形成通孔图案122，以及在绝缘材料层124中形成导线图案132和134。在双镶嵌图案化工艺中，蚀刻停止层112用作对绝缘材料层114进行图案化的蚀刻停止，并且蚀刻停止层110用作对绝缘材料层124进行图案化的蚀刻停止。蚀刻停止层110相对于绝缘材料114和/或124具有高选择比，从而提高了形成在绝缘材料层124中的图案132和134的均一性。例如，对图案132和图案134来说，一些图案132可具有包括尺寸d5的较小的宽度，而其他图案134具有包括尺寸d6的较大的宽度。高选择性蚀刻停止层110的包括导致图案132和134两者具有包括尺寸d7的基本相同的深度，这有利地提高了图案132和134穿过半导体器件100的表面的高度或厚度的均一性。
如图9所示，导电材料126形成在半导体器件100上方。使用化学机械抛光（CMP）工艺将导电材料126高出硬掩模116的顶面的多出部分去除。有利地，由于包括蚀刻停止层110，窄图案132和宽图案134形成导线138，其中所述导线138具有在半导体器件100上的包括尺寸d7的基本相同的高度或深度。蚀刻停止层110、绝缘材料层114以及蚀刻停止层112中的图案122的较低部形成通孔136，通孔136与形成在下层绝缘材料层104中的导电部件106相连接。
图10和图11为根据其他实施例的制造半导体器件100的多个阶段的横截面图。图10示出了蚀刻停止层110被包括在绝缘材料层114和124之间以提高形成在绝缘材料层124中的导线的均一性的一些实施例，与图8和9中示出的实施例相似。与图1至图6所示出的实施例相似，蚀刻停止层110也被包括在蚀刻停止层112的下方。例如，在一些实施例中，设置在蚀刻停止层112下方的蚀刻停止层110相对于工件102的材料层包括大约10至大约200的蚀刻选择比。通孔图案122都为全部着陆。如图11所示，具有也在蚀刻停止层112之下的蚀刻停止层110减小了部分着陆通孔图案123中的绝缘材料层104中的凹槽120的尺寸。
在一些实施例中，蚀刻停止层112不包括在半导体器件100中，图10和11中未示出。在这些实施例中，例如，蚀刻停止层110中的一个相对于工件102的材料层包括大于大约15至大约200的蚀刻选择比，并且蚀刻停止层110中的另一个对工件102的材料层包括大约10至大约200的蚀刻选择比。可选地，这两个蚀刻停止层110可都包括大于约4至约30的蚀刻选择比。
图12是根据本发明一些实施例的半导体器件100的横截面图。这些实施例与图1至图6所示出的实施例相似。然而，在图12中，在一些实施例中，蚀刻停止层110’包括相对于工件102的材料层具有蚀刻选择比为大约3至大约20的高蚀刻选择比层。蚀刻停止层110’由以预定距离引入至绝缘材料层104的顶面的一种或多种金属元素形成，从而将绝缘材料层104的顶部转化为蚀刻停止层110’，该蚀刻停止层110’包括以比绝缘材料层104低的速率蚀刻的低蚀刻率层。例如在一些实施例中，蚀刻停止层110’包括大约至大约的厚度。蚀刻停止层110’包括绝缘材料层104与一种或多种金属元素相结合的材料。蚀刻停止层110’包括金属化合物。金属化合物包括金属氧化物、金属氮化物、金属碳化物、金属硼化物，或它们的组合。在一些实施例中，金属化合物包括选自钌（Ru）、镍（Ni）、钴（Co）、铬（Cr）、铁（Fe）、锰（Mn）、钛（Ti）、铝（Al）、铪（Hf）、钽（Ta）、钨（W）、钒（V）、钼（Mo）、钯（Pd）或银（Ag）的一种或多种金属元素。蚀刻停止层112包括大约至大约的厚度、对工件102的材料层的大约1.5至大约4的蚀刻选择比，以及具有硅化物的材料。硅化物包含氧化硅、氮化硅、碳化硅、硼化硅，或它们的组合。可选地，蚀刻停止层110’和蚀刻停止层112可包括其他蚀刻选择比、尺寸以及材料。包括低蚀刻率层的蚀刻停止层110’可通过以下方式形成：例如将金属元素注入绝缘材料层104的注入工艺、引入包含金属元素的气体，或其他方法。低蚀刻率的蚀刻停止层110’减小了部分着陆通孔129处的通孔凹陷，并有利地防止在下层绝缘材料层104中形成高深宽比的孔洞。
图13是根据一些实施例的半导体器件100的制造方法的流程图140。在步骤142中，蚀刻停止层110形成在工件102上方（亦可参见图3）。蚀刻停止层110相对于工件102的材料层具有大于约4至约30的蚀刻选择比。在步骤144中，绝缘材料层114或124形成在蚀刻停止层110上方。在步骤146中，将蚀刻停止层110用作为蚀刻停止来对绝缘材料层114和124进行图案化（亦可参见图5）。
本发明一些实施例的优点包括提供新的半导体器件100及其制造方法，其包括具有高蚀刻选择比的新的蚀刻停止层110和110’。蚀刻停止层110和110’可实现在半导体器件100的通孔、沟槽和其他结构或图案的底部。蚀刻停止层110和110’减小了沟槽深度变化并精确地控制沟槽高度。在一些实施例中，新的蚀刻停止层110和110’具有相比于半导体制造工艺中所使用的传统蚀刻停止层高出大约10倍的蚀刻选择比。
蚀刻停止层110和110’也防止在下层绝缘材料层104中不着陆或部分着陆通孔处形成凹槽120或减小凹槽120。避免或减小了通孔沟槽的未着陆在导电部件106上的部分过蚀刻，从而导致较浅的凹槽120或导致阻止凹槽120的形成。避免了在不着陆通孔处形成高深宽比的凹槽，因为高深宽比的凹槽的形成会导致间隙填充问题以及导线或介电材料的可靠性问题。例如，如果深凹槽120形成在部分着陆通孔图案123处的绝缘材料层104（参见图5）中，则用导电材料126填充图案123会是个挑战，这可能导致凹槽120内的导电材料126中的空隙，这能够对半导体器件100造成可靠性故障。
蚀刻停止层110和110’还可降低蚀刻负载效应。例如，通过将蚀刻停止层110和110’包括在绝缘材料层114/124中作为蚀刻停止（参见图8），防止了具有不同尺寸或位于半导体晶圆上的不同位置处的图案的不均一。通过使用新的蚀刻停止层110和110’，避免了穿过半导体晶圆的表面的变化的沟槽高度。通过在一些应用中实施蚀刻停止层110和110’，避免了具有不同宽度的图案在沟槽高度上的变化，使得图案具有基本相同的高度（例如，参见图8和图9中的尺寸d7）。此外，由于图案的不均一性减少了，因而蚀刻停止层110和110’减小了半导体器件100的导线阻抗变化。
如图1至图6所示，新的高选择比蚀刻停止层110和110’可实施在双层结构中，该双层结构具有额外的蚀刻停止层112，蚀刻停止层112包含传统地用作蚀刻停止材料的材料，或者如图7所示，新的蚀刻停止层110可替换传统的蚀刻停止层。如图8所示，蚀刻停止层还可被置于绝缘材料层114/124的中间，也即，为了使用在双镶嵌结构或制造工艺中。蚀刻停止层110和110’还可用于这些位置和应用的组合中。此外，新的蚀刻停止层110和110’的结构和设计在制造工艺流程中是可容易地实施的。
根据本发明的一些实施例，一种制造半导体器件的方法包括在工件上方形成蚀刻停止层，蚀刻停止层相对于工件的材料层具有大于约4至约30的蚀刻选择比。该方法包括在蚀刻停止层上方形成绝缘材料层，并使用蚀刻停止层作为蚀刻停止以对绝缘材料层进行图案化。
根据其他实施例，一种制造半导体器件的方法包括在工件上方形成第一绝缘材料层，并在第一绝缘材料层上方形成第一蚀刻停止层。第一蚀刻停止层相对于第一绝缘材料具有第一蚀刻选择比。该方法包括在第一绝缘材料层上方形成第二蚀刻停止层。第二蚀刻停止层相对于第一绝缘材料具有第二蚀刻选择比。第一蚀刻选择比不同于第二蚀刻选择比。第二绝缘材料层形成在第二蚀刻停止层上方，并且将第一蚀刻停止层用作为蚀刻停止来对第二绝缘材料层进行图案化。在一些实施例中，该方法包括：首先形成第一蚀刻停止层，然后形成第二蚀刻停止层。在其他实施例中，该方法包括：首先形成第二蚀刻停止层，然后形成第一蚀刻停止层。
根据其他实施例，一种半导体器件包括设置在工件上方的第一绝缘材料层，以及设置在第一绝缘材料层上方的蚀刻停止层。蚀刻停止层相对于第一绝缘材料层具有大于约4至约30的蚀刻选择比。第二绝缘材料层设置在蚀刻停止层上方。多个导电部件设置在第二绝缘材料层中。在第二绝缘材料层中设置的多个导电部件中的一个的底部区域设置为最接近第一绝缘材料层的顶面。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。例如，本领域技术人员应已经知晓在本发明的范围内，此处描述的多种特征、功能、处理和材料可被改变。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，意图将这样的处理、机器、制造、物质组成、部件，方法或步骤包括在所附的权利要求的范围中。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
在工件上方形成蚀刻停止层，所述蚀刻停止层相对于所述工件的材料层具有大于约4至约30的蚀刻选择比；
在所述蚀刻停止层上方形成绝缘材料层；以及
将所述蚀刻停止层用作为蚀刻停止对所述绝缘材料层进行图案化。
2.根据权利要求1所述的方法，其中，形成所述绝缘材料层包括形成第二绝缘材料层，所述工件包括靠近其顶面设置的第一绝缘材料层，所述第一绝缘材料层包括形成在其中的多个导电部件，并且对所述绝缘材料层进行图案化包括在所述多个导电部件中的一个上方形成图案。
3.根据权利要求2所述的方法，其中，形成所述蚀刻停止层包括形成第一蚀刻停止层，其中，所述方法还包括在所述第一蚀刻停止层上方形成第二蚀刻停止层，所述第二蚀刻停止层相对于所述工件的材料层具有大约4或更小的蚀刻选择比。
4.根据权利要求1所述的方法，其中，形成所述蚀刻停止层包括形成第一蚀刻停止层，形成所述绝缘材料层包括形成第三绝缘材料层，其中所述工件包括靠近其顶面设置的第一绝缘材料层，所述第一绝缘材料层包括形成于其中的多个导电部件，其中，所述方法还包括在所述第一绝缘材料层和形成于其中的所述多个导电部件上方形成第二蚀刻停止层，以及在所述第二蚀刻停止层上方形成第二绝缘材料层，并且形成所述第一蚀刻停止层包括在所述第二绝缘材料层上方形成所述第一蚀刻停止层。
5.一种制造半导体器件的方法，所述方法包括：
在工件上方形成第一绝缘材料层；
在所述第一绝缘材料层上方形成第一蚀刻停止层，所述第一蚀刻停止层相对于所述第一绝缘材料层具有第一蚀刻选择比；
在所述第一绝缘材料层上方形成第二蚀刻停止层，所述第二蚀刻停止层相对于所述第一绝缘材料层具有第二蚀刻选择比，所述第一蚀刻选择比与所述第二蚀刻选择比不同；
在所述第二蚀刻停止层上方形成第二绝缘材料层；以及
将所述第一蚀刻停止层用作为蚀刻停止对第二绝缘材料层进行图案化。
6.根据权利要求5所述的方法，其中，所述方法包括首先形成所述第一蚀刻停止层，然后形成形成所述第二蚀刻停止层；或者，所述方法包括首先形成所述第二蚀刻停止层，然后形成所述第一蚀刻停止层。
7.一种半导体器件，包括：
设置在工件上方的第一绝缘材料层；
设置在所述第一绝缘材料层上方的蚀刻停止层，所述蚀刻停止层相对于所述第一绝缘材料层具有大于约4至约30的蚀刻选择比；
设置在所述蚀刻停止层上方的第二绝缘材料层；以及
设置在所述第二绝缘材料层中的多个导电部件，其中设置在所述第二绝缘材料层中的所述多个导电部件中的一个的底部区域靠近所述第一绝缘材料层的顶面设置。
8.根据权利要求7所述的半导体器件，其中，所述多个导电部件包括多个第二导电部件，所述第一绝缘材料层包括形成于其中的多个第一导电部件。
9.根据权利要求8所述的半导体器件，其中，所述多个第二导电部件中的一个设置在所述多个第一导电部件中的一个上方并且全部着陆在所述多个第一导电部件中的所述一个上。
10.根据权利要求8所述的半导体器件，其中，所述多个第二导电部件中的一个设置在所述多个第一导电部件中的一个上方并且部分着陆在所述多个第一导电部件中的所述一个上。
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