CN102623396A - 连接孔的形成方法 - Google Patents

连接孔的形成方法 Download PDF

Info

Publication number
CN102623396A
CN102623396A CN2012101141351A CN201210114135A CN102623396A CN 102623396 A CN102623396 A CN 102623396A CN 2012101141351 A CN2012101141351 A CN 2012101141351A CN 201210114135 A CN201210114135 A CN 201210114135A CN 102623396 A CN102623396 A CN 102623396A
Authority
CN
China
Prior art keywords
etching
connecting hole
layer
bottom anti
etching gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012101141351A
Other languages
English (en)
Other versions
CN102623396B (zh
Inventor
杨渝书
李程
陈玉文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201210114135.1A priority Critical patent/CN102623396B/zh
Publication of CN102623396A publication Critical patent/CN102623396A/zh
Priority to US13/721,070 priority patent/US8658531B2/en
Application granted granted Critical
Publication of CN102623396B publication Critical patent/CN102623396B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明提供一种连接孔的制作方法,采用两种互相补偿的第一刻蚀气体和第二刻蚀气体,执行两次刻蚀工艺对层间介质层进行刻蚀以形成连接孔,所述的第一刻蚀气体和第二刻蚀气体对层间介质层的刻蚀速度与开口大小成反比例关系,所述方法通过第一刻蚀气体和第二刻蚀气体的互相补偿,能够消除孔径有较大差别的连接孔在刻蚀时的负载效应,使最终形成的不同孔径的连接孔刻蚀深度基本上相同,避免了大孔径的连接孔由于刻蚀速度快而刻破刻蚀停止层的缺陷,从而避免连接电阻的过大变化,扩大了连接孔刻蚀工艺窗口。

Description

连接孔的形成方法
技术领域
本发明涉及半导体制造技术,尤其涉及一种连接孔的形成方法。
背景技术
在半导体制造过程中,采用刻蚀工艺在介质层中形成连接孔,随后在连接孔中沉积导电材料用于半导体器件之间的电连接是一种广泛使用的工艺,所述的连接孔可直接与器件的栅极,源漏极电连接,还可以用于层与层之间的电连接,以及后段封装工艺中的电连接。
附图1至4提供一种后段铝线互联工艺中连接孔的制作方法,参考附图1,提供半导体衬底,所述半导体衬底的表面具有金属层101;在所述的金属层101表面依次形成刻蚀停止层102,第一底部抗反射层103,层间介质层104以及第二底部抗反射层105;在第二底部抗反射层105上形成光阻图案106,光阻图案的开口用以定义出随后需要形成连接孔的位置;参考附图2,以光阻为掩膜,刻蚀第二底部抗反射层105至暴露出层间介质层104;随后,参考附图3,继续刻蚀层间介质层104至暴露出第一底部抗反射层103;参考附图4,继续进行过刻蚀,停留在刻蚀停止层102上。在上述形成连接孔的制作工艺中,金属层材料例如是铝,刻蚀停止层的材料例如为氮化钛,第一底部抗反射层和第二底部抗反射层的材料例如为氮氧化硅,层间介质层材料例如为氧化硅。所述的刻蚀工艺例如为等离子体刻蚀。
通常,在所述的层间介质层中需要形成一个以上的连接孔,根据工艺设计的需要,所述的连接孔的孔径有时并不相同。由于等离子体刻蚀的负载效应,在连接孔的孔径不同的情况下,造成刻蚀反应的反应活性粒子进入刻蚀孔底部的难易程度不同,使得不同孔径大小的连接孔刻蚀速度出现差异,孔径小的连接孔反应活性粒子难以进入,刻蚀速度慢,孔径大的连接孔反应活性粒子容易进入,刻蚀速度快。在孔径差别较大的连接孔刻蚀时(如3~5倍),就容易出现大孔径的连接孔刻穿刻蚀停止层(TiN)至暴露出金属层的极端情况,造成连接孔阻值的较大变化,影响后段连线的性能。
发明内容
本发明解决的问题是连接孔的形成过程中对不同孔径的连接孔刻蚀程度不同导致大的连接孔刻蚀过快的缺陷,以改善器件性能。
为解决上述问题,本发明提供了一种连接孔的制作方法,包括:
提供半导体衬底,所述半导体衬底的表面具有金属层;
在所述的金属层表面依次形成有刻蚀停止层,第一底部抗反射层,层间介质层以及第二底部抗反射层;
在第二底部抗反射层上形成光阻图案,所述光阻图案的开口大小不同;
以光阻为掩膜,刻蚀第二底部抗反射层至暴露出层间介质层;
采用第一刻蚀气体执行第一次层间介质层刻蚀,在层间介质层内形成大小不同的多个开口,当最大的开口暴露出第一底部抗反射层时停止刻蚀;
采用第二刻蚀气体执行第二次层间介质层刻蚀,当最小的开口暴露出第一底部抗反射层时停止刻蚀;
进行过刻蚀,去除残留的第一底部抗反射层,至大小不同的多个开口都暴露出刻蚀停止层,形成孔径不同的多个连接孔。
所述的第一刻蚀气体和第二刻蚀气体对层间介质层的刻蚀速度与开口大小成相反比例关系。
本发明所述的方法采用两种互相补偿的第一刻蚀气体和第二刻蚀气体,执行两次刻蚀工艺对层间介质层进行刻蚀以形成连接孔:
第一刻蚀气体在刻蚀过程中生成聚合物较少,并且具有开口越大,刻蚀速度越快的特性,其完成对层间介质层的大部分刻蚀,当最大的开口暴露出第一底部抗反射层时停止刻蚀,由于其对小开口的刻蚀速度较慢,刻蚀停止时,小开口还没有暴露出第一底部抗反射层;
第二刻蚀气体在刻蚀过程中生成聚合物较多,并且具有开口越大,刻蚀速度越慢的特性,由于其对小开口的刻蚀速度大于对大开口的刻蚀速度,并且由于第二刻蚀气体对层间介质层和第一底部抗反射层的刻蚀选择比大,当小开口暴露出第一底部抗反射层时,大开口内只对第一底部抗反射层进行了微量的过刻蚀,不同大小的开口基本上同时完成对层间介质层的刻蚀,形成刻蚀深度基本相同的连接孔。
通过第一刻蚀气体和第二刻蚀气体的互相补偿,能够消除孔径有较大差别的连接孔在刻蚀时的负载效应,使最终形成的不同孔径的连接孔刻蚀深度基本上相同,均能正常停在底部的刻蚀停止层上,避免了大孔径的连接孔由于刻蚀速度快而刻破刻蚀停止层的缺陷,从而避免连接电阻的过大变化,扩大了连接孔刻蚀工艺窗口。
附图说明
图1至图4是现有技术连接孔的形成方法的截面结构示意图;
图5至图9是本发明连接孔的形成方法的截面结构示意图。
具体实施方式
本发明提供了一种连接孔的制作方法,在对层间介质层进行刻蚀时,利用两种具有相反负载效应的第一刻蚀气体和第二刻蚀气体,在刻蚀过程中互相补偿,在刻蚀不同孔径大小的连接孔时,可以使它们同时达到相同的刻蚀深度。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。
图5至图9示出了本发明的一个实施例的连接孔的形成方法的截面结构示意图,下面结合图5至图9对本实施例进行详细说明。
参考附图5,提供半导体衬底,所述半导体衬底的表面具有金属层201;在所述的金属层201表面依次形成刻蚀停止层202,第一底部抗反射层203,层间介质层204以及第二底部抗反射层205;
所述半导体衬底可以是单晶硅,也可以是硅锗化合物,还可以是绝缘体上硅(SOI,Silicon On Insulator)结构或硅上外延层结构。所述半导体衬底内可以形成有MOS管,逻辑器件,控制器件等半导体集成电路制作中可能用到的各种器件,还可一个包含有一层以上的互联结构,例如插塞(plug),通孔(via)或者沟槽(trench)以及填充于其中的各种金属例如金属钨,金属铝或者金属铜及其合金或者其中任意一种或者几种的组合。
所述金属层201材优选为铝,还可以是金属铜等其它材料;刻蚀停止层202的材料例如为氮化钛,或者钛和氮化钛的复合层,主要用于防止铝的扩散及有部分防反射层的作用,同时也是刻蚀停止层;第一底部抗反射层203和第二底部抗反射层205的材料例如为氮氧化硅,或者氮化硅,主要用于防止光的反射而影响光刻胶的显影,同时也是调节刻蚀孔深,消除负载效应的刻蚀缓冲层;层间介质层204材料可以是氧化硅、硼硅玻璃、磷硅玻璃、硼磷硅玻璃等。
下面的具体实施例以层间介质层204材料为氧化硅,刻蚀停止层202的材料为氮化钛,第一底部抗反射层203和第二底部抗反射层205的材料为氮氧化硅为例进行详细描述。
在第二底部抗反射层205上形成光阻图案206,光阻图案的开口用以定义出随后需要形成连接孔的位置,在本实施例中,根据设计需要,要形成的连接孔的孔径大小不同,因此,光阻图案206的各个开口的大小也不相同。
附图5中仅仅示意性的画出两种不同大小的开口,并且较大的开口尺寸为较小开口尺寸的3-5倍,仅仅为了叙述方便,并不用于限制本发明的保护范围。实际生产中,根据设计要求,会同时要求形成2种或者两种以上孔径大小的接触孔,并且层间介质层的材料也会有所不同,则第一刻蚀气体和第二刻蚀气体的具体组成,第一刻蚀气体和第二刻蚀气体的刻蚀时间也会根据连接孔孔径的差异以及层间介质层材料的差异进行调整,本领域的技术人员根据本发明的教导,可以通过有限次的试验并结合现有技术得到调整结果。
参考附图6,以光阻为掩膜,刻蚀第二底部抗反射层205至暴露出层间介质层204;刻蚀第二底部抗反射层205的工艺可以采用本领域技术人员熟知的任意工艺,本实施例提供一种较佳的实施方式,例如采用等离子体干法刻蚀方法,刻蚀气体包含CF4和CHF3,执行等离子体刻蚀时反应腔压范围为30mT~80mT,射频(RF)功率为:源功率500~1000W,偏压功率:200~700W。
参考附图7,采用第一刻蚀气体执行第一次层间介质层刻蚀,在层间介质层204内形成大小不同的多个开口,当最大的开口210暴露出第一底部抗反射层203时停止刻蚀;
所述最大的开口210的开口截面直径范围为0.8~1.2um。
第一刻蚀气体在刻蚀过程中生成聚合物较少,具有开口越大,刻蚀速度越快的特性,因此,其对大开口的刻蚀速度快,当最大的开口暴露出第一底部抗反射层时停止刻蚀,此时,本步骤已经完成了对层间介质层的大部分刻蚀,由于其对小开口的刻蚀速度较慢,此时,小尺寸的开口还没有刻穿层间介质层,暴露出第一底部抗反射层。
所述的第一次层间介质层刻蚀例如是等离子体干法刻蚀,所述的第一刻蚀气体包含C4F8和CF4,进一步的,所述的第一刻蚀气体还包含O2/Ar,执行等离子体刻蚀时反应腔压范围为10~30mT,射频(RF)功率为:源功率1500~2500W,偏压功率:2000~3500W。
更进一步,所述的刻蚀气体C4F8的流量范围为40~50sccm,CF4的流量范围为15~20sccm。
O2的流量范围15~25sccm,Ar的流量范围为600~800sccm。
参考附图8,采用第二刻蚀气体执行第二次层间介质层刻蚀,当最小的开口220暴露出第一底部抗反射层203时停止刻蚀;
所述最小的开口220的开口截面直径范围为0.2~0.3um。
所述的第二刻蚀气体对层间介质层以及第一底部抗反射层的刻蚀选择比范围为20~30∶1。
所述的第二刻蚀气体在刻蚀过程中生成聚合物较多,具有开口越大,刻蚀速度越慢的特性,其对小开口的刻蚀速度大于对大开口的刻蚀速度,因此,第二次层间介质层刻蚀工艺对小开口内暴露出的层间介质层进一步刻蚀,当小开口暴露出第一底部抗反射层时,刻蚀工艺停止;在本次刻蚀工艺中,由于第二刻蚀气体对层间介质层和第一底部抗反射层的刻蚀选择比大,因此本刻蚀工艺中刻蚀气体只对大开口暴露出的第一底部抗反射层进行了微量的过刻蚀,大开口仍然停留在第一底部抗反射层上,因此,执行完毕第二次层间介质层刻蚀,形成了刻蚀深度基本相同的开口。
所述的第二次层间介质层刻蚀例如是等离子体干法刻蚀,所述的第二刻蚀气体包含C4F6,进一步的,所述的第一刻蚀气体还包含O2/Ar,执行等离子体刻蚀时反应腔压范围为10~30mT,射频(RF)功率为:源功率1500~2500W,偏压功率:2000~3000W。
更进一步,所述的刻蚀气体C4F6的流量范围为20~26sccm。
O2的流量范围为10~18sccm,Ar的流量范围为400~600sccm。
参考附图9,进行过刻蚀,去除残留的第一底部抗反射层,至大小不同的多个开口都暴露出刻蚀停止层,形成孔径不同的多个连接孔。
所述的过刻蚀工艺例如是等离子体干法刻蚀,刻蚀气体包含C4F8,进一步的,所述的第一刻蚀气体还包含O2/Ar,执行等离子体刻蚀时反应腔压范围为10~30mT,射频(RF)功率为:源功率1500~2500W,偏压功率:2000~3000W。
更进一步,所述的刻蚀气体C4F8的流量范围为20~26sccm。O2的流量范围为16~24sccm,Ar的流量范围为600~800sccm。
本发明虽然已以较佳实施例公开如上,但其并不是用来限定本发明,任何本领域技术人员在不脱离本发明的精神和范围内,都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改,因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰,均属于本发明技术方案的保护范围。

Claims (11)

1.一种连接孔的形成方法,其特征在于,包括:
提供半导体衬底,所述半导体衬底的表面具有金属层;在所述的金属层表面依次形成有刻蚀停止层,第一底部抗反射层,层间介质层以及第二底部抗反射层;
在第二底部抗反射层上形成光阻图案,所述光阻图案的开口大小不同;
以光阻为掩膜,刻蚀第二底部抗反射层至暴露出层间介质层;
采用第一刻蚀气体执行第一次层间介质层刻蚀,在层间介质层内形成大小不同的多个开口,当最大的开口暴露出第一底部抗反射层时停止刻蚀;
采用第二刻蚀气体执行第二次层间介质层刻蚀,当最小的开口暴露出第一底部抗反射层时停止刻蚀;
进行过刻蚀,去除残留的第一底部抗反射层,至大小不同的多个开口都暴露出刻蚀停止层,形成孔径不同的多个连接孔。
2.根据权利要求1所述的连接孔的形成方法,其特征在于,所述的第一刻蚀气体和第二刻蚀气体对层间介质层的刻蚀速度与开口大小成反比例关系。
3.根据权利要求2所述的连接孔的形成方法,其特征在于,所述的第二刻蚀气体对层间介质层和刻蚀停止层的刻蚀选择比为20~30∶1。
4.根据权利要求3所述的连接孔的形成方法,其特征在于,所述的第一刻蚀气体包括C4F8和CF4
5.根据权利要求4所述的连接孔的形成方法,其特征在于,所述的第一刻蚀气体还包含O2和Ar。
6.根据权利要求5所述的连接孔的形成方法,其特征在于,所述的C4F8的流量为40~50sccm,CF4的流量为15~20sccm。
7.根据权利要求3所述的连接孔的形成方法,其特征在于,所述的第二刻蚀气体包括C4F6
8.根据权利要求7所述的连接孔的形成方法,其特征在于,所述的第二刻蚀气体还包括O2和Ar。
9.根据权利要求8所述的连接孔的形成方法,其特征在于,所述的C4F6的流量为20~26sccm。
10.根据权利要求1至9中任一项所述的连接孔的形成方法,其特征在于,所述的层间介质层为氧化硅,所述的第一底部抗反射层为氮氧化硅或者氮化硅。
11.根据权利要求1至9中任一项所述的连接孔的形成方法,其特征在于,所述的第二底部抗反射层为氮氧化硅或者氮化硅,所述的刻蚀停止层为氮化钛或者钛和氮化钛的复合层。
CN201210114135.1A 2012-04-17 2012-04-17 连接孔的形成方法 Active CN102623396B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201210114135.1A CN102623396B (zh) 2012-04-17 2012-04-17 连接孔的形成方法
US13/721,070 US8658531B2 (en) 2012-04-17 2012-12-20 Method of forming connection holes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210114135.1A CN102623396B (zh) 2012-04-17 2012-04-17 连接孔的形成方法

Publications (2)

Publication Number Publication Date
CN102623396A true CN102623396A (zh) 2012-08-01
CN102623396B CN102623396B (zh) 2014-05-14

Family

ID=46563227

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210114135.1A Active CN102623396B (zh) 2012-04-17 2012-04-17 连接孔的形成方法

Country Status (2)

Country Link
US (1) US8658531B2 (zh)
CN (1) CN102623396B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051256A (zh) * 2013-03-14 2014-09-17 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN104616971A (zh) * 2013-11-05 2015-05-13 中芯国际集成电路制造(上海)有限公司 压力传感器及其形成方法
CN105336849A (zh) * 2014-06-12 2016-02-17 中芯国际集成电路制造(上海)有限公司 Mram器件的形成方法
US9530728B2 (en) 2013-03-14 2016-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
CN106298503A (zh) * 2015-05-21 2017-01-04 北京北方微电子基地设备工艺研究中心有限责任公司 一种深度负载可调的刻蚀方法
CN107134456A (zh) * 2017-05-10 2017-09-05 上海格易电子有限公司 一种半导体存储器件及其制备方法
WO2021190406A1 (zh) * 2020-03-23 2021-09-30 长鑫存储技术有限公司 半导体刻蚀方法
CN115939030A (zh) * 2022-12-27 2023-04-07 上海铭锟半导体有限公司 一种无停止层接触孔刻蚀的方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6486137B2 (ja) * 2015-02-16 2019-03-20 キヤノン株式会社 半導体装置の製造方法
US11289402B2 (en) 2019-02-22 2022-03-29 Samsung Electronics Co., Ltd. Semiconductor device including TSV and method of manufacturing the same
KR102593266B1 (ko) 2019-07-17 2023-10-26 삼성전자주식회사 반도체 장치 및 반도체 패키지
KR102677511B1 (ko) 2019-07-19 2024-06-21 삼성전자주식회사 반도체 장치 및 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1707788A (zh) * 2004-05-25 2005-12-14 恩益禧电子股份有限公司 半导体器件及其制造方法
US20070264817A1 (en) * 2006-05-11 2007-11-15 Toshiba America Electronic Components, Inc. Via Line Barrier and Etch Stop Structure
CN101202243A (zh) * 2006-12-13 2008-06-18 上海华虹Nec电子有限公司 嵌入式闪存器件中悬浮式刻蚀阻挡层接触孔的刻蚀方法
CN102237272A (zh) * 2010-05-07 2011-11-09 瑞萨电子株式会社 半导体装置和半导体装置制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6974766B1 (en) * 1998-10-01 2005-12-13 Applied Materials, Inc. In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
US6635583B2 (en) * 1998-10-01 2003-10-21 Applied Materials, Inc. Silicon carbide deposition for use as a low-dielectric constant anti-reflective coating
US6756321B2 (en) * 2002-10-05 2004-06-29 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a capping layer over a low-k dielectric with improved adhesion and reduced dielectric constant
KR100586165B1 (ko) * 2003-12-30 2006-06-07 동부일렉트로닉스 주식회사 바닥 반사 방지 코팅 방법
US7001836B2 (en) * 2004-03-25 2006-02-21 Taiwan Semiconductor Manufacturing Company Two step trench definition procedure for formation of a dual damascene opening in a stack of insulator layers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1707788A (zh) * 2004-05-25 2005-12-14 恩益禧电子股份有限公司 半导体器件及其制造方法
US20070264817A1 (en) * 2006-05-11 2007-11-15 Toshiba America Electronic Components, Inc. Via Line Barrier and Etch Stop Structure
CN101202243A (zh) * 2006-12-13 2008-06-18 上海华虹Nec电子有限公司 嵌入式闪存器件中悬浮式刻蚀阻挡层接触孔的刻蚀方法
CN102237272A (zh) * 2010-05-07 2011-11-09 瑞萨电子株式会社 半导体装置和半导体装置制造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051256A (zh) * 2013-03-14 2014-09-17 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US9530728B2 (en) 2013-03-14 2016-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
CN104616971A (zh) * 2013-11-05 2015-05-13 中芯国际集成电路制造(上海)有限公司 压力传感器及其形成方法
CN104616971B (zh) * 2013-11-05 2018-03-09 中芯国际集成电路制造(上海)有限公司 压力传感器及其形成方法
CN105336849B (zh) * 2014-06-12 2018-01-09 中芯国际集成电路制造(上海)有限公司 Mram器件的形成方法
CN105336849A (zh) * 2014-06-12 2016-02-17 中芯国际集成电路制造(上海)有限公司 Mram器件的形成方法
CN106298503A (zh) * 2015-05-21 2017-01-04 北京北方微电子基地设备工艺研究中心有限责任公司 一种深度负载可调的刻蚀方法
CN106298503B (zh) * 2015-05-21 2019-02-19 北京北方华创微电子装备有限公司 一种深度负载可调的刻蚀方法
CN107134456A (zh) * 2017-05-10 2017-09-05 上海格易电子有限公司 一种半导体存储器件及其制备方法
CN107134456B (zh) * 2017-05-10 2019-11-26 上海格易电子有限公司 一种半导体存储器件及其制备方法
WO2021190406A1 (zh) * 2020-03-23 2021-09-30 长鑫存储技术有限公司 半导体刻蚀方法
CN115939030A (zh) * 2022-12-27 2023-04-07 上海铭锟半导体有限公司 一种无停止层接触孔刻蚀的方法
CN115939030B (zh) * 2022-12-27 2024-02-20 上海铭锟半导体有限公司 一种无停止层接触孔刻蚀的方法

Also Published As

Publication number Publication date
US8658531B2 (en) 2014-02-25
US20130273742A1 (en) 2013-10-17
CN102623396B (zh) 2014-05-14

Similar Documents

Publication Publication Date Title
CN102623396B (zh) 连接孔的形成方法
US20060240661A1 (en) Method of preventing damage to porous low-K materials during resist stripping
CN1318917C (zh) 利用氟化氩曝光光源制造半导体器件的方法
CN108257919A (zh) 随机动态处理存储器元件的形成方法
US12069859B2 (en) Semiconductor structure with high inter-layer dielectric layer and manufacturing method thereof
SG187508A1 (en) Reducing damage to low-k materials during photoresist stripping
CN102403269A (zh) 干法刻蚀第一金属层的方法
CN101587838A (zh) 在电介质层上形成孔的方法
TW202029368A (zh) 在半導體裝置中形成孔結構的方法
KR20030000137A (ko) 반도체소자의 제조방법
CN110197788B (zh) 栅极凹槽的形成方法
KR20080060020A (ko) 반도체 소자의 제조방법
JP2007027291A (ja) 半導体装置およびその製造方法
KR100371835B1 (ko) 반도체 장치의 배선 제조 방법
CN102446814A (zh) 双镶嵌结构的形成方法
CN105047590A (zh) 一种具有蓝宝石薄片的光谱反射计
KR100443351B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100377163B1 (ko) 반도체소자의 폴리실리콘 플러그 형성 방법
KR20030055802A (ko) 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법
KR100265828B1 (ko) 반도체소자 제조방법
KR100451989B1 (ko) 반도체소자의 금속배선 형성방법
KR20010063707A (ko) 반도체 소자의 캐패시터 제조 방법
KR100427718B1 (ko) 반도체 소자의 제조 방법
KR100843903B1 (ko) 반도체 소자의 제조방법
TW413904B (en) Method for forming a dual damascene structure on the surface of a semiconductor chip

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant