CN1707788A - 半导体器件及其制造方法 - Google Patents

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Abstract

在半导体衬底上形成下层互连，该下层互连包括第一阻挡金属层、互连金属层和第二阻挡金属层，并且其上形成层间电介质。在具有光刻胶的情况下进行蚀刻，该光刻胶用于限定第一通路的开口和具有比第一通路的开口大的底面积的第二通路的开口，从而在层间电介质中形成第一通孔和第二通孔。由于第二通孔具有比第二通孔大的直径，第二通孔先于第一通孔被打开，并且在第二通孔的底部首先暴露出下层互连。

Description

半导体器件及其制造方法
本申请基于日本专利申请No.2004-155303，这里引进其内容作为参考。
技术领域
本发明涉及一种包括用于电连接下层金属层至另一导体的通路的半导体器件，以及制造这种半导体器件的方法。
背景技术
在半导体器件中，通路用作连接由例如铝构成的互连至位于另一层中的芯片的电极。该通路通过在通孔中填充导电材料而形成。
但是，形成通路通常会引发互连与通路之间的接触电阻增加的问题。为了解决该问题，日本未决专利公开No.2004-134610提出了在以例如钨(W)的金属材料填充通孔之前，在通孔中供应具有还原效应的氟化气体的工艺，以便去除引起电阻增加的物质。
发明内容
根据本发明，提供一种半导体器件，包括：半导体衬底；在半导体衬底上提供的金属层；在金属层上提供的绝缘层；在绝缘层中提供的与金属层连接的第一通路，用于电连接金属层至其它导体；和在绝缘层中提供的与金属层连接的第二通路，其具有比第一通路更大的直径。
下层互连与通路之间的接触电路的升高可归结于以下事实：当下层互连连接到大电容，或为大于100μm2的浮置互连时，互连容易带电，且当形成到达下层互连的通孔时，互连中积累的电荷与蚀刻气体或阻挡金属材料反应，由此导致相关材料的恶化。如上构造的半导体器件在形成连接金属层与其它导体的通路的通孔之前，从例如互连的金属层中去除该电荷，由此防止下层金属层与通路之间的接触电阻增加。
根据本发明的半导体器件，金属层可以是互连或电极。第一通路用来电连接下层金属层至其它导体。第二通路通过在开口中填充导电材料而形成，在第一绝缘层中开口用于第一通路的通孔的同时形成该开口，从而在该开口中比在用于第一通路的通孔中更早地暴露出下层金属层，以由此去除金属层的电荷。第二通路位于与第一通路并置的位置。
半导体器件可包括两个或更多第一通路，在这种情况下第一通路制造为通常相等的直径。而且，半导体器件可包括两个或多个第二通路。
绝缘层可以是现有技术中广泛使用的层间电介质，例如氧化层、氮化层或有机材料层。
图6A和6B是示出通孔形成期间通孔尺寸与绝缘层上的蚀刻速率之间的关系的图。图6A示出通路的面积尺寸与蚀刻速率之间的关系，图6B示出通路直径与蚀刻速率之间的关系。这里，应用硅氧化物层作为绝缘层，C4F8作为蚀刻气体。
从图6A和6B可以看出，通路面积或通路直径越大，得到的蚀刻速率越高。换句话说，证实了通路面积或通路直径越大，打开通孔就越快。基于与通孔的形成有关的该发现，发明人实现了本发明。
根据本发明，在金属层上，在第一通路侧提供有具有比第一通路更大直径并由此具有更大面积的第二通路。如已经证实的关于其中填充通路材料的形成通孔，具有更大面积的通孔形成得更快。因此，当如本发明的半导体器件中那样形成用于第一通路的通孔和用于第二通路的其它通孔时，由于第二通孔首先打开，因此在第二通孔的底部首先暴露出金属层。这引起蚀刻气体与第二通孔底部的金属层反应，由此可能积累在金属层上的电荷被去除。当接着在第一通孔的底部暴露出金属层时，金属层不再带电，因此可防止金属层在第一通孔的底部恶化。因此，可抑制第一通路和下层金属层之间的接触电阻增加。
在根据本发明的半导体器件，第二通路可以是不电连接到其它导体的虚设通路。
如上所述，通过在用于形成第一通孔之前从下层金属层去除电荷的开口(第二通孔)中填充导电材料而形成第二通路。换句话说，形成第二通路的目的不是提供下层金属层和其它导体之间的连接，由此第二通路不必电连接到其它导体。但是，这并不限制第二通路的位置，而且第二通路也可以电连接到其它导体。这里，其它导体可以是在例如上层中的金属层。在该情况下，由于下层金属层与该其它导体之间的电连接通过第一通路来实现，所以金属层和该其他导体可有效地电连接，即使第二通路和下层金属层之间存在高接触电阻。
在根据本发明的半导体器件中，金属层可以包括互连金属层和在互连金属层上的阻挡金属层，并且第一通路和第二通路可以位于阻挡金属层上。
互连金属层可以是由铝、铜、银或包含这些金属的一种或多种的合金构成。阻挡金属层可包括钛氮化物层。因此，可构造金属层以便包括铝互连，其上提供钛氮化物层作为阻挡金属层。在如此结构中，当形成通孔时，易于发生金属层(钛氮化物层)的恶化。但是，由于根据本发明在形成第一通孔时，金属层不再带电，因此在第一通孔的底部暴露出的金属层可免于恶化。因此，本发明能够防止金属层与第一通路之间的接触电阻的增加。
在根据本发明的半导体器件中，金属层可包括铝、铜、银或多晶硅。金属层还可以是由铝、铜、银或包含这些金属的一种或多种的合金构成的互连，或由多晶硅构成的电极。
在根据本发明的半导体器件中，第一通路和第二通路可包括钨。而且，可以用与构成金属层的材料相似的材料来形成通路。
根据本发明，提供一种制造半导体器件的方法，包括：在半导体衬底上形成金属层；在金属层上形成绝缘层；使用限定了预定图形的掩模进行蚀刻，以便在第一绝缘层中形成第一通孔和具有比第一通孔直径更大的第二通孔，以由此暴露出金属层的上表面；其中进行蚀刻包括：进行蚀刻使得金属层在第二通孔的底部比在第一通孔中先暴露出来。
如此布置的方法，第一通孔具有形成用于电连接下层金属层至其它导体的第一通路的目的。在用导电材料填充第一通孔时形成第一通路。在第一通孔形成的同时在绝缘层中形成第二通孔，具有比在第一通孔中更早地通过通孔露出其中的下层金属层的目的，以由此去除金属层的电荷。当以导电材料填充第二通孔时形成第二通路。
在根据本发明的方法中，进行蚀刻可包括使用包含卤素的蚀刻气体进行蚀刻。
当使用包含诸如氟的卤素的蚀刻气体时，在形成通孔期间易于引起恶化。但是，由于根据本发明在形成第一通孔以形成第一通路时，金属层不再带电，所以在第一通孔底部暴露出的金属层可免于恶化。因此，本发明能够防止金属层和第一通路之间的接触电阻增加。
根据本发明，提供一种制造半导体器件的方法，包括：在半导体衬底上形成金属层；在金属层上形成绝缘层；使用限定了预定图形的掩模进行蚀刻，以便在绝缘层中形成第一通孔和第二通孔，以由此暴露出金属层的上表面；在第一通孔和第二通孔中填充导电材料以便形成第一通路和第二通路；以及在第一通路上形成连接到第一通路而不连接到第二通路的导体；其中暴露出金属层的上表面的步骤包括在以下条件进行蚀刻：使得在第二通孔底部比在第一通孔中的更早地暴露出金属层。
在如此布置的方法中，第一通孔具有形成用于电连接下层金属层至其它导体的第一通路的目的。在第一通孔形成的同时在绝缘层中形成第二通孔，其具有比在第一通孔中更早地通过通孔暴露出其中的下层金属层的目的，由此去除金属层的电荷。为了该目的，大致确定绝缘层的性质、第一通孔和第二通孔的直径以及蚀刻条件，使得先于第一通孔去除第二通孔，且由此在第二通孔底部比在第一通孔中更早地暴露出金属层。在示例中，把第二通孔的直径设置为比所述的第一通孔的直径更大，由此先于第一通孔去除第二通孔。但是，本发明不限于该布置，而是还可包括更改其它条件以便于达到相似的效果。例如，可以在由所使用的蚀刻气体提供较高的蚀刻速率的绝缘层中形成第二通孔，并且可以在由相同蚀刻气体提供较低蚀刻速率的绝缘层中形成第一通孔。该布置也可以使得第二通孔先于第一通孔被去除。
因此，关于电连接下层金属层至其它导体的通路，本发明能够最小化通路电阻。
附图说明
从结合附图的下述说明中，本发明的上述和其它目的、优点和特征将更加显而易见，其中：
图1A到1C是顺序地示出根据本发明的实施例的半导体器件的制造工艺的截面示意图；
图2A到2C是顺序地示出根据实施例的半导体器件的制造工艺的截面示意图；
图3是示出根据实施例的半导体器件的截面示意图；
图4A和4B是示出根据本发明的示例的互连图形的平面示意图；
图5是示出根据示例的对于下层金属的不同面积，上层第一端子和上层第二端子之间的电阻值的图；以及
图6A和6B是示出形成通孔期间，绝缘层上的通孔尺寸与蚀刻速率之间的关系的图。
具体实施方式
现在，参考说明性实施例在此描述本发明。本领域技术人员将理解，使用本发明的讲述可以完成多种可选实施例并且本发明不限于示例性目的所描述的实施例。
图1A-1C、2A-2C和3是顺序地示出根据本发明的实施例的半导体器件的制造工艺的截面示意图。
首先，在半导体衬底(未示出)上的SiOx层(未示出)上形成第一阻挡金属层102。第一阻挡金属层102可以由钛(Ti)膜和钛氮化物(TiN)膜构成，或仅由TiN膜构成。接着在第一阻挡金属层102上形成互连金属层104。互连金属层104可以由低电阻金属例如铝、铜、银或包含这些的一种或多种的合金构成。在互连金属层104上，形成第二阻挡金属层106。与第一阻挡金属层相同，第二阻挡金属层106可由钛(Ti)膜和钛氮化物(TiN)膜构成，或仅由TiN膜构成。通过例如溅射工艺可以形成第一阻挡金属层102、互连金属层104和第二阻挡金属层106。随后是以预定布图来构图第一阻挡金属层102、互连金属层104和第二阻挡金属层106。如此，完成下层互连101的形成。根据本实施例，下层互连101可以是具有大约100μm2面积的大电容的互连。
此后，在第二阻挡金属层106上形成层间电介质108。层间电介质108可以由低电介质膜制成，换句话说，诸如氧化膜、氮化膜的低k膜，或有机材料膜。在层间电介质108上，提供限定第一通路的开口111(下文称为第一通路开口)和第二通路的开口112(下文称为第二通路开口)的光刻胶110。这里，第二通路开口112形成为具有比第一通路开口111大的底面积。在此阶段，得到如图1A所示的半导体器件。在本实施例中，第一通路的目的是如后所述的电连接下层互连101至上层互连。这里第二通路是虚设通路，不涉及下层互连101至上层互连的连接。
参考图1B，使用蚀刻气体进行蚀刻工艺，且以光刻胶110为掩模，以便在层间电介质108中形成第一通孔113和第二通孔114。可用的蚀刻气体的示例包括CF族气体，诸如C4F8、C5F8、CH2F2、CHF3、CF4、C2F6、C3F8或F族气体，诸如SF6或NF3。具体地，优选使用C4F8、C5F8、CH2F2和CHF3。
该工艺中，由于形成第二通路开口112以具有比第一通路开口111大的底面积，因此第二通孔114比第一通孔113更快地打开。因此，如图1B所示，在第一通孔113到达第二阻挡金属层106之前，第二通孔114到达第二阻挡金属层106。在第二阻挡金属层106在此阶段带电的情况下，第二阻挡金属层106一旦被暴露就会与蚀刻气体反应，由此引起恶化。但是根据本实施例，由于在第二通孔114中比在第一通孔113中更早地露出第二阻挡金属层106，所以当第二阻挡金属层106带电时，在第二通孔114的底部发生第二阻挡金属层106的恶化。
蚀刻工艺继续进行，直到在第一通孔113的底部露出第二阻挡金属层106(图1C)。如上述，尽管在蚀刻工艺之前第二阻挡金属层106已经带电，但是在第二阻挡金属层106在第一通孔113的底部暴露之前，第二阻挡金属层首先在第二通孔114的底部暴露，且与蚀刻气体反应。因此，当在第一通孔113的底部暴露出第二阻挡金属层106时，第二阻挡金属层106不再带电。由此，该工艺防止在第一通孔113底部的第二阻挡金属层106的恶化。
接着进行例如等离子体灰化工艺，以去除光刻胶110(图2A)。
此后，去除在第一通孔113和第二通孔114的底部中露出的部分第二阻挡金属层106，例如通过RF(高频波)溅射蚀刻工艺(图2B)。如此消除了例如钛氧化物(TiOn)的氧化物。
继续到图2C，在第一通孔113与第二通孔114中填充导电材料，由此形成第一通路115和第二通路116。例如第一通路115和第二通路116如下形成。在第一通孔113和第二而通孔114中通过溅射形成诸如TiN膜的阻挡金属层，且在第一通孔113和第二通孔114中进行CVD工艺填充例如W的通路材料。接着进行CMP(化学机械抛光)，露出层间电介质108，由此去除位于第一通孔113和第二通孔114外部的阻挡金属和通路材料。以此方式，完成第一通路115和第二通路116。
然后，在第一通路115上形成包括具有预定图形的第三阻挡金属层118、第二互连金属层120和第四阻挡金属层122的上层互连117，如图3所示。该步骤完成了半导体器件100的形成，其中下层互连101和上层互连117通过第一通路115相连。
根据本实施例，形成第二通路116的目的不是提供在下层互连101和上层互连117之间的连接，由此第二通路116不必电连接到上层互连117。但是，这不限制第二通路116的位置，而且只要第二通路116电连接到下层互连101，其就可以位于任何位置。例如，上层互连117可以形成为延伸到第二通路116上。
对于根据本实施例的半导体器件100，当形成用于连接下层互连与上层互连的第一通路时，可同时形成作为虚设通路的第二通路，从而抑制第一通路与下层互连之间的接触电阻的增加。由于第二通路的位置没有被具体地界定，这种布置通过简单工艺而不需要任何附加工艺步骤就能够抑制半导体器件中第一通路与下层互连之间的接触电阻的增加。
示例
(第一示例)
图4A和4B是示出根据该示例的互连图形的平面示意图。图4A描述了整个的互连图形，图4B是图4A中虚线140所包围的部分的放大图。
互连图形包括在硅晶片上的下层金属124，在下层金属124上的上层第一端子126、上层第二端子128、上层第三端子130和上层第四端子132，连接上层第一端子126和上层第三端子130的上层第一互连134，以及连接上层第二端子128和上层第四端子132的上层第二端子136。下层金属124由铝和阻挡金属层(Ti膜和TiN膜)构成。如图4B所示，上层第二互连136通过第一通路115连接到下层金属124。尽管未示出，上层第一端子126通过与第一通路115相同尺寸的通路也连接到下层金属124。下层金属124另外连接到第二通路116，第二通路116具有比第一通路115大的截面积。注意，第二通路116不连接到上层第二互连136。
图5是示出了在如此结构的互连图形中，对于下层金属124的不同面积尺寸，上层第一端子126和上层第二端子128之间的电阻值的图。这里，把第一通路115的直径设置为0.28μm，且把虚设通路116的面积设置为0.28×0.56μm，0.28×1.12μm，0.28×2.24μm，0.28×10μm。而且，对于相同的互连图形，在没有第二通路116时测量了上层第一端子126和上层第二端子128之间的电阻值。
从图5看出，当没有第二通路116时，随着下层金属124的尺寸增加，上层第一端子126与上层第二端子128之间的电阻值变大。当具有第二通路116时，即使下层金属124变大，上层第一端子126与上层第二端子128之间的电阻值几乎不增加。
鉴于该结果，认为下层金属124随着其面积的增加变得更加容易带电，并且当没有第二通路116时，在通孔底部的下层金属124当在形成第一通路115的通孔的工艺中被暴露时发生恶化。另一方面，当具有第二通路116时，由于第二通路116的通孔中的下层金属124首先被暴露出，则下层金属124的电荷在那时被去除并且由此下层金属124在第一通路115的通孔中被暴露出时不会发生恶化，尽管下层金属124带电且具有较大的面积。因此，证实如此布置能够抑制下层金属124和第一通路115之间的接触电阻的增加。
(第二示例)
在硅晶片上形成每个都具有不同电容值的不同MOS(金属氧化物半导体)。形成MOS使得每个具有不同的MOS电容面积或栅极氧化层厚度。每个MOS通过连接通路被连接到每个MOS上的两个金属层。接着，在具有或不具有比连接通路更大直径的虚设通路的情况下，测量两个金属层之间的电阻值。结果，证实当电容值相同时，包括虚设通路的图形中的电阻的增加小于不具有虚设通路的图形中的电阻增加。
尽管参照附图描述了根据本发明的实施例和示例，应当理解它们仅仅是示例性并且可对前述结构进行各种修改。
虽然根据前述实施例在下层互连中具有通路，本发明还可应用于电极上的通路的形成。例如，本发明适用于电容器上由钨构成的连接通路的形成，该电容器包括在硅衬底上的阱构成的第一电极，和经由硅氧化物层在其上提供的多晶硅构成的第二电极。在这种情况下，如果在其上形成通孔时多晶硅带电，在蚀刻气体和多晶硅之间发生反应，其导致第二电极上氧化层的形成，由此导致与通孔的接触电阻的增加。但是，引入根据本发明的方法，能够抑制通孔和第二电极之间的接触电阻的增加。
显然，本发明不限于上述实施例，在不脱离本发明的范围和精神的情况下可以进行修改和改变。

Claims (17)

1.一种半导体器件，包括：
半导体衬底；
在所述半导体衬底上的金属层；
在所述金属层上的绝缘层；
与所述金属层连接的所述绝缘层中的第一通路，其用于电连接所述金属层至其它导体；以及
与所述金属层连接的所述绝缘层中的第二通路，其具有比所述第一通路大的直径。
2.根据权利要求1的半导体器件，其中所述第二通路是不电连接到所述其它导体的虚设通路。
3.根据权利要求1的半导体器件，其中所述金属层包括互连金属层和在所述互连金属层上的阻挡金属层，并且所述第一通路和所述第二通路在所述阻挡金属层上。
4.根据权利要求2的半导体器件，其中所述金属层包括互连金属层和在所述互连金属层上的阻挡金属层，并且所述第一通路和所述第二通路在所述阻挡金属层上。
5.根据权利要求3的半导体器件，其中所述互连金属层由铝、铜、银，或包含这些金属中的一种或多种的合金构成。
6.根据权利要求4的半导体器件，其中所述互连金属层由铝、铜、银或包含这些金属中的一种或多种的合金构成。
7.根据权利要求3的半导体器件，其中所述阻挡金属层包括钛氮化物层。
8.根据权利要求4的半导体器件，其中所述阻挡金属层包括钛氮化物层。
9.根据权利要求5的半导体器件，其中所述阻挡金属层包括钛氮化物层。
10.根据权利要求1的半导体器件，其中所述金属层包括铝、铜、银或多晶硅。
11.根据权利要求2的半导体器件，其中所述金属层包括铝、铜、银或多晶硅。
12.根据权利要求1的半导体器件，其中所述第一通路和第二通路包括钨。
13.根据权利要求2的半导体器件，其中所述第一通路和第二通路包括钨。
14.一种制造半导体器件的方法，包括：
在半导体衬底上形成金属层；
在所述金属层上形成绝缘层；
使用限定了预定图形的掩模进行蚀刻，以便在所述绝缘层中形成第一通孔和具有比所述第一通孔大的直径的第二通孔，以由此暴露出所述金属层的上表面；
其中所述进行所述蚀刻包括进行所述蚀刻使得在所述第二通孔的底部比在所述第一通孔中首先暴露出所述金属层。
15.根据权利要求14的方法，其中在所述进行所述蚀刻中使用包含卤素的蚀刻气体。
16.根据权利要求14的方法，在所述进行所述蚀刻之后还包括：
在所述第一通孔和所述第二通孔中填充导电材料，以便形成第一通路和第二通路；以及
在所述第一通路上形成连接到所述第一通路但不连接到所述第二通路的导体。
17.根据权利要求15的方法，在所述进行所述蚀刻之后还包括：
在所述第一通孔和所述第二通孔中填充导电材料，以便形成第一通路和第二通路；以及
在所述第一通路上形成连接到所述第一通路但不连接到所述第二通路的导体。
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