JP2003218199A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2003218199A
JP2003218199A JP2002012427A JP2002012427A JP2003218199A JP 2003218199 A JP2003218199 A JP 2003218199A JP 2002012427 A JP2002012427 A JP 2002012427A JP 2002012427 A JP2002012427 A JP 2002012427A JP 2003218199 A JP2003218199 A JP 2003218199A
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JP2002012427A
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Yoji Ashihara
洋司 芦原
Toshinori Imai
俊則 今井
Takeshi Fujiwara
剛 藤原
Bungo Nameki
文吾 行木
Yu Shiraishi
結 白石
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 Ａｌ配線を有する半導体装置の製造歩留まり
を向上することのできる技術を提供する。 【解決手段】 径が互いに異なる２種類のビア３ａ，３
ｂの内部を含む半導体基板１上にタングステン膜を堆積
し、続いてこのタングステン膜をエッチバック法で加工
して、径が相対的に小さいビア３ａの内部にタングステ
ン膜からなるプラグ８ａを形成し、径が相対的に大きい
ビア３ｂの側壁にタングステン膜からなるスペーサ８ｂ
を形成する。その後アルミニウム膜１０を主導体層とす
る配線１２を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、アルミニウム（Ａｌ）膜を主導体層
とした配線を有する半導体装置に適用して有効な技術に
関する。
【０００２】
【従来の技術】半導体装置に形成される多層配線の大半
は、Ａｌ合金配線により構成されており、配線パターン
の微細化、配線の多層化とともにＡｌ合金配線の高信頼
度化に対する要求は高まっている。
【０００３】Ａｌ合金配線の不良現象として、たとえば
シリコン（Ｓｉ）析出、エレクトロマイグレーション、
ストレスマイグレーションなどを挙げることができる
が、これら不良現象に対しては、様々な対策が採られて
いる。その一つに、Ａｌ合金配線の上層および下層にバ
リアメタルを重ねる積層Ａｌ配線構造がある。
【０００４】本発明者は、バリアメタルにタングステン
（Ｗ）膜を採用した積層Ａｌ配線の製造方法について検
討した。以下は、本発明者によって検討された技術であ
り、その概要は次のとおりである。
【０００５】まず、基板上に形成された半導体素子を覆
って層間絶縁膜を形成した後、層間絶縁膜の所望する部
分に、径が互いに異なる複数種類のビア（via）を形成
する。次いで半導体基板上に第１Ｗ膜、Ａｌ膜および第
２Ｗ膜を下層から、たとえばスパッタ法で順次堆積して
積層膜を形成する。第１および第２Ｗ膜は、バリアメタ
ルとして機能する。その後、フォトリソグラフィ技術に
より上層積層膜上に配線パターンと同じ形状のレジスト
パターンを形成し、それをマスクとしたドライエッチン
グによって積層膜を加工して、Ａｌを主導体層とする積
層Ａｌ配線を形成する。
【０００６】
【発明が解決しようとする課題】ところが、バリアメタ
ルにＷ膜を採用した積層Ａｌ配線を有する半導体装置技
術においては、以下の問題があることを本発明者は見い
だした。
【０００７】半導体装置の高集積化に伴い、ビアは微細
化され、さらにビアの高アスペクト比化も進んでいる。
このため、径が相対的に大きいビアでは、ビアの内部に
第１Ｗ膜、Ａｌ膜および第２Ｗ膜からなる積層Ａｌ配線
が形成されても、径が相対的に小さいビアでは、ビアの
内部、特に底部に近い側壁ではほとんどＡｌ膜が堆積さ
れずに第１Ｗ膜のみで配線が繋がり、配線抵抗が増大し
てしまう。
【０００８】また、Ｗ膜はスパッタ法またはＣＶＤ（ch
emical vapor deposition）法で堆積されるが、接着性
が弱いことから、装置のチャンバ内に付着したＷが剥が
れてパーティクルとなり基板上に付着することがある。
さらに積層Ａｌ配線をドライエッチングで加工する際、
Ｗの残渣が生じやすいという問題もある。上記Ｗのパー
ティクルまたは残渣が生ずると隣接する配線間がショー
トし、半導体装置の信頼度の低下を引き起こしてしま
う。
【０００９】本発明の目的は、Ａｌ配線を有する半導体
装置の製造歩留まりを向上することのできる技術を提供
することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】本発明の半導体装置の製造方法は、シリコ
ンからなる半導体基板上に形成した絶縁膜に、径が互い
に異なる複数種類のビアを形成し、ビアの底部に半導体
基板の表面を露出する工程と、ビアの内部を含む絶縁膜
の上層にチタン膜および窒化チタン膜を下層から順に堆
積した積層膜を形成した後、半導体基板に熱処理を施し
てビアの底部にチタンシリサイド層を形成する工程と、
積層膜の上層にタングステン膜を形成する工程と、タン
グステン膜をエッチバック法で加工して、径が相対的に
小さいビアの内部にタングステン膜からなるプラグを形
成し、径が相対的に大きいビアの側壁にタングステン膜
からなるスペーサを形成する工程と、半導体基板上に第
１バリアメタル層、アルミニウムを９０％以上含む金属
膜および第２バリアメタル層を下層から順に形成する工
程と、第２バリアメタル層、金属膜、第１バリアメタル
層および積層膜を順次加工して、金属膜を主導体層とす
る配線を形成する工程とを有するものである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１４】（実施の形態１）本発明の一実施の形態で
ある半導体装置の製造方法の一例を図１〜図９に示す半
導体基板の要部断面図を用いて工程順に説明する。
【００１５】まず、Ｓｉ単結晶からなる半導体基板１上
にＭＩＳ（metal insulator semiconductor）トランジ
スタ、バイポーラトランジスタ、抵抗、容量素子などの
種々の半導体デバイスを形成した後、図１に示すよう
に、これら半導体デバイスを覆って層間絶縁膜２を形成
する。層間絶縁膜２は、たとえばＣＶＤ法で堆積された
シリコン酸化膜とすることができる。なお、この層間絶
縁膜２の表面をＣＭＰ（chemical vapor deposition）
法により平坦化してもよい。
【００１６】次に、フォトレジストパターンをマスクと
して層間絶縁膜２をドライエッチングし、層間絶縁膜２
に径が互いに異なるビア３ａ，３ｂを形成する。上記フ
ォトレジストパターンは、通常のフォトリソグラフィ技
術によって形成されている。すなわち、フォトレジスト
パターンは、半導体基板１上にフォトレジスト膜を塗布
した後、そのフォトレジスト膜に対して露光および現像
処理を施すことによりパターニングされる。
【００１７】層間絶縁膜２には、互いに径の異なる複数
種類のビアが形成されるが、図には、径が相対的に小さ
いビア３ａと径が相対的に大きいビア３ｂの２種類のビ
アを例示している。径が相対的に小さいビア３ａの径
は、たとえば０.２μｍ程度、径が相対的に大きいビア
３ｂの径は、たとえば０.６μｍ以上である。
【００１８】次に、半導体基板１の露出表面の反応層、
たとえば酸化膜を除去するために、バッファードフッ酸
水溶液などを用いて、半導体基板１に洗浄処理を施す。
その後、図２に示すように、ビア３ａ，３ｂの内部を含
む半導体基板１の全面に、１０〜５０ｎｍ程度の厚さの
チタン（Ｔｉ）膜４をスパッタ法で形成する。
【００１９】このＴｉ膜４は、たとえば以下のように形
成することができる。まず、スパッタ装置のチャンバ内
でランプ加熱により半導体基板１を加熱して、吸着水分
の脱離処理を行う。次いでＴｉをアルゴン（Ａｒ）ガス
を用いたマグネトロンスパッタ法により堆積させる。な
お、マグネトロンスパッタ法に限らず、指向性の優れる
コリメータスパッタ法、ロングスロースパッタ法または
イオン化スパッタ法を用いてもよく、これらの方法を用
いることにより、ビアのアスペクト比が相対的に大きい
場合でも、ビアの底部におけるＴｉ膜の被覆性を大きく
することができる。また、Ｔｉ膜４の形成にＣＶＤ法を
用いてもよい。ＣＶＤ法で形成されるＴｉ膜４の被覆性
はほぼ１００％であるので、層間絶縁膜２の平坦部分に
おけるＴｉ膜４の厚さとビア３ａ，３ｂの底部における
Ｔｉ膜４の厚さとをほぼ同じとすることができる。
【００２０】続いて、Ｔｉ膜４上に、５０〜１００ｎｍ
程度の厚さの窒化チタン（ＴｉＮ）膜５を、たとえばＡ
ｒ／窒素（Ｎ2）混合ガスを用いたスパッタ法により形
成する。このＴｉＮ膜５は、上記Ｔｉ膜４を成膜するス
パッタ装置を用いて成膜することができるが、Ｔｉター
ゲット表面の窒化成分によるシリサイド形成不良を防止
するために、ＴｉＮのスパッタ室を、Ｔｉのスパッタ室
とは別に設けることが望ましい。
【００２１】また、ＴｉＮ膜５は、コリメータスパッタ
法、ロングスロースパッタ法またはイオン化スパッタ法
で形成することができ、これらの方法を用いることによ
り、ビアのアスペクト比が相対的に大きい場合でも、ビ
アの底部におけるＴｉＮ膜５の被覆性を大きくすること
ができる。また、ＴｉＮ膜５は、ＣＶＤ法で形成するこ
とができ、これにより、平坦部分のＴｉＮ膜５の厚さと
ビア３ａ，３ｂの底部のＴｉＮ膜５の厚さとをほぼ同じ
とすることができる。
【００２２】次に、図３に示すように、半導体基板１に
Ｎ2雰囲気中で、６５０℃以上の温度で熱処理を施し
て、半導体基板１を構成するＳｉとＴｉ膜４とを反応さ
せることにより、低抵抗なシリサイド層６、たとえばチ
タンシリサイド（ＴｉＳｉ2）膜をＴｉＮ膜５と半導体
基板１との間に形成する。シリサイド層６を形成するこ
とで、ビア３ａ，３ｂの底部におけるコンタクト抵抗を
低減することができる。
【００２３】ところで、ＴｉＮ膜５を成膜した後に、半
導体基板１にＮ2雰囲気中でシリサイド化の熱処理を施
すと、ＴｉＮ膜５の窒化による応力とシリサイド層６の
形成による応力との差により、ＴｉＮ膜５にクラックが
入ることがある。このクラックが発生すると、ＴｉＮ膜
５上にＷ膜を形成する際に、反応ガスである六フッ化タ
ングステン（ＷＦ6）ガスが半導体基板１を構成するＳ
ｉをエッチングして、ビア３ａ，３ｂの底部におけるコ
ンタクト抵抗が高くなり、またビア３ａ，３ｂの底部に
Ｓｉが析出して接合リークが増加するなどの問題が生ず
る。
【００２４】そこで、上記Ｔｉ膜４を成膜するスパッタ
装置に熱処理用のチャンバが備わっている場合は、スパ
ッタ室でＴｉ膜４を成膜した後、高真空を破らずに半導
体基板１を熱処理用のチャンバへ搬送して、半導体基板
１にシリサイド化の熱処理を施してもよい。これによ
り、ビア３ａ，３ｂの底部の半導体基板１に与えるダメ
ージを防止することができる。
【００２５】次に、図４に示すように、ビア３ａ，３ｂ
の内部を含む半導体基板１の全面に、たとえば３００〜
６００ｎｍ程度の厚さのＷ膜７をＣＶＤ法で形成する。
反応ガスには、たとえばＷＦ6ガスおよびモノシラン
（ＳｉＨ4）ガスが用いられる。径が０.２μｍ程度のビ
ア３ａの内部はＷ膜７で完全に充填されるが、ＣＶＤ法
により成膜されるＷ膜７は段差被覆性がコンフォーマル
に近いため、膜厚分の厚さしか被覆できず、径が０.６
μｍ以上のビア３ｂの内部を完全に充填することはでき
ない。
【００２６】なお、ＣＶＤ法でＷ膜７を形成する前に、
スパッタ法でＷ膜を形成してもよい。スパッタ法で形成
したＷ膜は、バリアメタル層兼シード層として作用する
ので、ＣＶＤ法で反応ガスとして用いられるＷＦ6ガス
によるビア３ａ，３ｂの底部の半導体基板１に与えるダ
メージを防止することができる。スパッタ法によるＷ膜
の形成には、たとえばコリメータスパッタ法、ロングス
ロースパッタ法などを用いてもよい。
【００２７】次に、図５に示すように、Ｗ膜７を、たと
えばエッチバック法を用いて指向性エッチングする。こ
れにより、径が相対的に小さいビア３ａの内部にＷ膜７
からなるプラグ８ａが形成され、径が相対的に大きいビ
ア３ｂの側壁にＷ膜７からなるスペーサ８ｂが形成され
る。上記エッチバック法では、たとえば六フッ化イオウ
（ＳＦ6）、Ａｒおよび酸素（Ｏ2）混合ガスが用いら
れ、Ｗ膜７下のＴｉＮ膜５は、その成膜厚さの１０〜５
０％程度がエッチングされる。
【００２８】次に、図６に示すように、径が相対的に大
きいビア３ｂの内部を含む半導体基板１の全面に、１０
〜３０ｎｍ程度の厚さのバリアメタル層９を形成する。
バリアメタル層９は、たとえばＴｉ膜、ＴｉＮ膜または
Ｔｉ膜とＴｉＮ膜とからなる積層膜によって構成され
る。
【００２９】次に、図７に示すように、径が相対的に大
きいビア３ｂの内部を含む半導体基板１の全面にＡｌ膜
１０をスパッタ法で形成する。その後、４００〜５００
℃程度の温度により真空中でリフローを行う。ビア３ｂ
の側壁に、Ｗ膜７からなるスペーサ８ｂが形成されてい
ることから、段差被覆性よくＡｌ合金膜１０を半導体基
板１上に形成することができる。さらにリフロー時のＡ
ｌの滑りがよくなり、ビア３ｂの内部へのＡｌの埋め込
みが容易となる。
【００３０】次に、図８に示すように、Ａｌ膜１０の上
層に、１０〜３０ｎｍ程度の厚さのＴｉ膜および５０〜
１５０ｎｍ程度の厚さのＴｉＮ膜を下層から順にスパッ
タ法で堆積し、Ｔｉ膜およびＴｉＮ膜の積層膜からなる
バリアメタル層１１を形成する。この積層膜は、スパッ
タ室に導入されるガスをＡｒガスからＮ2ガスへ切り替
えることによって、同一スパッタ装置で形成することが
できる。なお、キャップ層１１を積層構造とせず、Ｔｉ
Ｎからなる単層膜で構成してもよい。
【００３１】次に、図９に示すように、フォトレジスト
パターンをマスクとして、バリアメタル層１１、Ａｌ膜
１０、バリアメタル層９、ＴｉＮ膜５およびＴｉ膜４を
順次エッチングして、Ａｌ膜１０を主導体層とする配線
１２を形成する。
【００３２】なお、本実施の形態１では、配線をＡｌ膜
１０で構成したが、９０％以上のＡｌを含むＡｌ合金膜
で配線を構成してもよい。たとえばＡｌ膜にＳｉ、銅
（Ｃｕ）などの不純物を０.１〜３％程度添加すること
により、エレクトロマイグレーション耐性を向上させる
ことができる。
【００３３】このように、本実施の形態１によれば、径
が相対的に小さいビア３ａの内部にはプラグ８ａが形成
されるので、このプラグ８ａを介して配線１２と半導体
基板１との良好な導通が得られる。一方、径が相対的に
大きいビア３ｂの側壁にはスペーサ８ｂが形成されるの
で、Ａｌ膜１０の良好な段差被覆性が得られて、Ａｌ膜
１０の断線または薄膜化による配線抵抗の増大を防ぐこ
とができる。さらに、Ａｌ膜１０を挟むバリアメタル層
９，１１をＴｉ系材料（Ｔｉ膜、ＴｉＮ膜またはＴｉ膜
とＴｉＮ膜とからなる積層膜）で構成することから、バ
リアメタル層９，１１にＷ膜を用いた場合よりも発塵や
エッチング残渣が抑えられる。これらにより、半導体基
板１上の層間絶縁膜２に径が互いに異なるビア３ａ，３
ｂが形成された場合、Ａｌ膜１０を主導体層とする配線
１２の製造歩留まりを向上することができる。
【００３４】（実施の形態２）本発明の他の実施の形態
である半導体装置の製造方法の一例を図１０〜図１７に
示す半導体基板の要部断面図を用いて工程順に説明す
る。
【００３５】まず、図１０に示すように、半導体基板１
上に形成された下層配線を覆って層間絶縁膜１３を形成
する。層間絶縁膜１３は、たとえばＣＶＤ法で堆積され
たシリコン酸化膜とすることができる。なお、下層配線
として、前記実施の形態１で記載した配線１２を例示し
ている。次いでフォトレジストパターンをマスクとして
層間絶縁膜１３をドライエッチングし、下層配線と上層
配線とを接続するためのビア１４ａ，１４ｂを層間絶縁
膜１３に形成する。ビア１４ａは、径が相対的に小さい
ビア、ビア１４ｂは、径が相対的に大きいビアである。
【００３６】次に、図１１に示すように、スパッタ装置
のチャンバ内でランプ加熱により半導体基板１を加熱し
て、吸着水分の脱離処理を行った後、Ａｒガス雰囲気中
で物理的スパッタエッチングを行い、ビア１４ａ，１４
ｂの底部の反応層、たとえば酸化膜を除去する。
【００３７】次に、図１２に示すように、Ａｒガスを用
いたマグネトロンスパッタ法により、ビア１４ａ，１４
ｂの内部を含む半導体基板１の全面に１０ｎｍ程度の厚
さのＴｉ膜をスパッタ法で形成し、続いてスパッタ室へ
導入されるガスを切り替えて、Ａｒ／Ｎ2混合ガスを用
いたスパッタ法により、Ｔｉ膜上に１００ｎｍ程度の厚
さのＴｉＮ膜を形成する。これにより、Ｔｉ膜とＴｉＮ
膜とからなる積層膜によってバリアメタル層１５が形成
される。
【００３８】次に、図１３に示すように、ビア１４ａ，
１４ｂの内部を含む半導体基板１の全面にＷ膜１６をＣ
ＶＤ法で形成する。反応ガスには、たとえばＷＦ6ガス
およびＳｉＨ4ガスが用いられる。径が相対的に小さい
ビア１４ａの内部はＷ膜１６で完全に充填し、径が相対
的に大きいビア１４ｂの内部は完全に充填しない。な
お、ＣＶＤ法でＷ膜１６を形成する前に、スパッタ法で
Ｗ膜を形成してもよい。これにより、径が相対的に小さ
いビア１４ａへのＷ膜１６の埋め込み性を向上させるこ
とができる。
【００３９】次に、図１４に示すように、Ｗ膜１６を、
たとえばエッチバック法を用いて指向性エッチングす
る。これにより、径が相対的に小さいビア１４ａの内部
にＷ膜１６からなるプラグ１７ａが形成され、径が相対
的に大きいビア１４ｂの側壁にＷ膜１６からなるスペー
サ１７ｂが形成される。上記エッチバック法では、たと
えばＳＦ6、ＡｒおよびＯ2混合ガスが用いられ、Ｗ膜１
６下のＴｉＮ膜は、その成膜厚さの１０〜５０％程度が
エッチングされる。
【００４０】次に、図１５に示すように、径が相対的に
大きいビア１４ｂの内部を含む半導体基板１の全面に、
１０〜３０ｎｍ程度の厚さのバリアメタル層１８を形成
する。バリアメタル層１８は、たとえばＴｉ膜、ＴｉＮ
膜またはＴｉ膜とＴｉＮ膜とからなる積層膜によって構
成される。
【００４１】次に、図１６に示すように、径が相対的に
大きいビア１４ｂの内部を含む半導体基板１の全面にＡ
ｌ膜１９をスパッタ法で形成する。その後、４００〜５
００℃程度の温度により真空中でリフローを行う。Ａｌ
膜１９は、純粋なＡｌのみならず、Ａｌを９０％以上含
む合金で構成してもよい。
【００４２】次に、図１７に示すように、Ａｌ膜１９の
上層に、１０〜３０ｎｍ程度の厚さのＴｉ膜および５０
〜１５０ｎｍ程度の厚さのＴｉＮ膜を下層から順にスパ
ッタ法で堆積し、Ｔｉ膜およびＴｉＮ膜の積層膜からな
るバリアメタル層２０を形成する。この積層膜は、スパ
ッタ室に導入されるガスをＡｒガスからＮ2ガスへ切り
替えることによって、同一スパッタ装置で形成すること
ができる。
【００４３】次に、図１８に示すように、フォトレジス
トパターンをマスクとして、バリアメタル層２０、Ａｌ
膜１９、バリアメタル層１８およびバリアメタル層１５
を順次エッチングして、Ａｌ膜１９を主導体層とする配
線２１を形成する。なお、配線２１が最上層配線であっ
て、その上にワイヤボンディングによる接続孔が直接形
成される場合は、バリアメタル層２０を形成せず、Ａｌ
膜１９を形成した後に配線パターンを形成するためのエ
ッチングを行ってもよい。
【００４４】このように、本実施の形態２によれば、上
下層配線を絶縁する層間絶縁膜１３に、径が互いに異な
るビア１４ａ，１４ｂが形成された場合においても、前
記実施の形態１と同様に、径が相対的に小さいビア１４
ａの内部に形成されたプラグ１７ａを介して上下層配線
間の良好な導通が得られ、また径が相対的に大きいビア
１４ｂの側壁に形成されたスペーサ１７ｂによってＡｌ
膜１９の良好な段差被覆性が得られるので、配線２１の
主導体層を構成するＡｌ膜１９の断線または薄膜化によ
る配線抵抗の増大を防ぐことができて、上層配線である
配線２１の製造歩留まりを向上することができる。
【００４５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００４６】たとえば、前記実施の形態では、径が相対
的に小さいビアと径が相対的に大きいビアとの２種類の
ビアを有する配線構造に本発明を適用した場合について
説明したが、径が互いに異なる３種類以上のビアが形成
された場合にも本発明を適用することができる。
【００４７】また、前記実施の形態では、層間絶縁膜に
ビアを形成した場合について説明したが、溝を形成した
場合についても本発明を適用することができる。
【００４８】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００４９】径が相対的に小さいビアでは、その内部に
プラグを形成することで配線の良好な導通が得られ、ま
た、径が相対的に大きいビアでは、その側壁にスペーサ
を形成することで配線の主導体層を構成するＡｌ膜の良
好な段差被覆性が得られるので、径が互いに異なる複数
種類のビアが同一絶縁膜に形成された場合において配線
抵抗の増大を防ぐことができる。さらに、Ａｌ膜のバリ
アメタル層をＴｉ系材料で構成することで、発塵やエッ
チング残渣が抑えられる。これらにより、Ａｌ膜を主導
体層とする配線の製造歩留まりを向上することができ
る。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
【図１０】本発明の他の実施の形態である半導体装置の
製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図１１】本発明の他の実施の形態である半導体装置の
製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図１２】本発明の他の実施の形態である半導体装置の
製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図１３】本発明の他の実施の形態である半導体装置の
製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図１４】本発明の他の実施の形態である半導体装置の
製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図１５】本発明の他の実施の形態である半導体装置の
製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図１６】本発明の他の実施の形態である半導体装置の
製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図１７】本発明の他の実施の形態である半導体装置の
製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図１８】本発明の他の実施の形態である半導体装置の
製造方法を工程順に示す半導体基板の要部断面図であ
る。
【符号の説明】
１ 半導体基板 ２ 層間絶縁膜 ３ａ ビア ３ｂ ビア ４ チタン膜 ５ 窒化チタン膜 ６ シリサイド層 ７ タングステン膜 ８ａ プラグ ８ｂ スペーサ ９ バリアメタル層 １０ アルミニウム膜 １１ バリアメタル層 １２ 配線 １３ 層間絶縁膜 １４ａ ビア １４ｂ ビア １５ バリアメタル層 １６ タングステン膜 １７ａ プラグ １７ｂ スペーサ １８ バリアメタル層 １９ アルミニウム膜 ２０ バリアメタル層 ２１ 配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤原 剛 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 行木 文吾 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 白石 結 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F033 HH08 HH09 HH18 HH33 JJ01 JJ08 JJ09 JJ18 JJ19 JJ27 JJ33 KK08 KK09 KK18 KK33 MM05 MM08 MM13 NN05 NN06 NN07 NN09 NN34 PP03 PP06 PP15 PP16 PP21 PP22 QQ08 QQ09 QQ10 QQ16 QQ31 QQ37 QQ48 QQ70 QQ73 QQ75 QQ94 RR04 SS11 WW00 XX02 XX05 XX09 XX17 XX34 5F058 BC02 BF02 BH10

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体基板上に形成した絶縁膜
    に、径が互いに異なる複数種類のビアを形成する工程
    と、（ｂ）前記ビアの内部を含む前記絶縁膜の上層に第
    １バリアメタル層を形成する工程と、（ｃ）前記第１バ
    リアメタル層の上層にタングステン膜を形成する工程
    と、（ｄ）前記タングステン膜をエッチバック法で加工
    して、径が相対的に小さいビアの内部に前記タングステ
    ン膜からなるプラグを形成し、径が相対的に大きいビア
    の側壁に前記タングステン膜からなるスペーサを形成す
    る工程と、（ｅ）前記タングステン膜の上層に第２バリ
    アメタル層、アルミニウムを９０％以上含む金属膜およ
    び第３バリアメタル層を下層から順に形成する工程と、
    （ｆ）前記第３バリアメタル層、前記金属膜、前記第２
    バリアメタル層および前記第１バリアメタル層を順次加
    工して、前記金属膜を主導体層とする配線を形成する工
    程とを有することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 （ａ）半導体基板上に形成した絶縁膜
    に、径が互いに異なる複数種類のビアを形成する工程
    と、（ｂ）前記ビアの内部を含む前記絶縁膜の上層に第
    １バリアメタル層を形成する工程と、（ｃ）前記第１バ
    リアメタル層の上層にタングステン膜を形成する工程
    と、（ｄ）前記タングステン膜をエッチバック法で加工
    して、径が相対的に小さいビアの内部に前記タングステ
    ン膜からなるプラグを形成し、径が相対的に大きいビア
    の側壁に前記タングステン膜からなるスペーサを形成す
    る工程と、（ｅ）前記タングステン膜の上層に第２バリ
    アメタル層、アルミニウムを９０％以上含む金属膜およ
    び第３バリアメタル層を下層から順に形成する工程と、
    （ｆ）前記第３バリアメタル層、前記金属膜、前記第２
    バリアメタル層および前記第１バリアメタル層を順次加
    工して、前記金属膜を主導体層とする配線を形成する工
    程とを有し、前記第２バリアメタル層は、Ｔｉ膜、Ｔｉ
    Ｎ膜のうち少なくとも１つの材料からなり、前記第３バ
    リアメタル層は、ＴｉＮ膜またはＴｉ膜とＴｉＮ膜とか
    らなる積層膜であることを特徴とする半導体装置の製造
    方法。
  3. 【請求項３】 （ａ）シリコンからなる半導体基板上に
    形成した絶縁膜に、径が互いに異なる複数種類のビアを
    形成し、前記ビアの底部に前記半導体基板の表面を露出
    する工程と、（ｂ）前記ビアの内部を含む前記絶縁膜の
    上層にチタン膜および窒化チタン膜を下層から順に堆積
    した後、前記半導体基板に熱処理を施して前記ビアの底
    部にシリサイド層を形成する工程と、（ｃ）前記窒化チ
    タン膜の上層にタングステン膜を形成する工程と、
    （ｄ）前記タングステン膜をエッチバック法で加工し
    て、径が相対的に小さいビアの内部に前記タングステン
    膜からなるプラグを形成し、径が相対的に大きいビアの
    側壁に前記タングステン膜からなるスペーサを形成する
    工程と、（ｅ）前記タングステン膜の上層に第１バリア
    メタル層、アルミニウムを９０％以上含む金属膜および
    第２バリアメタル層を下層から順に形成する工程と、
    （ｆ）前記第２バリアメタル層、前記金属膜、前記第１
    バリアメタル層、前記窒化チタン膜および前記チタン膜
    を順次加工して、前記金属膜を主導体層とする配線を形
    成する工程とを有することを特徴とする半導体装置の製
    造方法。
  4. 【請求項４】 （ａ）シリコンからなる半導体基板上に
    形成した絶縁膜に、径が互いに異なる複数種類のビアを
    形成し、前記ビアの底部に前記半導体基板の表面を露出
    する工程と、（ｂ）前記ビアの内部を含む前記絶縁膜の
    上層にチタン膜を形成した後、前記半導体基板に熱処理
    を施して前記ビアの底部にシリサイド層を形成する工程
    と、（ｃ）前記チタン膜の上層に窒化チタン膜を形成す
    る工程と、（ｄ）前記窒化チタン膜の上層にタングステ
    ン膜を形成する工程と、（ｅ）前記タングステン膜をエ
    ッチバック法で加工して、径が相対的に小さいビアの内
    部に前記タングステン膜からなるプラグを形成し、径が
    相対的に大きいビアの側壁に前記タングステン膜からな
    るスペーサを形成する工程と、（ｆ）前記タングステン
    膜の上層に第１バリアメタル層、アルミニウムを９０％
    以上含む金属膜および第２バリアメタル層を下層から順
    に形成する工程と、（ｇ）前記第２バリアメタル層、前
    記金属膜、前記第１バリアメタル層、前記窒化チタン膜
    および前記チタン膜を順次加工して、前記金属膜を主導
    体層とする配線を形成する工程とを有することを特徴と
    する半導体装置の製造方法。
  5. 【請求項５】 （ａ）半導体基板上に形成した絶縁膜
    に、径が互いに異なる複数種類のビアを形成する工程
    と、（ｂ）前記ビアの内部を含む前記絶縁膜の上層に第
    １バリアメタル層を形成する工程と、（ｃ）前記第１バ
    リアメタル層の上層にタングステン膜を形成する工程
    と、（ｄ）前記タングステン膜をエッチバック法で加工
    して、径が相対的に小さいビアの内部に前記タングステ
    ン膜からなるプラグを形成し、径が相対的に大きいビア
    の側壁に前記タングステン膜からなるスペーサを形成す
    る工程と、（ｅ）前記タングステン膜の上層に第２バリ
    アメタル層およびアルミニウムを９０％以上含む金属膜
    を下層から順に形成する工程と、（ｆ）前記金属膜、前
    記第２バリアメタル層および前記第１バリアメタル層を
    加工して、前記金属膜を主導体層とする配線を形成する
    工程とを有することを特徴とする半導体装置の製造方
    法。
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Cited By (5)

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CN103208480A (zh) * 2012-05-29 2013-07-17 珠海越亚封装基板技术股份有限公司 具有不同尺寸通孔的多层电子结构
JP2015142013A (ja) * 2014-01-29 2015-08-03 新日本無線株式会社 半導体装置
JP2016171150A (ja) * 2015-03-11 2016-09-23 株式会社東芝 半導体装置

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