JP2003218199A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003218199A JP2003218199A JP2002012427A JP2002012427A JP2003218199A JP 2003218199 A JP2003218199 A JP 2003218199A JP 2002012427 A JP2002012427 A JP 2002012427A JP 2002012427 A JP2002012427 A JP 2002012427A JP 2003218199 A JP2003218199 A JP 2003218199A
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- forming
- layer
- barrier metal
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 Al配線を有する半導体装置の製造歩留まり
を向上することのできる技術を提供する。 【解決手段】 径が互いに異なる2種類のビア3a,3
bの内部を含む半導体基板1上にタングステン膜を堆積
し、続いてこのタングステン膜をエッチバック法で加工
して、径が相対的に小さいビア3aの内部にタングステ
ン膜からなるプラグ8aを形成し、径が相対的に大きい
ビア3bの側壁にタングステン膜からなるスペーサ8b
を形成する。その後アルミニウム膜10を主導体層とす
る配線12を形成する。
を向上することのできる技術を提供する。 【解決手段】 径が互いに異なる2種類のビア3a,3
bの内部を含む半導体基板1上にタングステン膜を堆積
し、続いてこのタングステン膜をエッチバック法で加工
して、径が相対的に小さいビア3aの内部にタングステ
ン膜からなるプラグ8aを形成し、径が相対的に大きい
ビア3bの側壁にタングステン膜からなるスペーサ8b
を形成する。その後アルミニウム膜10を主導体層とす
る配線12を形成する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、アルミニウム(Al)膜を主導体層
とした配線を有する半導体装置に適用して有効な技術に
関する。
技術に関し、特に、アルミニウム(Al)膜を主導体層
とした配線を有する半導体装置に適用して有効な技術に
関する。
【0002】
【従来の技術】半導体装置に形成される多層配線の大半
は、Al合金配線により構成されており、配線パターン
の微細化、配線の多層化とともにAl合金配線の高信頼
度化に対する要求は高まっている。
は、Al合金配線により構成されており、配線パターン
の微細化、配線の多層化とともにAl合金配線の高信頼
度化に対する要求は高まっている。
【0003】Al合金配線の不良現象として、たとえば
シリコン(Si)析出、エレクトロマイグレーション、
ストレスマイグレーションなどを挙げることができる
が、これら不良現象に対しては、様々な対策が採られて
いる。その一つに、Al合金配線の上層および下層にバ
リアメタルを重ねる積層Al配線構造がある。
シリコン(Si)析出、エレクトロマイグレーション、
ストレスマイグレーションなどを挙げることができる
が、これら不良現象に対しては、様々な対策が採られて
いる。その一つに、Al合金配線の上層および下層にバ
リアメタルを重ねる積層Al配線構造がある。
【0004】本発明者は、バリアメタルにタングステン
(W)膜を採用した積層Al配線の製造方法について検
討した。以下は、本発明者によって検討された技術であ
り、その概要は次のとおりである。
(W)膜を採用した積層Al配線の製造方法について検
討した。以下は、本発明者によって検討された技術であ
り、その概要は次のとおりである。
【0005】まず、基板上に形成された半導体素子を覆
って層間絶縁膜を形成した後、層間絶縁膜の所望する部
分に、径が互いに異なる複数種類のビア(via)を形成
する。次いで半導体基板上に第1W膜、Al膜および第
2W膜を下層から、たとえばスパッタ法で順次堆積して
積層膜を形成する。第1および第2W膜は、バリアメタ
ルとして機能する。その後、フォトリソグラフィ技術に
より上層積層膜上に配線パターンと同じ形状のレジスト
パターンを形成し、それをマスクとしたドライエッチン
グによって積層膜を加工して、Alを主導体層とする積
層Al配線を形成する。
って層間絶縁膜を形成した後、層間絶縁膜の所望する部
分に、径が互いに異なる複数種類のビア(via)を形成
する。次いで半導体基板上に第1W膜、Al膜および第
2W膜を下層から、たとえばスパッタ法で順次堆積して
積層膜を形成する。第1および第2W膜は、バリアメタ
ルとして機能する。その後、フォトリソグラフィ技術に
より上層積層膜上に配線パターンと同じ形状のレジスト
パターンを形成し、それをマスクとしたドライエッチン
グによって積層膜を加工して、Alを主導体層とする積
層Al配線を形成する。
【0006】
【発明が解決しようとする課題】ところが、バリアメタ
ルにW膜を採用した積層Al配線を有する半導体装置技
術においては、以下の問題があることを本発明者は見い
だした。
ルにW膜を採用した積層Al配線を有する半導体装置技
術においては、以下の問題があることを本発明者は見い
だした。
【0007】半導体装置の高集積化に伴い、ビアは微細
化され、さらにビアの高アスペクト比化も進んでいる。
このため、径が相対的に大きいビアでは、ビアの内部に
第1W膜、Al膜および第2W膜からなる積層Al配線
が形成されても、径が相対的に小さいビアでは、ビアの
内部、特に底部に近い側壁ではほとんどAl膜が堆積さ
れずに第1W膜のみで配線が繋がり、配線抵抗が増大し
てしまう。
化され、さらにビアの高アスペクト比化も進んでいる。
このため、径が相対的に大きいビアでは、ビアの内部に
第1W膜、Al膜および第2W膜からなる積層Al配線
が形成されても、径が相対的に小さいビアでは、ビアの
内部、特に底部に近い側壁ではほとんどAl膜が堆積さ
れずに第1W膜のみで配線が繋がり、配線抵抗が増大し
てしまう。
【0008】また、W膜はスパッタ法またはCVD(ch
emical vapor deposition)法で堆積されるが、接着性
が弱いことから、装置のチャンバ内に付着したWが剥が
れてパーティクルとなり基板上に付着することがある。
さらに積層Al配線をドライエッチングで加工する際、
Wの残渣が生じやすいという問題もある。上記Wのパー
ティクルまたは残渣が生ずると隣接する配線間がショー
トし、半導体装置の信頼度の低下を引き起こしてしま
う。
emical vapor deposition)法で堆積されるが、接着性
が弱いことから、装置のチャンバ内に付着したWが剥が
れてパーティクルとなり基板上に付着することがある。
さらに積層Al配線をドライエッチングで加工する際、
Wの残渣が生じやすいという問題もある。上記Wのパー
ティクルまたは残渣が生ずると隣接する配線間がショー
トし、半導体装置の信頼度の低下を引き起こしてしま
う。
【0009】本発明の目的は、Al配線を有する半導体
装置の製造歩留まりを向上することのできる技術を提供
することにある。
装置の製造歩留まりを向上することのできる技術を提供
することにある。
【0010】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0011】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0012】本発明の半導体装置の製造方法は、シリコ
ンからなる半導体基板上に形成した絶縁膜に、径が互い
に異なる複数種類のビアを形成し、ビアの底部に半導体
基板の表面を露出する工程と、ビアの内部を含む絶縁膜
の上層にチタン膜および窒化チタン膜を下層から順に堆
積した積層膜を形成した後、半導体基板に熱処理を施し
てビアの底部にチタンシリサイド層を形成する工程と、
積層膜の上層にタングステン膜を形成する工程と、タン
グステン膜をエッチバック法で加工して、径が相対的に
小さいビアの内部にタングステン膜からなるプラグを形
成し、径が相対的に大きいビアの側壁にタングステン膜
からなるスペーサを形成する工程と、半導体基板上に第
1バリアメタル層、アルミニウムを90%以上含む金属
膜および第2バリアメタル層を下層から順に形成する工
程と、第2バリアメタル層、金属膜、第1バリアメタル
層および積層膜を順次加工して、金属膜を主導体層とす
る配線を形成する工程とを有するものである。
ンからなる半導体基板上に形成した絶縁膜に、径が互い
に異なる複数種類のビアを形成し、ビアの底部に半導体
基板の表面を露出する工程と、ビアの内部を含む絶縁膜
の上層にチタン膜および窒化チタン膜を下層から順に堆
積した積層膜を形成した後、半導体基板に熱処理を施し
てビアの底部にチタンシリサイド層を形成する工程と、
積層膜の上層にタングステン膜を形成する工程と、タン
グステン膜をエッチバック法で加工して、径が相対的に
小さいビアの内部にタングステン膜からなるプラグを形
成し、径が相対的に大きいビアの側壁にタングステン膜
からなるスペーサを形成する工程と、半導体基板上に第
1バリアメタル層、アルミニウムを90%以上含む金属
膜および第2バリアメタル層を下層から順に形成する工
程と、第2バリアメタル層、金属膜、第1バリアメタル
層および積層膜を順次加工して、金属膜を主導体層とす
る配線を形成する工程とを有するものである。
【0013】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【0014】(実施の形態1)本発明の一実施の形態で
ある半導体装置の製造方法の一例を図1〜図9に示す半
導体基板の要部断面図を用いて工程順に説明する。
ある半導体装置の製造方法の一例を図1〜図9に示す半
導体基板の要部断面図を用いて工程順に説明する。
【0015】まず、Si単結晶からなる半導体基板1上
にMIS(metal insulator semiconductor)トランジ
スタ、バイポーラトランジスタ、抵抗、容量素子などの
種々の半導体デバイスを形成した後、図1に示すよう
に、これら半導体デバイスを覆って層間絶縁膜2を形成
する。層間絶縁膜2は、たとえばCVD法で堆積された
シリコン酸化膜とすることができる。なお、この層間絶
縁膜2の表面をCMP(chemical vapor deposition)
法により平坦化してもよい。
にMIS(metal insulator semiconductor)トランジ
スタ、バイポーラトランジスタ、抵抗、容量素子などの
種々の半導体デバイスを形成した後、図1に示すよう
に、これら半導体デバイスを覆って層間絶縁膜2を形成
する。層間絶縁膜2は、たとえばCVD法で堆積された
シリコン酸化膜とすることができる。なお、この層間絶
縁膜2の表面をCMP(chemical vapor deposition)
法により平坦化してもよい。
【0016】次に、フォトレジストパターンをマスクと
して層間絶縁膜2をドライエッチングし、層間絶縁膜2
に径が互いに異なるビア3a,3bを形成する。上記フ
ォトレジストパターンは、通常のフォトリソグラフィ技
術によって形成されている。すなわち、フォトレジスト
パターンは、半導体基板1上にフォトレジスト膜を塗布
した後、そのフォトレジスト膜に対して露光および現像
処理を施すことによりパターニングされる。
して層間絶縁膜2をドライエッチングし、層間絶縁膜2
に径が互いに異なるビア3a,3bを形成する。上記フ
ォトレジストパターンは、通常のフォトリソグラフィ技
術によって形成されている。すなわち、フォトレジスト
パターンは、半導体基板1上にフォトレジスト膜を塗布
した後、そのフォトレジスト膜に対して露光および現像
処理を施すことによりパターニングされる。
【0017】層間絶縁膜2には、互いに径の異なる複数
種類のビアが形成されるが、図には、径が相対的に小さ
いビア3aと径が相対的に大きいビア3bの2種類のビ
アを例示している。径が相対的に小さいビア3aの径
は、たとえば0.2μm程度、径が相対的に大きいビア
3bの径は、たとえば0.6μm以上である。
種類のビアが形成されるが、図には、径が相対的に小さ
いビア3aと径が相対的に大きいビア3bの2種類のビ
アを例示している。径が相対的に小さいビア3aの径
は、たとえば0.2μm程度、径が相対的に大きいビア
3bの径は、たとえば0.6μm以上である。
【0018】次に、半導体基板1の露出表面の反応層、
たとえば酸化膜を除去するために、バッファードフッ酸
水溶液などを用いて、半導体基板1に洗浄処理を施す。
その後、図2に示すように、ビア3a,3bの内部を含
む半導体基板1の全面に、10〜50nm程度の厚さの
チタン(Ti)膜4をスパッタ法で形成する。
たとえば酸化膜を除去するために、バッファードフッ酸
水溶液などを用いて、半導体基板1に洗浄処理を施す。
その後、図2に示すように、ビア3a,3bの内部を含
む半導体基板1の全面に、10〜50nm程度の厚さの
チタン(Ti)膜4をスパッタ法で形成する。
【0019】このTi膜4は、たとえば以下のように形
成することができる。まず、スパッタ装置のチャンバ内
でランプ加熱により半導体基板1を加熱して、吸着水分
の脱離処理を行う。次いでTiをアルゴン(Ar)ガス
を用いたマグネトロンスパッタ法により堆積させる。な
お、マグネトロンスパッタ法に限らず、指向性の優れる
コリメータスパッタ法、ロングスロースパッタ法または
イオン化スパッタ法を用いてもよく、これらの方法を用
いることにより、ビアのアスペクト比が相対的に大きい
場合でも、ビアの底部におけるTi膜の被覆性を大きく
することができる。また、Ti膜4の形成にCVD法を
用いてもよい。CVD法で形成されるTi膜4の被覆性
はほぼ100%であるので、層間絶縁膜2の平坦部分に
おけるTi膜4の厚さとビア3a,3bの底部における
Ti膜4の厚さとをほぼ同じとすることができる。
成することができる。まず、スパッタ装置のチャンバ内
でランプ加熱により半導体基板1を加熱して、吸着水分
の脱離処理を行う。次いでTiをアルゴン(Ar)ガス
を用いたマグネトロンスパッタ法により堆積させる。な
お、マグネトロンスパッタ法に限らず、指向性の優れる
コリメータスパッタ法、ロングスロースパッタ法または
イオン化スパッタ法を用いてもよく、これらの方法を用
いることにより、ビアのアスペクト比が相対的に大きい
場合でも、ビアの底部におけるTi膜の被覆性を大きく
することができる。また、Ti膜4の形成にCVD法を
用いてもよい。CVD法で形成されるTi膜4の被覆性
はほぼ100%であるので、層間絶縁膜2の平坦部分に
おけるTi膜4の厚さとビア3a,3bの底部における
Ti膜4の厚さとをほぼ同じとすることができる。
【0020】続いて、Ti膜4上に、50〜100nm
程度の厚さの窒化チタン(TiN)膜5を、たとえばA
r/窒素(N2)混合ガスを用いたスパッタ法により形
成する。このTiN膜5は、上記Ti膜4を成膜するス
パッタ装置を用いて成膜することができるが、Tiター
ゲット表面の窒化成分によるシリサイド形成不良を防止
するために、TiNのスパッタ室を、Tiのスパッタ室
とは別に設けることが望ましい。
程度の厚さの窒化チタン(TiN)膜5を、たとえばA
r/窒素(N2)混合ガスを用いたスパッタ法により形
成する。このTiN膜5は、上記Ti膜4を成膜するス
パッタ装置を用いて成膜することができるが、Tiター
ゲット表面の窒化成分によるシリサイド形成不良を防止
するために、TiNのスパッタ室を、Tiのスパッタ室
とは別に設けることが望ましい。
【0021】また、TiN膜5は、コリメータスパッタ
法、ロングスロースパッタ法またはイオン化スパッタ法
で形成することができ、これらの方法を用いることによ
り、ビアのアスペクト比が相対的に大きい場合でも、ビ
アの底部におけるTiN膜5の被覆性を大きくすること
ができる。また、TiN膜5は、CVD法で形成するこ
とができ、これにより、平坦部分のTiN膜5の厚さと
ビア3a,3bの底部のTiN膜5の厚さとをほぼ同じ
とすることができる。
法、ロングスロースパッタ法またはイオン化スパッタ法
で形成することができ、これらの方法を用いることによ
り、ビアのアスペクト比が相対的に大きい場合でも、ビ
アの底部におけるTiN膜5の被覆性を大きくすること
ができる。また、TiN膜5は、CVD法で形成するこ
とができ、これにより、平坦部分のTiN膜5の厚さと
ビア3a,3bの底部のTiN膜5の厚さとをほぼ同じ
とすることができる。
【0022】次に、図3に示すように、半導体基板1に
N2雰囲気中で、650℃以上の温度で熱処理を施し
て、半導体基板1を構成するSiとTi膜4とを反応さ
せることにより、低抵抗なシリサイド層6、たとえばチ
タンシリサイド(TiSi2)膜をTiN膜5と半導体
基板1との間に形成する。シリサイド層6を形成するこ
とで、ビア3a,3bの底部におけるコンタクト抵抗を
低減することができる。
N2雰囲気中で、650℃以上の温度で熱処理を施し
て、半導体基板1を構成するSiとTi膜4とを反応さ
せることにより、低抵抗なシリサイド層6、たとえばチ
タンシリサイド(TiSi2)膜をTiN膜5と半導体
基板1との間に形成する。シリサイド層6を形成するこ
とで、ビア3a,3bの底部におけるコンタクト抵抗を
低減することができる。
【0023】ところで、TiN膜5を成膜した後に、半
導体基板1にN2雰囲気中でシリサイド化の熱処理を施
すと、TiN膜5の窒化による応力とシリサイド層6の
形成による応力との差により、TiN膜5にクラックが
入ることがある。このクラックが発生すると、TiN膜
5上にW膜を形成する際に、反応ガスである六フッ化タ
ングステン(WF6)ガスが半導体基板1を構成するS
iをエッチングして、ビア3a,3bの底部におけるコ
ンタクト抵抗が高くなり、またビア3a,3bの底部に
Siが析出して接合リークが増加するなどの問題が生ず
る。
導体基板1にN2雰囲気中でシリサイド化の熱処理を施
すと、TiN膜5の窒化による応力とシリサイド層6の
形成による応力との差により、TiN膜5にクラックが
入ることがある。このクラックが発生すると、TiN膜
5上にW膜を形成する際に、反応ガスである六フッ化タ
ングステン(WF6)ガスが半導体基板1を構成するS
iをエッチングして、ビア3a,3bの底部におけるコ
ンタクト抵抗が高くなり、またビア3a,3bの底部に
Siが析出して接合リークが増加するなどの問題が生ず
る。
【0024】そこで、上記Ti膜4を成膜するスパッタ
装置に熱処理用のチャンバが備わっている場合は、スパ
ッタ室でTi膜4を成膜した後、高真空を破らずに半導
体基板1を熱処理用のチャンバへ搬送して、半導体基板
1にシリサイド化の熱処理を施してもよい。これによ
り、ビア3a,3bの底部の半導体基板1に与えるダメ
ージを防止することができる。
装置に熱処理用のチャンバが備わっている場合は、スパ
ッタ室でTi膜4を成膜した後、高真空を破らずに半導
体基板1を熱処理用のチャンバへ搬送して、半導体基板
1にシリサイド化の熱処理を施してもよい。これによ
り、ビア3a,3bの底部の半導体基板1に与えるダメ
ージを防止することができる。
【0025】次に、図4に示すように、ビア3a,3b
の内部を含む半導体基板1の全面に、たとえば300〜
600nm程度の厚さのW膜7をCVD法で形成する。
反応ガスには、たとえばWF6ガスおよびモノシラン
(SiH4)ガスが用いられる。径が0.2μm程度のビ
ア3aの内部はW膜7で完全に充填されるが、CVD法
により成膜されるW膜7は段差被覆性がコンフォーマル
に近いため、膜厚分の厚さしか被覆できず、径が0.6
μm以上のビア3bの内部を完全に充填することはでき
ない。
の内部を含む半導体基板1の全面に、たとえば300〜
600nm程度の厚さのW膜7をCVD法で形成する。
反応ガスには、たとえばWF6ガスおよびモノシラン
(SiH4)ガスが用いられる。径が0.2μm程度のビ
ア3aの内部はW膜7で完全に充填されるが、CVD法
により成膜されるW膜7は段差被覆性がコンフォーマル
に近いため、膜厚分の厚さしか被覆できず、径が0.6
μm以上のビア3bの内部を完全に充填することはでき
ない。
【0026】なお、CVD法でW膜7を形成する前に、
スパッタ法でW膜を形成してもよい。スパッタ法で形成
したW膜は、バリアメタル層兼シード層として作用する
ので、CVD法で反応ガスとして用いられるWF6ガス
によるビア3a,3bの底部の半導体基板1に与えるダ
メージを防止することができる。スパッタ法によるW膜
の形成には、たとえばコリメータスパッタ法、ロングス
ロースパッタ法などを用いてもよい。
スパッタ法でW膜を形成してもよい。スパッタ法で形成
したW膜は、バリアメタル層兼シード層として作用する
ので、CVD法で反応ガスとして用いられるWF6ガス
によるビア3a,3bの底部の半導体基板1に与えるダ
メージを防止することができる。スパッタ法によるW膜
の形成には、たとえばコリメータスパッタ法、ロングス
ロースパッタ法などを用いてもよい。
【0027】次に、図5に示すように、W膜7を、たと
えばエッチバック法を用いて指向性エッチングする。こ
れにより、径が相対的に小さいビア3aの内部にW膜7
からなるプラグ8aが形成され、径が相対的に大きいビ
ア3bの側壁にW膜7からなるスペーサ8bが形成され
る。上記エッチバック法では、たとえば六フッ化イオウ
(SF6)、Arおよび酸素(O2)混合ガスが用いら
れ、W膜7下のTiN膜5は、その成膜厚さの10〜5
0%程度がエッチングされる。
えばエッチバック法を用いて指向性エッチングする。こ
れにより、径が相対的に小さいビア3aの内部にW膜7
からなるプラグ8aが形成され、径が相対的に大きいビ
ア3bの側壁にW膜7からなるスペーサ8bが形成され
る。上記エッチバック法では、たとえば六フッ化イオウ
(SF6)、Arおよび酸素(O2)混合ガスが用いら
れ、W膜7下のTiN膜5は、その成膜厚さの10〜5
0%程度がエッチングされる。
【0028】次に、図6に示すように、径が相対的に大
きいビア3bの内部を含む半導体基板1の全面に、10
〜30nm程度の厚さのバリアメタル層9を形成する。
バリアメタル層9は、たとえばTi膜、TiN膜または
Ti膜とTiN膜とからなる積層膜によって構成され
る。
きいビア3bの内部を含む半導体基板1の全面に、10
〜30nm程度の厚さのバリアメタル層9を形成する。
バリアメタル層9は、たとえばTi膜、TiN膜または
Ti膜とTiN膜とからなる積層膜によって構成され
る。
【0029】次に、図7に示すように、径が相対的に大
きいビア3bの内部を含む半導体基板1の全面にAl膜
10をスパッタ法で形成する。その後、400〜500
℃程度の温度により真空中でリフローを行う。ビア3b
の側壁に、W膜7からなるスペーサ8bが形成されてい
ることから、段差被覆性よくAl合金膜10を半導体基
板1上に形成することができる。さらにリフロー時のA
lの滑りがよくなり、ビア3bの内部へのAlの埋め込
みが容易となる。
きいビア3bの内部を含む半導体基板1の全面にAl膜
10をスパッタ法で形成する。その後、400〜500
℃程度の温度により真空中でリフローを行う。ビア3b
の側壁に、W膜7からなるスペーサ8bが形成されてい
ることから、段差被覆性よくAl合金膜10を半導体基
板1上に形成することができる。さらにリフロー時のA
lの滑りがよくなり、ビア3bの内部へのAlの埋め込
みが容易となる。
【0030】次に、図8に示すように、Al膜10の上
層に、10〜30nm程度の厚さのTi膜および50〜
150nm程度の厚さのTiN膜を下層から順にスパッ
タ法で堆積し、Ti膜およびTiN膜の積層膜からなる
バリアメタル層11を形成する。この積層膜は、スパッ
タ室に導入されるガスをArガスからN2ガスへ切り替
えることによって、同一スパッタ装置で形成することが
できる。なお、キャップ層11を積層構造とせず、Ti
Nからなる単層膜で構成してもよい。
層に、10〜30nm程度の厚さのTi膜および50〜
150nm程度の厚さのTiN膜を下層から順にスパッ
タ法で堆積し、Ti膜およびTiN膜の積層膜からなる
バリアメタル層11を形成する。この積層膜は、スパッ
タ室に導入されるガスをArガスからN2ガスへ切り替
えることによって、同一スパッタ装置で形成することが
できる。なお、キャップ層11を積層構造とせず、Ti
Nからなる単層膜で構成してもよい。
【0031】次に、図9に示すように、フォトレジスト
パターンをマスクとして、バリアメタル層11、Al膜
10、バリアメタル層9、TiN膜5およびTi膜4を
順次エッチングして、Al膜10を主導体層とする配線
12を形成する。
パターンをマスクとして、バリアメタル層11、Al膜
10、バリアメタル層9、TiN膜5およびTi膜4を
順次エッチングして、Al膜10を主導体層とする配線
12を形成する。
【0032】なお、本実施の形態1では、配線をAl膜
10で構成したが、90%以上のAlを含むAl合金膜
で配線を構成してもよい。たとえばAl膜にSi、銅
(Cu)などの不純物を0.1〜3%程度添加すること
により、エレクトロマイグレーション耐性を向上させる
ことができる。
10で構成したが、90%以上のAlを含むAl合金膜
で配線を構成してもよい。たとえばAl膜にSi、銅
(Cu)などの不純物を0.1〜3%程度添加すること
により、エレクトロマイグレーション耐性を向上させる
ことができる。
【0033】このように、本実施の形態1によれば、径
が相対的に小さいビア3aの内部にはプラグ8aが形成
されるので、このプラグ8aを介して配線12と半導体
基板1との良好な導通が得られる。一方、径が相対的に
大きいビア3bの側壁にはスペーサ8bが形成されるの
で、Al膜10の良好な段差被覆性が得られて、Al膜
10の断線または薄膜化による配線抵抗の増大を防ぐこ
とができる。さらに、Al膜10を挟むバリアメタル層
9,11をTi系材料(Ti膜、TiN膜またはTi膜
とTiN膜とからなる積層膜)で構成することから、バ
リアメタル層9,11にW膜を用いた場合よりも発塵や
エッチング残渣が抑えられる。これらにより、半導体基
板1上の層間絶縁膜2に径が互いに異なるビア3a,3
bが形成された場合、Al膜10を主導体層とする配線
12の製造歩留まりを向上することができる。
が相対的に小さいビア3aの内部にはプラグ8aが形成
されるので、このプラグ8aを介して配線12と半導体
基板1との良好な導通が得られる。一方、径が相対的に
大きいビア3bの側壁にはスペーサ8bが形成されるの
で、Al膜10の良好な段差被覆性が得られて、Al膜
10の断線または薄膜化による配線抵抗の増大を防ぐこ
とができる。さらに、Al膜10を挟むバリアメタル層
9,11をTi系材料(Ti膜、TiN膜またはTi膜
とTiN膜とからなる積層膜)で構成することから、バ
リアメタル層9,11にW膜を用いた場合よりも発塵や
エッチング残渣が抑えられる。これらにより、半導体基
板1上の層間絶縁膜2に径が互いに異なるビア3a,3
bが形成された場合、Al膜10を主導体層とする配線
12の製造歩留まりを向上することができる。
【0034】(実施の形態2)本発明の他の実施の形態
である半導体装置の製造方法の一例を図10〜図17に
示す半導体基板の要部断面図を用いて工程順に説明す
る。
である半導体装置の製造方法の一例を図10〜図17に
示す半導体基板の要部断面図を用いて工程順に説明す
る。
【0035】まず、図10に示すように、半導体基板1
上に形成された下層配線を覆って層間絶縁膜13を形成
する。層間絶縁膜13は、たとえばCVD法で堆積され
たシリコン酸化膜とすることができる。なお、下層配線
として、前記実施の形態1で記載した配線12を例示し
ている。次いでフォトレジストパターンをマスクとして
層間絶縁膜13をドライエッチングし、下層配線と上層
配線とを接続するためのビア14a,14bを層間絶縁
膜13に形成する。ビア14aは、径が相対的に小さい
ビア、ビア14bは、径が相対的に大きいビアである。
上に形成された下層配線を覆って層間絶縁膜13を形成
する。層間絶縁膜13は、たとえばCVD法で堆積され
たシリコン酸化膜とすることができる。なお、下層配線
として、前記実施の形態1で記載した配線12を例示し
ている。次いでフォトレジストパターンをマスクとして
層間絶縁膜13をドライエッチングし、下層配線と上層
配線とを接続するためのビア14a,14bを層間絶縁
膜13に形成する。ビア14aは、径が相対的に小さい
ビア、ビア14bは、径が相対的に大きいビアである。
【0036】次に、図11に示すように、スパッタ装置
のチャンバ内でランプ加熱により半導体基板1を加熱し
て、吸着水分の脱離処理を行った後、Arガス雰囲気中
で物理的スパッタエッチングを行い、ビア14a,14
bの底部の反応層、たとえば酸化膜を除去する。
のチャンバ内でランプ加熱により半導体基板1を加熱し
て、吸着水分の脱離処理を行った後、Arガス雰囲気中
で物理的スパッタエッチングを行い、ビア14a,14
bの底部の反応層、たとえば酸化膜を除去する。
【0037】次に、図12に示すように、Arガスを用
いたマグネトロンスパッタ法により、ビア14a,14
bの内部を含む半導体基板1の全面に10nm程度の厚
さのTi膜をスパッタ法で形成し、続いてスパッタ室へ
導入されるガスを切り替えて、Ar/N2混合ガスを用
いたスパッタ法により、Ti膜上に100nm程度の厚
さのTiN膜を形成する。これにより、Ti膜とTiN
膜とからなる積層膜によってバリアメタル層15が形成
される。
いたマグネトロンスパッタ法により、ビア14a,14
bの内部を含む半導体基板1の全面に10nm程度の厚
さのTi膜をスパッタ法で形成し、続いてスパッタ室へ
導入されるガスを切り替えて、Ar/N2混合ガスを用
いたスパッタ法により、Ti膜上に100nm程度の厚
さのTiN膜を形成する。これにより、Ti膜とTiN
膜とからなる積層膜によってバリアメタル層15が形成
される。
【0038】次に、図13に示すように、ビア14a,
14bの内部を含む半導体基板1の全面にW膜16をC
VD法で形成する。反応ガスには、たとえばWF6ガス
およびSiH4ガスが用いられる。径が相対的に小さい
ビア14aの内部はW膜16で完全に充填し、径が相対
的に大きいビア14bの内部は完全に充填しない。な
お、CVD法でW膜16を形成する前に、スパッタ法で
W膜を形成してもよい。これにより、径が相対的に小さ
いビア14aへのW膜16の埋め込み性を向上させるこ
とができる。
14bの内部を含む半導体基板1の全面にW膜16をC
VD法で形成する。反応ガスには、たとえばWF6ガス
およびSiH4ガスが用いられる。径が相対的に小さい
ビア14aの内部はW膜16で完全に充填し、径が相対
的に大きいビア14bの内部は完全に充填しない。な
お、CVD法でW膜16を形成する前に、スパッタ法で
W膜を形成してもよい。これにより、径が相対的に小さ
いビア14aへのW膜16の埋め込み性を向上させるこ
とができる。
【0039】次に、図14に示すように、W膜16を、
たとえばエッチバック法を用いて指向性エッチングす
る。これにより、径が相対的に小さいビア14aの内部
にW膜16からなるプラグ17aが形成され、径が相対
的に大きいビア14bの側壁にW膜16からなるスペー
サ17bが形成される。上記エッチバック法では、たと
えばSF6、ArおよびO2混合ガスが用いられ、W膜1
6下のTiN膜は、その成膜厚さの10〜50%程度が
エッチングされる。
たとえばエッチバック法を用いて指向性エッチングす
る。これにより、径が相対的に小さいビア14aの内部
にW膜16からなるプラグ17aが形成され、径が相対
的に大きいビア14bの側壁にW膜16からなるスペー
サ17bが形成される。上記エッチバック法では、たと
えばSF6、ArおよびO2混合ガスが用いられ、W膜1
6下のTiN膜は、その成膜厚さの10〜50%程度が
エッチングされる。
【0040】次に、図15に示すように、径が相対的に
大きいビア14bの内部を含む半導体基板1の全面に、
10〜30nm程度の厚さのバリアメタル層18を形成
する。バリアメタル層18は、たとえばTi膜、TiN
膜またはTi膜とTiN膜とからなる積層膜によって構
成される。
大きいビア14bの内部を含む半導体基板1の全面に、
10〜30nm程度の厚さのバリアメタル層18を形成
する。バリアメタル層18は、たとえばTi膜、TiN
膜またはTi膜とTiN膜とからなる積層膜によって構
成される。
【0041】次に、図16に示すように、径が相対的に
大きいビア14bの内部を含む半導体基板1の全面にA
l膜19をスパッタ法で形成する。その後、400〜5
00℃程度の温度により真空中でリフローを行う。Al
膜19は、純粋なAlのみならず、Alを90%以上含
む合金で構成してもよい。
大きいビア14bの内部を含む半導体基板1の全面にA
l膜19をスパッタ法で形成する。その後、400〜5
00℃程度の温度により真空中でリフローを行う。Al
膜19は、純粋なAlのみならず、Alを90%以上含
む合金で構成してもよい。
【0042】次に、図17に示すように、Al膜19の
上層に、10〜30nm程度の厚さのTi膜および50
〜150nm程度の厚さのTiN膜を下層から順にスパ
ッタ法で堆積し、Ti膜およびTiN膜の積層膜からな
るバリアメタル層20を形成する。この積層膜は、スパ
ッタ室に導入されるガスをArガスからN2ガスへ切り
替えることによって、同一スパッタ装置で形成すること
ができる。
上層に、10〜30nm程度の厚さのTi膜および50
〜150nm程度の厚さのTiN膜を下層から順にスパ
ッタ法で堆積し、Ti膜およびTiN膜の積層膜からな
るバリアメタル層20を形成する。この積層膜は、スパ
ッタ室に導入されるガスをArガスからN2ガスへ切り
替えることによって、同一スパッタ装置で形成すること
ができる。
【0043】次に、図18に示すように、フォトレジス
トパターンをマスクとして、バリアメタル層20、Al
膜19、バリアメタル層18およびバリアメタル層15
を順次エッチングして、Al膜19を主導体層とする配
線21を形成する。なお、配線21が最上層配線であっ
て、その上にワイヤボンディングによる接続孔が直接形
成される場合は、バリアメタル層20を形成せず、Al
膜19を形成した後に配線パターンを形成するためのエ
ッチングを行ってもよい。
トパターンをマスクとして、バリアメタル層20、Al
膜19、バリアメタル層18およびバリアメタル層15
を順次エッチングして、Al膜19を主導体層とする配
線21を形成する。なお、配線21が最上層配線であっ
て、その上にワイヤボンディングによる接続孔が直接形
成される場合は、バリアメタル層20を形成せず、Al
膜19を形成した後に配線パターンを形成するためのエ
ッチングを行ってもよい。
【0044】このように、本実施の形態2によれば、上
下層配線を絶縁する層間絶縁膜13に、径が互いに異な
るビア14a,14bが形成された場合においても、前
記実施の形態1と同様に、径が相対的に小さいビア14
aの内部に形成されたプラグ17aを介して上下層配線
間の良好な導通が得られ、また径が相対的に大きいビア
14bの側壁に形成されたスペーサ17bによってAl
膜19の良好な段差被覆性が得られるので、配線21の
主導体層を構成するAl膜19の断線または薄膜化によ
る配線抵抗の増大を防ぐことができて、上層配線である
配線21の製造歩留まりを向上することができる。
下層配線を絶縁する層間絶縁膜13に、径が互いに異な
るビア14a,14bが形成された場合においても、前
記実施の形態1と同様に、径が相対的に小さいビア14
aの内部に形成されたプラグ17aを介して上下層配線
間の良好な導通が得られ、また径が相対的に大きいビア
14bの側壁に形成されたスペーサ17bによってAl
膜19の良好な段差被覆性が得られるので、配線21の
主導体層を構成するAl膜19の断線または薄膜化によ
る配線抵抗の増大を防ぐことができて、上層配線である
配線21の製造歩留まりを向上することができる。
【0045】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【0046】たとえば、前記実施の形態では、径が相対
的に小さいビアと径が相対的に大きいビアとの2種類の
ビアを有する配線構造に本発明を適用した場合について
説明したが、径が互いに異なる3種類以上のビアが形成
された場合にも本発明を適用することができる。
的に小さいビアと径が相対的に大きいビアとの2種類の
ビアを有する配線構造に本発明を適用した場合について
説明したが、径が互いに異なる3種類以上のビアが形成
された場合にも本発明を適用することができる。
【0047】また、前記実施の形態では、層間絶縁膜に
ビアを形成した場合について説明したが、溝を形成した
場合についても本発明を適用することができる。
ビアを形成した場合について説明したが、溝を形成した
場合についても本発明を適用することができる。
【0048】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【0049】径が相対的に小さいビアでは、その内部に
プラグを形成することで配線の良好な導通が得られ、ま
た、径が相対的に大きいビアでは、その側壁にスペーサ
を形成することで配線の主導体層を構成するAl膜の良
好な段差被覆性が得られるので、径が互いに異なる複数
種類のビアが同一絶縁膜に形成された場合において配線
抵抗の増大を防ぐことができる。さらに、Al膜のバリ
アメタル層をTi系材料で構成することで、発塵やエッ
チング残渣が抑えられる。これらにより、Al膜を主導
体層とする配線の製造歩留まりを向上することができ
る。
プラグを形成することで配線の良好な導通が得られ、ま
た、径が相対的に大きいビアでは、その側壁にスペーサ
を形成することで配線の主導体層を構成するAl膜の良
好な段差被覆性が得られるので、径が互いに異なる複数
種類のビアが同一絶縁膜に形成された場合において配線
抵抗の増大を防ぐことができる。さらに、Al膜のバリ
アメタル層をTi系材料で構成することで、発塵やエッ
チング残渣が抑えられる。これらにより、Al膜を主導
体層とする配線の製造歩留まりを向上することができ
る。
【図1】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図2】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図3】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図4】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図5】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図6】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図7】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図8】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図9】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図10】本発明の他の実施の形態である半導体装置の
製造方法を工程順に示す半導体基板の要部断面図であ
る。
製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図11】本発明の他の実施の形態である半導体装置の
製造方法を工程順に示す半導体基板の要部断面図であ
る。
製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図12】本発明の他の実施の形態である半導体装置の
製造方法を工程順に示す半導体基板の要部断面図であ
る。
製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図13】本発明の他の実施の形態である半導体装置の
製造方法を工程順に示す半導体基板の要部断面図であ
る。
製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図14】本発明の他の実施の形態である半導体装置の
製造方法を工程順に示す半導体基板の要部断面図であ
る。
製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図15】本発明の他の実施の形態である半導体装置の
製造方法を工程順に示す半導体基板の要部断面図であ
る。
製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図16】本発明の他の実施の形態である半導体装置の
製造方法を工程順に示す半導体基板の要部断面図であ
る。
製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図17】本発明の他の実施の形態である半導体装置の
製造方法を工程順に示す半導体基板の要部断面図であ
る。
製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図18】本発明の他の実施の形態である半導体装置の
製造方法を工程順に示す半導体基板の要部断面図であ
る。
製造方法を工程順に示す半導体基板の要部断面図であ
る。
1 半導体基板
2 層間絶縁膜
3a ビア
3b ビア
4 チタン膜
5 窒化チタン膜
6 シリサイド層
7 タングステン膜
8a プラグ
8b スペーサ
9 バリアメタル層
10 アルミニウム膜
11 バリアメタル層
12 配線
13 層間絶縁膜
14a ビア
14b ビア
15 バリアメタル層
16 タングステン膜
17a プラグ
17b スペーサ
18 バリアメタル層
19 アルミニウム膜
20 バリアメタル層
21 配線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 藤原 剛
東京都青梅市新町六丁目16番地の3 株式
会社日立製作所デバイス開発センタ内
(72)発明者 行木 文吾
東京都青梅市新町六丁目16番地の3 株式
会社日立製作所デバイス開発センタ内
(72)発明者 白石 結
東京都青梅市新町六丁目16番地の3 株式
会社日立製作所デバイス開発センタ内
Fターム(参考) 5F033 HH08 HH09 HH18 HH33 JJ01
JJ08 JJ09 JJ18 JJ19 JJ27
JJ33 KK08 KK09 KK18 KK33
MM05 MM08 MM13 NN05 NN06
NN07 NN09 NN34 PP03 PP06
PP15 PP16 PP21 PP22 QQ08
QQ09 QQ10 QQ16 QQ31 QQ37
QQ48 QQ70 QQ73 QQ75 QQ94
RR04 SS11 WW00 XX02 XX05
XX09 XX17 XX34
5F058 BC02 BF02 BH10
Claims (5)
- 【請求項1】 (a)半導体基板上に形成した絶縁膜
に、径が互いに異なる複数種類のビアを形成する工程
と、(b)前記ビアの内部を含む前記絶縁膜の上層に第
1バリアメタル層を形成する工程と、(c)前記第1バ
リアメタル層の上層にタングステン膜を形成する工程
と、(d)前記タングステン膜をエッチバック法で加工
して、径が相対的に小さいビアの内部に前記タングステ
ン膜からなるプラグを形成し、径が相対的に大きいビア
の側壁に前記タングステン膜からなるスペーサを形成す
る工程と、(e)前記タングステン膜の上層に第2バリ
アメタル層、アルミニウムを90%以上含む金属膜およ
び第3バリアメタル層を下層から順に形成する工程と、
(f)前記第3バリアメタル層、前記金属膜、前記第2
バリアメタル層および前記第1バリアメタル層を順次加
工して、前記金属膜を主導体層とする配線を形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項2】 (a)半導体基板上に形成した絶縁膜
に、径が互いに異なる複数種類のビアを形成する工程
と、(b)前記ビアの内部を含む前記絶縁膜の上層に第
1バリアメタル層を形成する工程と、(c)前記第1バ
リアメタル層の上層にタングステン膜を形成する工程
と、(d)前記タングステン膜をエッチバック法で加工
して、径が相対的に小さいビアの内部に前記タングステ
ン膜からなるプラグを形成し、径が相対的に大きいビア
の側壁に前記タングステン膜からなるスペーサを形成す
る工程と、(e)前記タングステン膜の上層に第2バリ
アメタル層、アルミニウムを90%以上含む金属膜およ
び第3バリアメタル層を下層から順に形成する工程と、
(f)前記第3バリアメタル層、前記金属膜、前記第2
バリアメタル層および前記第1バリアメタル層を順次加
工して、前記金属膜を主導体層とする配線を形成する工
程とを有し、前記第2バリアメタル層は、Ti膜、Ti
N膜のうち少なくとも1つの材料からなり、前記第3バ
リアメタル層は、TiN膜またはTi膜とTiN膜とか
らなる積層膜であることを特徴とする半導体装置の製造
方法。 - 【請求項3】 (a)シリコンからなる半導体基板上に
形成した絶縁膜に、径が互いに異なる複数種類のビアを
形成し、前記ビアの底部に前記半導体基板の表面を露出
する工程と、(b)前記ビアの内部を含む前記絶縁膜の
上層にチタン膜および窒化チタン膜を下層から順に堆積
した後、前記半導体基板に熱処理を施して前記ビアの底
部にシリサイド層を形成する工程と、(c)前記窒化チ
タン膜の上層にタングステン膜を形成する工程と、
(d)前記タングステン膜をエッチバック法で加工し
て、径が相対的に小さいビアの内部に前記タングステン
膜からなるプラグを形成し、径が相対的に大きいビアの
側壁に前記タングステン膜からなるスペーサを形成する
工程と、(e)前記タングステン膜の上層に第1バリア
メタル層、アルミニウムを90%以上含む金属膜および
第2バリアメタル層を下層から順に形成する工程と、
(f)前記第2バリアメタル層、前記金属膜、前記第1
バリアメタル層、前記窒化チタン膜および前記チタン膜
を順次加工して、前記金属膜を主導体層とする配線を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項4】 (a)シリコンからなる半導体基板上に
形成した絶縁膜に、径が互いに異なる複数種類のビアを
形成し、前記ビアの底部に前記半導体基板の表面を露出
する工程と、(b)前記ビアの内部を含む前記絶縁膜の
上層にチタン膜を形成した後、前記半導体基板に熱処理
を施して前記ビアの底部にシリサイド層を形成する工程
と、(c)前記チタン膜の上層に窒化チタン膜を形成す
る工程と、(d)前記窒化チタン膜の上層にタングステ
ン膜を形成する工程と、(e)前記タングステン膜をエ
ッチバック法で加工して、径が相対的に小さいビアの内
部に前記タングステン膜からなるプラグを形成し、径が
相対的に大きいビアの側壁に前記タングステン膜からな
るスペーサを形成する工程と、(f)前記タングステン
膜の上層に第1バリアメタル層、アルミニウムを90%
以上含む金属膜および第2バリアメタル層を下層から順
に形成する工程と、(g)前記第2バリアメタル層、前
記金属膜、前記第1バリアメタル層、前記窒化チタン膜
および前記チタン膜を順次加工して、前記金属膜を主導
体層とする配線を形成する工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項5】 (a)半導体基板上に形成した絶縁膜
に、径が互いに異なる複数種類のビアを形成する工程
と、(b)前記ビアの内部を含む前記絶縁膜の上層に第
1バリアメタル層を形成する工程と、(c)前記第1バ
リアメタル層の上層にタングステン膜を形成する工程
と、(d)前記タングステン膜をエッチバック法で加工
して、径が相対的に小さいビアの内部に前記タングステ
ン膜からなるプラグを形成し、径が相対的に大きいビア
の側壁に前記タングステン膜からなるスペーサを形成す
る工程と、(e)前記タングステン膜の上層に第2バリ
アメタル層およびアルミニウムを90%以上含む金属膜
を下層から順に形成する工程と、(f)前記金属膜、前
記第2バリアメタル層および前記第1バリアメタル層を
加工して、前記金属膜を主導体層とする配線を形成する
工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002012427A JP2003218199A (ja) | 2002-01-22 | 2002-01-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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