CN103208480A - 具有不同尺寸通孔的多层电子结构 - Google Patents

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Abstract

一种多层复合电子结构，其包括在X-Y平面中延伸并且被通孔层分隔开的至少两个特征层，所述通孔层包括夹在两个相邻的特征层之间的介电材料，所述通孔层包括在垂直于X-Y平面的Z方向上连接相邻特征层的通孔柱，其中在所述通孔层中的第一通孔柱具有不同于在所述通孔层中的第二通孔柱的X-Y平面内的尺寸。

Description

具有不同尺寸通孔的多层电子结构
技术领域
本发明涉及包括具有不同的形状和尺寸的新型通孔的多层互连结构。
背景技术
在对于越来越复杂的电子元件的小型化需求越来越大的带动下，诸如计算机和电信设备等消费电子产品的集成度越来越高。这已经导致要求支撑结构如IC基板和IC插件具有通过介电材料彼此电绝缘且高密度的多个导电层和通孔。
这种支撑结构的总体要求是可靠性和适当的电气性能、薄度、刚度、平坦度、散热性好和有竞争力的单价。
在实现这些要求的各种途径中，一种广泛实施的创建层间互连通孔的制造技术是采用激光钻孔，所钻出的孔穿透后续布置的介电基板直到最后的金属层，后续填充金属，通常是铜，该金属通过镀覆技术沉积在其中。这种成孔方法有时也被称为“钻填”，由此产生的通孔可称为“钻填通孔”。
钻填通孔方法存在多个缺点。因为每个通孔需要单独钻孔，所以生产率受限并且制造复杂的多通孔IC基板和插件的成本变得高昂。在大型阵列中，通过钻填方法难以生产出高密度和高品质的彼此紧密相邻且具有不同的尺寸和形状的通孔。此外，激光钻出的通孔具有穿过介电材料厚度的粗糙侧壁和内向锥度。该锥度减小了通孔的有效直径。特别是在超小通孔直径的情况下，也可能对于在先的导电金属层的电接触产生不利影响，由此导致可靠性问题。此外，在被钻的电介质是包括聚合物基质中的玻璃或陶瓷纤维的复合材料时，侧壁特别粗糙，并且这种粗糙可能会产生附加的杂散电感。
钻出的通孔的填充过程通常是通过铜电镀来完成的。电镀沉积技术会导致凹痕，其中在通孔顶部出现小坑。或者，当通孔通道被填充超过其容纳量的铜时，可能造成溢出，从而产生突出超过周围材料的半球形上表面。凹痕和溢出往往在如制造高密度基板和插件时所需的后续上下堆叠通孔时造成困难。此外，应该认识到，大的通孔通道难以均匀填充，特别是在其位于插件或IC基板设计的同一互连层内的小通孔附近时。
虽然可接受的尺寸和可靠性正在随着时间的推移而改善，但是上文所述的缺点是钻填技术的内在缺陷，并且预计会限制可能的通孔尺寸范围。还应该注意的是，激光钻孔是制造圆形通孔通道的最好方法。虽然理论上可以通过激光铣削制造狭缝形状的通孔通道，但是实际上可制造的几何形状范围比较有限，并且在给定支撑结构中的通孔通常是圆柱形的并且是基本相同的。
通过钻填工艺制造通孔是昂贵的，并且难以利用相对具有成本效益的电镀工艺用铜来均匀和一致地填充由此形成的通孔通道。
在复合介电材料中激光钻出的孔实际上被限制在60×10-6m直径，并且由于所涉及的烧蚀过程以及所钻的复合材料的性质，甚至因此而遭受到显著的锥度形状以及粗糙侧壁的不利影响。
除了上文所述的激光钻孔的其它限制外，钻填技术的另一限制在于难以在同一层中产生不同直径的通孔，这是因为当钻出不同尺寸的通孔通道并随后用金属填充以制造不同尺寸通孔时，通孔通道的填充速率不同所致。因此，作为钻填技术的特征性的凹痕或溢出的典型问题被恶化，因为不可能对不同尺寸通孔同时优化沉积技术。
克服钻填方法的多个缺点的可选解决方案是利用又称为“图案镀覆”的技术，通过将铜或其它金属沉积到在光刻胶中形成的图案内来制造。
在图案镀覆中，首先沉积种子层。然后在其上沉积光刻胶层，随后曝光形成图案，并且选择性地移除以制成暴露出种子层的沟槽。通过将铜沉积到光刻胶沟槽中来形成通孔柱。然后移除剩余的光刻胶，蚀刻掉种子层，并在其上及其周边层压通常为聚合物浸渍玻璃纤维毡的介电材料，以包围所述通孔柱。然后，可以使用各种技术和工艺来平坦化所述介电材料，移除其一部分以暴露出通孔柱的顶部，从而允许由此导电接地，用于在其上形成下一金属层。可在其上通过重复该过程来沉积后续的金属导体层和通孔柱，以形成所需的多层结构。
在一个替代但紧密关联的技术即下文所称的“面板镀覆”中，将连续的金属或合金层沉积到基板上。在基板的顶部沉积光刻胶层，并在其中显影出图案。剥除被显影的光刻胶的图案，选择性地暴露出其下的金属，该金属可随后被蚀刻掉。未显影的光刻胶保护其下方的金属不被蚀刻掉，并留下直立的特征结构和通孔的图案。
在剥除未显影的光刻胶后，可以在直立的铜特征结构和/或通孔柱上或周边层压介电材料，如聚合物浸渍玻璃纤维毡。在平坦化后，可通过重复该过程在其上沉积后续的金属导体层和通孔柱，以形成所需的多层结构。
通过上述图案镀覆或面板镀覆方法创建的通孔层通常被称为“通孔柱”和铜制特征层。
将会认识到，微电子演化的一般推动力涉及制造更小、更薄、更轻和更大功率的具有高可靠性产品。使用厚且有芯的互连不能得到超轻薄的产品。为了在互连IC基板或“插件”中形成更高密度的结构，需要具有甚至更小连接的更多层。事实上，有时希望彼此交叠地堆叠元件。
如果在铜或其它合适的牺牲基板上沉积镀覆层压结构，则可以蚀刻掉基板，留下独立的无芯层压结构。可以在预先附着至牺牲基板上的侧面上沉积其它层，由此能够形成双面积层，从而最大限度地减少翘曲并有助于实现平坦化。
一种制造高密度互连的灵活技术是构建包括在电介质基质中的金属通孔或特征结构在内的图案或面板镀覆的多层结构。金属可以是铜，电介质可以是纤维增强聚合物，通常是具有高玻璃化转变温度（Tg）的聚合物，如聚酰亚胺。这些互连可以是有芯的或无芯的，并可包括用于堆叠元件的空腔。它们可具有奇数或偶数层。实现技术描述在授予Amitec-Advanced MultilayerInterconnect Technologies Ltd.的现有专利中。
例如，赫尔维茨（Hurwitz）等人的题为“高级多层无芯支撑结构及其制造方法（Advanced multilayer coreless support structures and method for theirfabrication）”的美国专利US7,682,972描述了一种制造包括在电介质中的通孔阵列的独立膜的方法，所述膜用作构建优异的电子支撑结构的前体，该方法包括以下步骤：在包围牺牲载体的电介质中制造导电通孔膜，和将所述膜与牺牲载体分离以形成独立的层压阵列。基于该独立膜的电子基板可通过将所述层压阵列减薄和平坦化，随后终止通孔来形成。该公报通过引用全面并入本文。
赫尔维茨（Hurwitz）等人的题为“用于芯片封装的无芯空腔基板及其制造方法（Coreless cavity substrates for chip packaging and their fabrication）”的美国专利US7,669,320描述了一种制造IC支撑体的方法，所述IC支撑体用于支撑与第二IC芯片串联的第一IC芯片；所述IC支撑体包括在绝缘周围材料中的铜特征结构和通孔的交替层的堆叠，所述第一IC芯片可粘合至所述IC支撑体，所述第二IC芯片可粘合在所述IC支撑体内部的空腔中，其中所述空腔是通过蚀刻掉铜基座和选择性蚀刻掉累积的铜而形成的。该公报通过引用全部并入本文。
赫尔维茨（Hurwitz）等人的题为“集成电路支撑结构及其制造方法（integrated circuit support structures and their fabrication）”的美国专利US7,635,641描述了一种制造电子基板的方法，包括以下步骤：(A)选择第一基础层；(B)将蚀刻阻挡层沉积到所述第一基础层上；(C)形成交替的导电层和绝缘层的第一半堆叠体，所述导电层通过贯穿绝缘层的通孔而互连；(D)将第二基础层涂覆到所述第一半堆叠体上；(E)将光刻胶保护涂层涂覆到第二基础层上；(F)蚀刻掉所述第一基础层；(G)移除所述光刻胶保护涂层；(H)移除所述第一蚀刻阻挡层；(I)形成交替的导电层和绝缘层的第二半堆叠体，导电层通过贯穿绝缘层的通孔而互连；其中所述第二半堆叠体具有与第一半堆叠体基本对称的构造；(J)将绝缘层涂覆到交替的导电层和绝缘层的所述第二半堆叠体上；(K)移除所述第二基础层，以及，(L)通过将通孔末端暴露在所述堆叠体的外表面上并对其涂覆终止物来终止基板。该公报通过引用全部并入本文。
发明内容
本发明的第一方面涉及提供一种多层复合电子结构，其包括在X-Y平面中延伸并且被通孔层分隔开的至少两个特征层，所述通孔层包括夹在两个相邻的特征层之间的介电材料，所述通孔层包括在垂直于X-Y平面的Z方向上连接相邻特征层的通孔柱，其中在所述通孔层中，第一通孔柱具有不同于第二通孔柱的X-Y平面内尺寸。
任选地，所述通孔柱中的至少其一是基本非圆柱形的。
任选地，至少一个通孔柱包括覆盖有金属层的种子层，所述金属层通过电镀沉积在所述金属层上。
任选地，所述种子层包括铜。
通常，所述金属层包括铜。
在一些实施方式中，所述种子层还包括在先施加以促进对所述介电材料粘附的粘附金属层。
在一些实施方式中，所述粘附金属层包括选自钛、铬、钽和钨中的至少其一。
任选地，第一通孔的最小X-Y平面内尺寸比同一平面中的第二通孔的最小X-Y平面内尺寸大至少20%。
任选地，第三通孔的最小X-Y平面内尺寸比第一通孔的最小X-Y平面内尺寸大至少20%。
任选地，至少一个通孔具有在X-Y平面内的圆形截面。
任选地，至少一个通孔具有在X-Y平面内的非圆形截面。
在一些实施方式中，至少一个通孔具有在X-Y平面内的正方形截面。
在一些实施方式中，至少一个通孔在X-Y平面上是不对称的，具有线性形状。
在一些实施方式中，至少一个通孔在X-Y平面内是不对称的，在X-Y平面中沿第一方向的延伸量为在X-Y平面中沿垂直于第一方向的第二方向的延伸量的至少3倍。
在一些实施方式中，至少一个通孔具有小于50微米的直径。
在一些实施方式中，至少一个通孔具有小于40微米的直径。
在一些实施方式中，至少一个通孔具有30微米以下的直径。
在一些实施方式中，所述结构在Z方向上的厚度超过50微米。
在一些实施方式中，所述特征层和所述至少一个通孔层可通过包括以下步骤的方法制造：
a)获得包括底层通孔层的基板，所述通孔层被处理以暴露出其中的铜；b)用种子层覆盖所述基板；c)在所述种子层上涂覆第一光刻胶层；d)曝光并显影所述光刻胶以形成负性特征图案；e)所述负性图案中沉积金属以制造所述特征层；f)剥除所述第一光刻胶层；g)施加第二光刻胶层；h)曝光并显影负性图案，在该负性图案中包括至少两个不同尺寸的通孔柱；e)在所述负性图案中沉积金属层；f)剥除所述光刻胶，留下所述特征层和在所述通孔层中直立的至少两个不同尺寸的通孔柱；k)移除所述种子层；l)在所述通孔层中的至少两个通孔柱上层压介电材料层。
通常，至少一个以下限制条件适用：
i)所述种子层包括铜；ii)所述金属层包括铜；iii)所述介电材料包括聚合物；和iv）所述介电材料还包括陶瓷或玻璃夹杂物。
任选地，至少一个以下限制条件适用：i)所述聚合物包括聚酰亚胺、环氧树脂、双马来酰亚胺、三嗪和/或其混合物；ii)所述夹杂物包括玻璃纤维；和iii)所述夹杂物包括陶瓷颗粒填料。
所述方法可包括以下步骤：m)平坦化以暴露出金属。
所述方法可包括以下步骤：n)在底表面上沉积金属种子层。
任选地，所述金属种子层包括铜。
在一些实施方式中，所述至少一个通孔层通过以下步骤制造：i)获得包括其铜被暴露出的底层特征层的基板；ii)利用种子层覆盖所述基板；iii)在所述种子层上沉积金属层；iv)在所述金属层上施加光刻胶层；v)曝光并显影出正性通孔图案；vi)蚀刻掉暴露出的金属层；vii)剥除所述光刻胶，在通孔层内留下直立的至少两个不同尺寸的通孔；viii)移除所述种子层；和xi)在所述至少两个通孔上层压介电材料。
通常，至少一个以下限制条件适用：a)所述种子层包括铜；b)所述金属层包括铜；c)所述介电材料包括聚合物；和d)所述介电材料还包括陶瓷或玻璃夹杂物。
任选地，至少一个以下限制条件适用：e)所述聚合物包括聚酰亚胺、环氧树脂、双马来酰亚胺、三嗪和/或其混合物；f)所述夹杂物包括玻璃纤维；和g)所述夹杂物包括陶瓷填料。
所述方法可包括以下步骤：x)进行平坦化和减薄以暴露出金属。
所述方法可包括以下步骤：xi)在减薄的表面上沉积金属种子层。
任选地，所述金属种子层包括铜。
术语微米或μm是指微米或10-6m。
附图说明
为了更好地理解本发明并示出本发明的实施方式，纯粹以举例的方式作为参考，参照附图。
具体参照附图时，必须强调的是特定的图示是示例性的并且目的仅在于说明性地讨论本发明的优选实施方案，并且基于提供被认为是对于本发明的原理和概念方面的描述最有用和最易于理解的图示的原因而被呈现。就此而言，没有试图将本发明的结构细节以超出对本发明基本理解所必需的详细程度来图示；参照附图的说明使本领域技术人员认识到本发明的几种形式可如何实际体现出来。在附图中：
图1是现有技术的多层复合支撑结构的简化截面图；
图2是通孔层在X-Y平面内的截面的显微图，其示出大方形通孔、延伸通孔和微通孔并且图示出可被制造的形状和尺寸范围；
图3是可得到的特征范围的带注解的示意图；
图4是示出可制造本发明结构的一种方法的一个流程图；
图5是示出可制造本发明结构的变化方法的第二流程图。
在不同的附图中，相同的数字和附图标记指示相同的要素。
具体实施方式
在以下说明中，涉及的是由在电介质基体中的金属通孔构成的支撑结构，特别是在聚合物基体中的铜通孔柱，如玻璃纤维增强的聚酰亚胺、环氧树脂或BT（双马来酰亚胺/三嗪）或它们的混合物。
对于特征结构的面内尺寸没有有效的上限是阿瑟斯公司（Access）的光刻胶和图案或面板镀覆和层压技术的特征，如在赫尔维茨（Hurwitz）等人的美国专利US7,682,972、US7,669,320和US7,635,641中所描述的，其通过引用并入本文。
图1是现有技术的多层复合支撑结构的简化截面图。现有技术的多层支撑结构100包括被绝缘各层的介电层110、112、114、116隔离的组件或特征结构108的功能层102、104、106。穿过介电层的通孔118提供在相邻的功能或特征层之间的电连接。因此，特征层102、104、106包括在X-Y平面内通常布置在所述层内的特征结构108，以及跨介电层110、112、114、116导通电流的通孔118。通孔118设计为具有最小的电感并得到充分的隔离以在其间具有最小的电容。
当利用钻填技术制造通孔时，通孔通常具有基本圆形截面，因为它们是通过先在电介质中钻出激光孔来制造的。由于电介质是不均匀的和各向异性的并且由含有无机填料和玻璃纤维增强物的聚合物基体组成，因此其圆形截面通常是边缘粗糙的并且其截面会略微偏离真正的圆形。此外，通孔往往具有某种程度的锥度，即为逆截头锥形而非圆柱形。
例如，如在美国专利US7,682,972、US7,669,320和US7,635,641中所描述的，图1的结构可交替地通过在光刻胶图案中镀覆（图案镀覆）或者面板镀覆接着进行选择性蚀刻来制造，无论哪种方式均留下直立的通孔柱，并随后在其上层压介电预浸料。
利用“钻填通孔”的方法，由于截面控制和形状方面的困难，使得不能制造非圆形孔。由于激光钻孔的限制，还存在约50-60微米直径的最小通孔尺寸。这些困难在上文的背景技术部分中作了详细描述，并且这些困难特别涉及由于铜通孔填充电镀过程导致的凹痕和/或半球形顶部、由于激光钻孔过程导致的通孔锥度形状和侧壁粗糙、以及由于在“路径模式（routingmode）”中用以产生在聚合物/玻璃电介质中的沟槽而使用的用于铣削狭缝的昂贵的激光钻孔机所导致的较高成本。
除了上述激光钻孔的其它限制外，钻填技术的另一限制在于：难以在同一层中产生不同尺寸的通孔，因为在钻出不同尺寸的通孔通道以及随后用金属填充以制造不同尺寸的通孔时，通孔通道的填充速率不同。结果，使得作为钻填技术的特征的典型问题即形成凹坑或过填充（半球形凸起）进一步恶化，因为不可能对不同尺寸的通孔同时优化沉积技术。因此，在实际应用中，钻填通孔具有基本圆形的截面，尽管由于基板的不均匀特性有时存在某些变形，并且所有通孔大体上具有类似的截面。
此外，应该注意的是，在复合介电材料如聚酰亚胺/玻璃或含氧树脂/玻璃或BT（双马来酰亚胺/三嗪）/玻璃或其与陶瓷和/或其它填料颗粒的混合物中的激光钻通孔实际被限制在60×10-6m直径，甚至由于所钻的复合材料的特性而具有显著的锥度形状以及粗糙的侧壁，结果导致牵涉到烧蚀过程。
出乎意料地发现，利用镀覆和光刻胶技术的灵活性，可以成本有效地制造宽范围的通孔形状和尺寸。此外，可以在同一层中制造不同的通孔形状和尺寸。这在使用铜图案镀覆方法制造时特别有利，该方法先沉积金属种子层，然后沉积光刻胶材料，并在其中显影出光滑、笔直、非锥形的沟槽，该沟槽可随后通过利用在暴露的种子层上进行图案镀覆将铜沉积到这些沟槽中而进行填充。与钻填通孔方法不同的是，通孔柱技术能够使光刻胶层中的沟槽被填充以得到凹痕较少和半球形凸起较少的铜连接。在沉积铜之后，接着剥除光刻胶，移除金属种子层并在其上和其周围涂覆永久性的聚合物-玻璃电介质。由此产生的“通孔导体”可采用如赫尔维茨（Hurwitz）等人的美国专利US7,682,972、US7,669,320和US7,635,641中所描述的工艺流程。
参照图2，示出通孔层的X-Y平面内的截面的显微图，用以提供概念证明。显示出直径约30微米的微通孔202。钻填技术不允许制造这样的小通孔，现有技术中对于钻填通孔存在约60微米直径的有效下限。微通孔之间的间隔距离可以小于20微米。还示出了相当宽大的矩形热沉204和可为120微米×120微米的方形通孔206等。如图所示，长方形和方形的通孔和热沉可具有方形拐角，其曲率半径仅为2或3微米。应该认识到的是，利用钻孔技术不可能产生尖锐拐角。虽然镀覆技术有助于这种制造，但是通常避免方形拐角，因为这样的拐角会成为应力集中点。通孔嵌入在介电材料208中，该介电材料208通常为玻璃纤维增强的聚合物并且可以包含无机填料。这种介电材料可作为织造纤维预浸料得到。
还示出了延伸通孔组件210。该延伸通孔组件210可连接相邻层中的不同特征结构并且可用作面内信号载体。因此，在通孔层内的组件可用于耦合X-Y平面内不同位置处的组件，并且可以是功能组件。例如，组件212连接圆通孔214，该圆通孔214自身可耦合不同层中的特征结构。应该注意到，可以制造非常复杂的形状，因此面内通孔可卷曲围绕耦合相邻层中特征结构的直通孔。
图3是例如图2所示的那些通孔形状的示意性平面图。与通过“钻填”方式制造的通孔不同，其特征在于阿瑟斯公司（Access）的光刻胶和图案或者面板镀覆和层压技术，如授予赫尔维茨（Hurwitz）等人的美国专利US7,682,972、US7,669,320和US7,635,641所述，它们通过引用并入本文，不存在对于特征结构的面内尺寸的有效上限。目前，在撰写本说明书时，有效最小直径的通孔为约30微米，但是该最小尺寸限制预期会随时间而进一步下降。
与仅用于传导不同特征层之间的信号和通过激光钻孔制造的提供基本相同的通孔形状的现有技术中的通孔不同，应该注意到在本发明的实施例中，第一通孔可具有与在同一通孔层中的第二通孔完全不同的X-Y平面内尺寸。通孔可用作散热器并且可连接在X-Y平面中具有不同位置的相邻层中的组件。通孔层中的某些组件可充当诸如机械强化的附加功能或充当诸如电感或电容、同轴数据载体等的功能性电子组件，而不仅仅充当相邻层之间的导电连接。
因此，参照图3的注释示意图，同一层上的不同通孔可具有完全不同的尺寸（和形状）。例如，大的带状通孔302可有数毫米长，而最小的铜通孔304可具有约30微米的直径。部分或实际上大多数的通孔可以是直径约60微米的简单通孔322，以与利用钻填技术可得到的当前现有技术相兼容。然而，应该认识到，通过在光刻胶内镀覆或通过先镀覆再蚀刻产生的通孔，甚至在具有相同尺寸时，将会通常比通过在不均匀且各向异性的介电层中激光钻孔可得到的通孔更加光滑。
因此，由阿米技术（AMITEC）和阿瑟斯公司（Access）研发并且一般性描述在通过引用并入本文的赫尔维茨（Hurwitz）等人美国专利US7,682,972、US7,669,320和US7,635,641中的镀覆蚀刻和选择性图案化镀覆技术中内在地具有显著的灵活性。
例如，30微米直径的通孔柱304或微通孔可位于散热器308附近，该散热器308可以是相对宽大的，如150×10-6m乘以150×10-6m。相邻组件之间的典型间距可为140×10-6m等，以保持不同组件彼此绝缘，但是制造技术也能够使通孔位置的间距为10微米及其以下。分隔组件的介电材料310可以是经加热和压制的聚合物浸渍的织造玻璃纤维预浸料。
应该认识到，利用钻填技术即使不是不可能也是难以制造完全不同尺寸的相邻特征结构的，这是因为不同尺寸相邻特征结构的填充产生较大特征结构的凹痕和较小特征结构的过填充（半球形凸起）。
由阿米泰克公司（AMITEC）和阿瑟斯公司（Access）研发并且一般性描述在通过引用并入本文的赫尔维茨（Hurwitz）等人的美国专利US7,682,972、US7,669,320和US7,635,641中的镀覆蚀刻和选择性图案化镀覆技术中内在的灵活性能够制造专用组件，例如其中平行组件充分紧邻接近以在其间储存电荷的通孔电容器结构312，以及同轴结构314，其中围绕规则的通孔柱318的环形通孔316提供穿过基板厚度的同轴结构。还示出了杆形通孔320、边缘加强件322和转角加强件324。在共同介电层内的所有组件可通过电镀同时制造。
第一通孔的X-Y平面内的最小尺寸可比同一平面内的第二通孔的X-Y平面内的最小尺寸显著更大，通常要大20%或以上。事实上，第三通孔的X-Y平面内的最小尺寸可比第一通孔的X-Y平面内的最小尺寸显著更大（大20%或以上）。
任选地，如同现有技术那样，各个不同的通孔可具有基本圆形的X-Y平面内的截面。此外，因为通孔柱是通过先镀覆在光刻胶内再在其周围涂覆电介质来制造的，通过电镀技术可能得到比通过钻填得到的通孔更光滑的通孔，因为在钻填技术中所述电介质的不均匀性和各向异性会产生粗糙表面的孔。
但是，与通过钻填技术产生的通孔不同的是，通过镀覆方式制造的通孔不必是圆形的。通孔可在X-Y平面上非对称。例如，它们可以在X-Y平面内沿第一方向延伸，该延伸量是沿与第一方向垂直的X-Y平面内的第二方向的延伸的至少3倍，并且更加线性。
虽然钻填通孔由于凹痕或半球形凸起效应导致被有效地限制在约60微米直径，但是在通孔通过电镀产生的一些实施例中，至少一个通孔具有小于50微米的直径，有可能小于40微米。事实上，在一些实施方案中，至少一个通孔具有30微米或以下的直径。图3中示出直径30微米的微通孔306并且该微通孔306通过电镀制造，如图2所示。
因为通孔层通常覆盖有利用镀覆技术沉积在电介质上的特征层，以使得能够在电介质上进行镀覆，通常至少一个通孔层可包括种子层例如铜，其被通过电镀沉积在其上的金属层例如铜所覆盖。种子层通常具有0.5微米到1.5微米的厚度。此外，为了帮助种子层粘附于下方的电介质，可以涂覆第一粘附层。所述粘附层可以由钛、铬、钽、钨或这些金属的混合物制造，并且通常非常薄。例如，所述粘附层可具有0.04微米到0.1微米的厚度。
参照图4，在一些实施例中，所述至少一个通孔层通过由以下步骤构成的方法来制造：获得包括下方通孔层的基板，所述通孔层被处理以暴露出其中的铜—步骤a)，以及用种子层，通常是铜，来覆盖所述基板—步骤b)。将第一光刻胶薄层涂覆在所述种子层上—步骤c)，以及将所述第一光刻胶薄层曝光并显影以形成负性特征图案—步骤d)。将金属，通常是铜，沉积在所述负性特征图案中—步骤e)；并剥除所述第一光刻胶薄层—步骤f)，以留下直立的特征层。现在涂覆第二光刻胶厚层—步骤g)，并在其中曝光和显影出第二负性通孔柱图案—步骤h)。在第二图案中显影出的沟槽内沉积的金属层，通常是铜—步骤i)，以制造包括不同尺寸的通孔柱的通孔层。剥除所述第二光刻胶层—步骤j)，以留下包括至少两个不同尺寸的通孔柱的通孔柱层以及直立的特征层。移除暴露出的种子层—步骤k)。这可以例如通过将结构暴露于氢氧化铵或氯化铜的湿法蚀刻来实现。然后，在包括不同尺寸的通孔柱的通孔层上层压介电材料—步骤l)。
介电材料一般是复合材料，其包含聚合物基体，如聚酰亚胺、环氧树脂、双马来酰亚胺、三嗪及其混合物，并还可以包含陶瓷或玻璃。通常情况下，电介质作为由在含陶瓷填料的聚合物树脂预型体中的织造玻璃纤维束构成的预浸料提供。
为了能够进一步构建额外的层，可将所述介电材料减薄以暴露出金属—步骤m)。所述减薄可利用机械研磨或抛光、化学抛光或化学机械抛光CMP来完成。所述减薄也使结构平坦化。然后，可以在经减薄的表面上沉积金属种子层，如铜—步骤n)，以使得额外的层能够被构建。所述种子层通常为0.5微米到1.5微米厚。为了帮助其粘附，可以先沉积钛、钽、铬、钨或其混合物的粘附层，通常为0.04到0.1微米厚。所述种子层可利用例如溅射或化学镀来沉积。
参照图5，在一个变化的制造流程中，所述至少一个通孔层通过以下步骤制造：获得包括具有经平坦化暴露的铜的底层特征层的基板—步骤(i)，并且利用种子层覆盖所述底层特征层—步骤(ii)，所述种子层通常是铜，并且通常通过溅射或通过化学镀进行沉积。在所述种子层上沉积金属层—步骤(iii)。该金属层通常是铜，并且可通过电镀进行沉积。在所述金属层上施加光刻胶层—步骤(iv)，并且在其中曝光并显影正性通孔柱图案，其中两个或更多通孔柱可具有不同的面内尺寸—步骤(v)。蚀刻掉暴露出的金属层—步骤(vi)。铜的蚀刻可使用铜蚀刻剂如氢氧化铵或氯化铜来实施。然后，剥除光刻胶—步骤(vii)，在通孔层中留下至少一个直立的组件，并且在通孔层中的所述至少一个组件上层压介电材料—步骤(viii)。
为了能够进一步地构建，可将介电层减薄—步骤(ix)，以暴露出金属，例如采用化学或机械抛光或研磨，或者化学机械抛光。所述减薄使得所述层平坦化。
然后，可以沉积另一金属种子层，例如铜—步骤(x)在经减薄的表面上。
以上描述只是通过解释性的方式提供。应该认识到本发明能够具有许多变化方式。
已经描述了本发明的若干实施方案。然而，应该理解的是，可以在不偏离本发明的精神实质和范围的情况下进行各种改进。因此，其它实施方案也在所附权利要求的范围内。
因此，本领域技术人员将会认识到，本发明不限于上文中具体图示和描述的内容。而且，本发明的范围由所附权利要求限定，包括上文所述的各个技术特征的组合和子组合以及其变化和改进，本领域技术人员在阅读前述说明后将会预见到这样的组合、变化和改进。
在权利要求书中，术语“包括”及其变体例如“包含”、“含有”等是指所列举的组件被包括在内，但一般不排除其他组件。

Claims (19)

1.一种多层电子支撑结构，其包括在X-Y平面中延伸并且被通孔层分隔开的至少两个特征层，所述通孔层包括夹在两个相邻的特征层之间的介电材料，所述通孔层包括在垂直于X-Y平面的Z方向上连接相邻特征层的多个通孔柱，其中在所述通孔层中的第一通孔柱具有不同于在所述通孔层中的第二通孔柱的X-Y平面内的尺寸。
2.如权利要求1所述的多层电子支撑结构，其中所述第一通孔柱和所述第二通孔柱之一是基本非圆柱形状的。
3.如权利要求1所述的多层电子支撑结构，其中至少一个通孔包括种子层和在所述种子层上电镀的金属层。
4.如权利要求3所述的多层电子支撑结构，其中所述种子层包括铜。
5.如权利要求4所述的多层电子支撑结构，其中所述种子层还包括下方的粘附金属层，所述粘附金属层包括选自钛、铬、钽和钨中的至少一种。
6.如权利要求3所述的多层电子支撑结构，其中所述金属层包括铜。
7.如权利要求1所述的多层电子支撑结构，其中第一通孔柱的X-Y平面内最小尺寸比同一通孔层中的第二通孔柱的X-Y平面内最小尺寸大至少20%。
8.如权利要求7所述的多层电子支撑结构，其中第三通孔柱的X-Y平面内最小尺寸比第一通孔柱的X-Y平面内最小尺寸大至少20%。
9.如权利要求1所述的多层电子支撑结构，其中至少一个通孔柱具有基本圆形的截面。
10.如权利要求1所述的多层电子支撑结构，其中至少一个通孔柱具有方形的截面。
11.如权利要求1所述的多层电子支撑结构，其中至少一个通孔在X-Y平面内是不对称的，具有线性形状。
12.如权利要求1所述的多层电子支撑结构，其中至少一个通孔柱在X-Y平面内是不对称的，其在X-Y平面内沿第一方向延伸的延伸量为沿与所述第一方向垂直的X-Y平面内的第二方向的延伸量的至少3倍。
13.如权利要求1所述的多层电子支撑结构，其中至少一个通孔柱具有小于50微米的直径。
14.如权利要求1所述的多层电子支撑结构，其中至少一个通孔柱具有小于40微米的直径。
15.如权利要求1所述的多层电子支撑结构，其中至少一个通孔具有30微米及其以下的直径。
16.如权利要求1所述的多层电子支撑结构，其中所述特征层和所述至少一个通孔层通过包括以下步骤的方法制造：
a)获得包括底层通孔层的基板，所述通孔层被处理以暴露出其中的铜；
b)在所述底层通孔层上沉积种子层；
c)在所述种子层上施加第一光刻胶层；
d)曝光并显影所述第一光刻胶层以形成负性图案；
e)在所述负性图案中沉积金属层；
f)剥除所述第一光刻胶层以留下直立的特征层；
g)施加第二光刻胶层；
h)曝光并显影所述第二光刻胶层以产生包括通孔层的负性图案，所述通孔层包括具有不同的面内尺寸的至少两个通孔柱；
i)在所述第二光刻胶层内的负性图案中沉积金属层；
j)剥除所述第二光刻胶层；
k)移除暴露的种子层；和
l)在所述具有不同的面内尺寸的至少两个通孔柱上层压介电材料。
17.如权利要求16所述的多层电子支撑结构，其中所述方法还包括：m)减薄所述介电材料以暴露出所述金属。
18.如权利要求16所述的多层电子支撑结构，其中所述方法还包括：n)在被减薄的表面上沉积金属种子层。
19.如权利要求1所述的多层电子支撑结构，其中所述至少一个通孔层通过包括以下步骤的方法制造：
i)获得包括底层特征层的基板，所述特征层被处理以暴露出其中的铜；
ii)用种子层覆盖所述底层特征层；
iii)在所述种子层上沉积金属层；
iv)在所述金属层上施加光刻胶层；
v)曝光得到正性通孔图案；
vi)蚀刻掉暴露出的金属层和种子层；
vii)剥除所述光刻胶，在所述通孔层内留下具有不同的面内尺寸的至少两个组件；以及
viii)在所述通孔层内的所述至少两个组件上层压介电材料。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018152672A1 (en) * 2017-02-21 2018-08-30 3M Innovative Properties Company Flexible multilayer system with stiffening features
CN113366633A (zh) * 2019-08-23 2021-09-07 Skc株式会社 封装基板及包括其的半导体装置
US11437308B2 (en) 2019-03-29 2022-09-06 Absolics Inc. Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
US11652039B2 (en) 2019-03-12 2023-05-16 Absolics Inc. Packaging substrate with core layer and cavity structure and semiconductor device comprising the same
US11967542B2 (en) 2019-03-12 2024-04-23 Absolics Inc. Packaging substrate, and semiconductor device comprising same
US11981501B2 (en) 2019-03-12 2024-05-14 Absolics Inc. Loading cassette for substrate including glass and substrate loading method to which same is applied

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5605414B2 (ja) * 2012-10-17 2014-10-15 Ｔｄｋ株式会社 電子部品内蔵基板及びその製造方法
US10028394B2 (en) 2012-12-17 2018-07-17 Intel Corporation Electrical interconnect formed through buildup process
TWI782696B (zh) * 2021-09-06 2022-11-01 先豐通訊股份有限公司 具有多網路通孔的線路板及其製作方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1308369A (zh) * 1999-11-17 2001-08-15 株式会社东芝 设计方法、掩模组、集成电路及其制造方法和存储介质
TW472352B (en) * 2001-01-17 2002-01-11 United Microelectronics Corp Metal dual damascene opening process
JP2003218199A (ja) * 2002-01-22 2003-07-31 Hitachi Ltd 半導体装置の製造方法
US6946692B1 (en) * 2004-11-16 2005-09-20 United Microelectronics Corp. Interconnection utilizing diagonal routing
CN1731575A (zh) * 2004-08-05 2006-02-08 恩益禧电子股份有限公司 半导体器件及其制造方法
CN1791300A (zh) * 2004-12-10 2006-06-21 日立比亚机械股份有限公司 多层电路板及其制造方法
CN1805141A (zh) * 2004-11-10 2006-07-19 国际商业机器公司 电子器件接线方法和结构
US20070289127A1 (en) * 2006-04-20 2007-12-20 Amitec- Advanced Multilayer Interconnect Technologies Ltd Coreless cavity substrates for chip packaging and their fabrication

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6713685B1 (en) * 1998-09-10 2004-03-30 Viasystems Group, Inc. Non-circular micro-via
JP2000286628A (ja) * 1999-03-30 2000-10-13 Kokusai Electric Co Ltd 八木アンテナ基板及びそれを用いた無線通信機
JP2001007530A (ja) * 1999-06-25 2001-01-12 Matsushita Electric Ind Co Ltd 回路基板
JP2001237511A (ja) * 2000-02-23 2001-08-31 Hitachi Cable Ltd めっきバンプ付き基板およびその製造方法
TW561805B (en) * 2001-05-16 2003-11-11 Unimicron Technology Corp Fabrication method of micro-via
TWI249226B (en) * 2004-11-17 2006-02-11 United Microelectronics Corp Interconnection utilizing diagonal routing
KR20060079428A (ko) 2004-12-31 2006-07-06 삼성전자주식회사 칩 온 보드 패키지용 인쇄 회로 기판 및 이를 이용한 칩온 보드 패키지
CN1901161B (zh) * 2005-07-22 2010-10-27 米辑电子股份有限公司 连续电镀制作线路组件的方法及线路组件结构
US7602062B1 (en) * 2005-08-10 2009-10-13 Altera Corporation Package substrate with dual material build-up layers
IL171378A (en) 2005-10-11 2010-11-30 Dror Hurwitz Integrated circuit support structures and the fabrication thereof
US7631423B2 (en) * 2006-02-13 2009-12-15 Sanmina-Sci Corporation Method and process for embedding electrically conductive elements in a dielectric layer
US7682972B2 (en) * 2006-06-01 2010-03-23 Amitec-Advanced Multilayer Interconnect Technoloiges Ltd. Advanced multilayer coreless support structures and method for their fabrication
JP2008052944A (ja) * 2006-08-22 2008-03-06 Sumitomo Metal Electronics Devices Inc 導電性ペーストおよびそれを用いた窒化アルミ焼結体およびそれを用いた半導体発光素子搭載基板

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1308369A (zh) * 1999-11-17 2001-08-15 株式会社东芝 设计方法、掩模组、集成电路及其制造方法和存储介质
TW472352B (en) * 2001-01-17 2002-01-11 United Microelectronics Corp Metal dual damascene opening process
JP2003218199A (ja) * 2002-01-22 2003-07-31 Hitachi Ltd 半導体装置の製造方法
CN1731575A (zh) * 2004-08-05 2006-02-08 恩益禧电子股份有限公司 半导体器件及其制造方法
CN1805141A (zh) * 2004-11-10 2006-07-19 国际商业机器公司 电子器件接线方法和结构
US6946692B1 (en) * 2004-11-16 2005-09-20 United Microelectronics Corp. Interconnection utilizing diagonal routing
CN1791300A (zh) * 2004-12-10 2006-06-21 日立比亚机械股份有限公司 多层电路板及其制造方法
US20070289127A1 (en) * 2006-04-20 2007-12-20 Amitec- Advanced Multilayer Interconnect Technologies Ltd Coreless cavity substrates for chip packaging and their fabrication

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018152672A1 (en) * 2017-02-21 2018-08-30 3M Innovative Properties Company Flexible multilayer system with stiffening features
US11652039B2 (en) 2019-03-12 2023-05-16 Absolics Inc. Packaging substrate with core layer and cavity structure and semiconductor device comprising the same
US11967542B2 (en) 2019-03-12 2024-04-23 Absolics Inc. Packaging substrate, and semiconductor device comprising same
US11981501B2 (en) 2019-03-12 2024-05-14 Absolics Inc. Loading cassette for substrate including glass and substrate loading method to which same is applied
US11437308B2 (en) 2019-03-29 2022-09-06 Absolics Inc. Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
CN113366633A (zh) * 2019-08-23 2021-09-07 Skc株式会社 封装基板及包括其的半导体装置
US11469167B2 (en) 2019-08-23 2022-10-11 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US11728259B2 (en) 2019-08-23 2023-08-15 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US12027454B1 (en) 2019-08-23 2024-07-02 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same

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