CN103187365B - 多层电子支撑结构的层间对准 - Google Patents

多层电子支撑结构的层间对准 Download PDF

Info

Publication number
CN103187365B
CN103187365B CN201310068406.9A CN201310068406A CN103187365B CN 103187365 B CN103187365 B CN 103187365B CN 201310068406 A CN201310068406 A CN 201310068406A CN 103187365 B CN103187365 B CN 103187365B
Authority
CN
China
Prior art keywords
layer
hole
hole post
dielectric material
seed layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310068406.9A
Other languages
English (en)
Other versions
CN103187365A (zh
Inventor
卓尔·赫尔维茨
陈先明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuhai Yueya Semiconductor Co Ltd
Original Assignee
Zhuhai Advanced Chip Carriers and Electronic Substrate Solutions Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuhai Advanced Chip Carriers and Electronic Substrate Solutions Technologies Co Ltd filed Critical Zhuhai Advanced Chip Carriers and Electronic Substrate Solutions Technologies Co Ltd
Publication of CN103187365A publication Critical patent/CN103187365A/zh
Application granted granted Critical
Publication of CN103187365B publication Critical patent/CN103187365B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4679Aligning added circuit layers or via connections relative to previous circuit layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/025Abrading, e.g. grinding or sand blasting
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structure Of Printed Boards (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

一种用于在先层上对准在后层的方法,所述在先层包括封装在介电材料中的金属特征结构或通孔,所述方法包括以下步骤:将所述介电材料减薄并平坦化,以产生介电材料的光滑表面以及使所述通孔柱的暴露端部共平面;将所述光滑表面成像;区分出至少一个金属特征结构的端部位置;以及,利用至少一个通孔特征结构的端部位置作为对准标记用于对准在后层。

Description

多层电子支撑结构的层间对准
技术领域
本发明涉及多层互连结构,特别是指一种多层电子支撑结构的层间对准。
背景技术
在对于越来越复杂的电子元件的小型化的需求越来越大的带动下,诸如计算机和电信设备等消费电子产品越来越集成化。这已经导致要求支撑结构如IC基板和IC插件具有通过介电材料彼此电绝缘的高密度的多个导电层和通孔。
这种支撑结构的总体要求是可靠性和适当的电气性能、薄度、刚度、平坦度、散热性好和有竞争力的单价。
在实现这些要求的各种途径中,一种广泛实施的创建层间互连通孔的制造技术是采用激光钻孔,所钻出的孔穿透后续布置的介电基板直到最后的金属层,后续填充金属,通常是铜,该金属通过镀覆技术沉积在其中。这种成孔方法有时也被称为“钻填”,由此产生的通孔可称为“钻填通孔”。
钻填孔方法存在多个缺点。因为每个孔需要单独钻孔,所以生产率受限,并且制造复杂的多通孔IC基板和插件的成本变得高昂。在大型阵列中,通过钻填方法难以生产出高密度和高品质、彼此紧密相邻且具有不同的尺寸和形状的通孔。此外,激光钻出的通孔具有穿过所述介电材料厚度的粗糙侧壁和内向锥度。该锥度减小了通孔的有效直径。特别是在超小通孔直径的情况下,也可能对于在先的导电金属层的电接触产生不利影响,由此导致可靠性问题。此外,在被钻的电介质是包括聚合物基质中的玻璃或陶瓷纤维的复合材料时,侧壁特别粗糙,并且这种粗糙可能会产生附加的杂散电感。
钻出的通孔的填充过程通常是通过铜电镀来完成的。电镀沉积技术会导致凹痕,其中在通孔顶部出现小坑。或者,当通孔通道被填充超过其容纳量的铜时,可能造成溢出,从而产生突出超过周围材料的半球形上表面。凹痕和溢出往往在如制造高密度基板和插件时所需的后续上下堆叠通孔时造成困难。此外,应该认识到,大的通孔通道难以均匀填充,特别是在其位于插件或IC基板设计的同一互连层内的小通孔附近时。
虽然可接受的尺寸和可靠性正在随着时间的推移而改善,但是上文所述的缺点是钻填技术的内在缺陷,并且预计会限制可能的通孔尺寸范围。还应该注意的是,激光钻孔是制造圆形通孔通道的最好方法。虽然理论上可以通过激光铣削制造狭缝形状的通孔通道,实际上,可制造的几何形状范围比较有限,并且在给定支撑结构中的通孔通常是圆柱形的并且是基本相同的。
通过钻填工艺制造通孔是昂贵的,并且难以利用相对具有成本效益的电镀工艺用铜来均匀和一致地填充由此形成的通孔通道。
在复合电介质材料中激光钻出的孔实际上被限制在60×10-6m直径,并且由于所涉及的烧蚀过程以及所钻的复合材料的特性,甚至因此而遭受显著的锥度形状以及粗糙侧壁的不利影响。
除了上文所述的激光钻孔的其它限制外,钻填技术的进一步限制在于难以在同一层中产生不同直径的通孔,这是因为当钻出不同尺寸的通孔通道并随后用金属填充以制造不同尺寸通孔时,通孔通道的填充速率不同。因此,作为钻填技术的特征性的凹凸不平或溢出的典型问题被恶化,因为不可能对不同尺寸通孔同时优化沉积技术。
克服钻填方法的许多缺点的可选解决方案是利用又称为“图案镀覆”的技术,通过将铜或其它金属沉积到在光刻胶中形成的图案内来制造。
在图案镀覆中,首先沉积种子层。然后在其上沉积光刻胶层,随后曝光形成图案,并且选择性移除以制成暴露出种子层的沟槽。通过将铜沉积到光刻胶沟槽中来形成通孔柱。然后移除剩余的光刻胶,蚀刻掉种子层,并在其上及其周围层压通常为聚合物浸渍玻璃纤维毡的介电材料,以包围所述通孔柱。然后,可以使用各种技术和工艺来平坦化介电材料,移除其一部分以暴露出通孔柱的顶部,以允许由此导电接地,用于在其上形成下一金属层。可在其上通过重复该过程来沉积后续的金属导体层和通孔柱,以形成所需的多层结构。
在一个替代但紧密关联的技术即下文所称的“面板镀覆”中,将连续的金属或合金层沉积到基板上。在基板的顶部沉积光刻胶层,并在其中显影出图案。剥除显影光刻胶的图案,选择性地暴露出其下的金属,该金属可随后被蚀刻掉。未显影的光刻胶保护其下方的金属不被蚀刻掉,并留下直立的特征结构和通孔的图案。
在剥除未显影的光刻胶后,可以在直立的铜特征结构和/或通孔柱上或周围层压介电材料,如聚合物浸渍玻璃纤维毡。在平坦化后,可通过重复该过程在其上沉积后续的金属导体层和通孔柱,以形成所需的多层结构。
通过上述图案镀覆或面板镀覆方法创建的通孔层通常被称为“通孔柱”和铜制特征层。
将会认识到,微电子演化的一般推动力涉及制造更小、更薄、更轻和更大功率的具有高可靠性产品。使用厚且有芯的互连不能得到超轻薄的产品。为了在互连IC基板或“插件”中形成更高密度的结构,需要具有甚至更小连接的更多层。事实上,有时希望彼此交叠地堆叠元件。
如果在铜或其它合适的牺牲基板上沉积镀覆层压结构,则可以蚀刻掉基板,留下独立的无芯层压结构。可以在预先附着至牺牲基板的侧面上沉积进一步的层,由此能够形成双面累积,从而最大限度地减少翘曲并有助于实现平坦化。
一种制造高密度互连的灵活技术是构建由在介电基质中的由金属通孔或特征结构构成的图案或面板镀覆多层结构。金属可以是铜,电介质可以是纤维增强聚合物,通常是具有高玻璃化转变温度(Tg)的聚合物,如聚酰亚胺。这些互连可以是有芯的或无芯的,并可包括用于堆叠元件的空腔。它们可具有奇数或偶数层。实现技术描述在授予Amitec-Advanced Multilayer Interconnect Technologies Ltd.的现有专利中。
例如,赫尔维茨(Hurwitz)等人的题为“高级多层无芯支撑结构及其制造方法(Advanced multilayer coreless support structures and method for theirfabrication)”的美国专利US7,682,972描述了一种制造包括在电介质中的通孔阵列的独立膜的方法,所述膜用作构建优异的电子支撑结构的前体,该方法包括以下步骤:在包围牺牲载体的电介质中制造导电通孔膜,和将所述膜与牺牲载体分离以形成独立的层压阵列。基于该独立膜的电子基板可通过将所述层压阵列减薄和平坦化,随后终止通孔来形成。该公报通过引用全面并入本文。
赫尔维茨(Hurwitz)等人的题为“用于芯片封装的无芯空腔基板及其制造方法(Coreless cavity substrates for chip packaging and their fabrication)”的美国专利US7,669,320描述了一种制造IC支撑体的方法,所述IC支撑体用于支撑与第二IC芯片串联的第一IC芯片;所述IC支撑体包括在绝缘周围材料中的铜特征结构和通孔的交替层的堆叠,所述第一IC芯片可粘合至所述IC支撑体,所述第二IC芯片可粘合在所述IC支撑体内部的空腔中,其中所述空腔是通过蚀刻掉铜基座和选择性蚀刻掉累积的铜而形成的。该公报通过引用全部并入本文。
赫尔维茨(Hurwitz)等人的题为“集成电路支撑结构及其制造方法(integratedcircuit support structures and their fabrication)”的美国专利US7,635,641描述了一种制造电子基板的方法,包括以下步骤:(A)选择第一基础层;(B)将蚀刻阻挡层沉积到所述第一基础层上;(C)形成交替的导电层和绝缘层的第一半堆叠体,所述导电层通过贯穿绝缘层的通孔而互连;(D)将第二基础层涂覆到所述第一半堆叠体上;(E)将光刻胶保护涂层涂覆到第二基础层上;(F)蚀刻掉所述第一基础层;(G)移除所述光刻胶保护涂层;(H)移除所述第一蚀刻阻挡层;(I)形成交替的导电层和绝缘层的第二半堆叠体,导电层通过贯穿绝缘层的通孔而互连;其中所述第二半堆叠体具有与第一半堆叠体基本对称的构造;(J)将绝缘层涂覆到交替的导电层和绝缘层的所述第二半堆叠体上;(K)移除所述第二基础层,以及,(L)通过将通孔末端暴露在所述堆叠体的外表面上并对其涂覆终止物来终止基板。该公报通过引用全部并入本文。
发明内容
本发明的一个方面涉及一种用于在包括封装在介电材料中的金属特征结构的在先层上对准在后层的方法,包括以下步骤:
a)将所述介电材料减薄并平坦化,以形成介电材料的光滑表面以及使所述金属特征结构的暴露端部共平面;
f)将所述光滑表面成像;
g)区分出至少一个金属特征结构的端部位置;以及
h)利用所述至少一个金属特征结构的端部位置作为定位标记用于对准目的。
在一些实施方案中,所述金属特征结构通过电镀制造。
在一些实施方案中,所述金属特征结构是通孔。
在一些实施方案中,所述至少一个金属特征结构是通孔柱。
在一些实施方案中,所述成像包括对所得图像进行计算机处理光学分析,以确定至少一个特征结构的边缘。
在一些实施方案中,该方法还包括步骤c)在所述光滑表面上沉积种子层和步骤g)区分出至少一个金属特征结构的边缘,其包括对种子层进行成像。
在一些实施方案中,该方法还包括步骤b)在减薄的介电层上沉积粘附/阻挡层,然后沉积所述种子层。
在一些实施方案中,该方法还包括步骤d)在种子金属上铺设光刻胶层。
在一些实施方案中,种子层的特征在于具有至多3微米的厚度。
在一些实施方案中,种子层通过物理气相沉积(PVD)或化学镀沉积方法进行沉积,并且包括选自包括Ni、Au、Cu和Pd的组别中的至少一种金属。
在具有粘附/阻挡层的实施方案中,所述粘附/阻挡层的特征在于厚度为0.04至0.2微米,以及可通过物理气相沉积工艺(PVD)方法沉积并且包括选自包括Ti、Ta、W、Ni、Cr、Pt、Al和Cu的组别中的至少一种金属。
在一些实施方案中,步骤(a)包括选自包括机械研磨、机械抛光和化学机械抛光(CMP)的组别中的至少一种技术。
在一些实施方案中,将多个通孔柱的端部成像并利用激光写入所述在后层的图案,从而利用来自所述多个通孔柱的通孔柱进行调节以校正所述激光的位置,同时对所述图案进行曝光和显影。
在一些实施方案中,所述方法可以通过控制计算机自动化执行。
在一些实施方案中,将多个通孔柱端部成像,并利用所述通孔柱的位置来定位光掩模。
在一些实施方案中,可达到优于+-10微米的对准精度。
在一些实施方案中,可达到优于+-3微米的对准精度。
在一些实施方案,用于对准目的至少一个特征结构具有包括至少一个直边缘的横截面。
在一些实施方案中,用于对准目的至少一个特征结构具有包括至少两个垂直直边缘的横截面。
术语微米或μm是指微米或10-6m。
附图说明
为了更好地理解本发明并示出本发明的实施方式,纯粹以举例的方式参照附图。
具体参照附图时,必须强调的是特定的图示是示例性的并且目的仅在于说明性讨论本发明的优选实施方案,并且基于提供被认为是对于本发明的原理和概念方面的描述最有用和最易于理解的图示的原因而被呈现。就此而言,没有试图将本发明的结构细节以超出对本发明基本理解所必需的详细程度来图示;参照附图的说明使本领域技术人员认识到本发明的几种形式可如何实际体现出来。在附图中:
图1是现有技术的多层复合支撑结构的简化截面图;
图2是示出本发明的结构可如何制造的一个流程图,以及
图3是示出制造通孔柱层的变化过程的另一流程图;
图4是可制造定位孔的位置的基板阵列的示意图;
图5是应用不同的图像分析程序的一系列光学显微图像。该图像示出在XY平面上已减薄和平坦化的电子支撑结构层表面中的通孔柱端部,尽管覆盖有3微米的铜种子层,但是铜通孔柱的位置可以清楚地确定;
图6是示出可对准其它层的一种方法的流程图,以及
图7是嵌入在介电材料中的铜结构的显微照片,其中已经被后续抛光光滑以暴露出所述铜结构,然后涂覆有粘附金属层、种子层。
在不同的附图中,相同的数字和名称指示相同的要素。
具体实施方式
在以下说明中,涉及的是由在介电基体中的金属通孔构成的支撑结构,特别是在聚合物基体中的铜通孔柱,如玻璃纤维增强的聚酰亚胺、环氧树脂或BT(双马来酰亚胺/三嗪)或它们的混合物。
对于特征结构的面内尺寸有没有有效的上限是Access公司的光刻胶和图案或面板镀覆以及层压技术的特征,如在赫尔维茨(Hurwitz)等人的美国专利US7,682,972、US7,669,320和US7,635,641中所描述的,其通过引用并入本文。
图1是现有技术的多层复合支撑结构的简化截面图。现有技术的多层支撑结构100包括被绝缘各层的介电层110、112、114、116隔离的组件或特征结构108的功能层102、104、106。穿过介电层的通孔118提供在相邻的功能或特征结构层之间的电连接。因此,特征结构层102、104、106包括在X-Y平面上通常敷设在所述层内的特征结构108,以及跨介电层110、112、114、116导通电流的通孔118。通孔118设计为具有最小的电感并得到充分的隔离以在其间具有最小的电容。
当利用钻填技术制造通孔时,通孔通常具有基本圆形截面,因为它们是通过首先在电介质中钻出激光孔来制造的。由于电介质是不均匀的和各向异性的并且由含有无机填料和玻璃纤维增强物的聚合物基体组成,因此其圆形截面通常是边缘粗糙的并且其截面会略微偏离真正的圆形。此外,通孔往往具有某种程度的锥形,即为逆截头锥形而非圆柱形。
例如,如在美国专利US7,682,972、US7,669,320和US7,635,641中所描述的,图1的结构可交替地通过在光刻胶图案中镀覆(图案镀覆)或者面板镀覆接着进行选择性蚀刻来制造,无论哪种方式均留下直立的通孔柱,并随后在其上层压介电预浸料。
利用“钻填通孔”的方法,由于截面控制和形状方面的困难,使得不能制造非圆形孔。由于激光钻孔的限制,还存在约50-60微米直径的最小通孔尺寸。这些困难在上文的背景技术部分中作了详细描述,并且这些困难特别涉及由于铜通孔填充电镀过程导致的凹痕和/或半球形顶部、由于激光钻孔过程导致的通孔锥度形状和侧壁粗糙、以及由于在“路径模式(routingmode)”中用以产生在聚合物/玻璃电介质中的沟槽而使用的用于铣削狭缝的昂贵的激光钻孔机所导致的较高成本。
激光钻出通孔的进一步缺点在于:由于在现有技术中的定位限制,使得只能将通孔位置控制在应处位置的10微米内。
参照图2,在一些实施方案中,包括特征结构或焊盘层以及其上的通孔层的每个双层可通过以下步骤制造:获得包括下方通孔层的基板,所述通孔层被处理以暴露出所述通孔层的铜—步骤a),并用种子层,通常是铜,来覆盖所述基板—步骤b)。将第一光刻胶薄层覆在种子层上—步骤c),以及将所述第一光刻胶薄层曝光并显影以形成负性特征结构图案—步骤d)。将金属,通常是铜,沉积在所述负性特征图案上—步骤e);并剥除所述第一光刻胶薄层—步骤f),以留下直立的特征层。现在覆第二光刻胶厚层—步骤g),并在其中曝光和显影出第二负性通孔柱图案—步骤h)。在第二图案显影出的沟槽内沉积金属层,通常是铜—步骤i),以制造包括不同尺寸的通孔柱的通孔层。剥除第二光刻胶层—步骤j),以留下包括至少两个不同尺寸的通孔柱的通孔柱层以及直立的特征结构层。移除暴露的种子层—步骤k),这可以例如通过将结构暴露于氢氧化铵或氯化铜的湿法蚀刻来实现。然后,在包括不同尺寸的通孔柱的通孔层上层压介电材料—步骤l)。介电材料一般是复合材料,其包含聚合物基体,如聚酰亚胺、环氧树脂、双马来酰亚胺、三嗪及其混合物,并还可以包含陶瓷或玻璃。通常情况下,电介质作为由在含陶瓷填料的聚合物树脂预浸料中的织造玻璃纤维束构成的预浸料。
为了能够进一步构建额外的层,可将介电材料减薄以暴露出金属—步骤m)。所述减薄可利用机械研磨或抛光、化学抛光或化学机械抛光CMP来完成。所述减薄也使结构平坦化。然后,可以在经减薄的表面上沉积金属种子层,如铜—步骤n),以使得进一步的层能够被构建。所述种子层通常为0.5微米-1.5微米。为了帮助其粘附,可以首先沉积钛、钽、铬、钨或其混合物的粘附/阻挡层,通常为0.04-0.1微米厚。所述种子层可利用例如溅射或化学镀来沉积。
已知各种变化的制造路径,如所知的面板镀覆替代图案镀覆。例如,参照图3,在一个变化的制造路径中,至少一个通孔层通过以下步骤制造:获得包括具有暴露的铜的下方特征结构层的基板—步骤(i),并且利用种子层覆盖所述下方特征结构层—步骤(ii),所述种子层通常是铜,并且通常通过溅射或通过化学镀进行沉积。在所述种子层上沉积金属层—步骤(iii)。该金属层通常是铜,并且可通过电镀进行沉积。在所述金属层上铺设光刻胶层—步骤(iv),并且在其中曝光并显影通孔柱的正性图案—步骤(v)。蚀刻掉暴露出的金属层—步骤(vi)。铜的蚀刻可使用铜蚀刻剂,如氢氧化铵或氯化铜来实施。然后,剥除光刻胶—步骤(vii),留下直立的通孔柱,并且在所述通孔柱上层压介电材料—步骤(viii)。为了能够进一步地构建,可将介电层减薄—步骤(ix),以暴露出金属,例如采用化学或机械抛光或研磨或化学机械抛光。所述减薄使得层平坦化。然后,可以在经减薄的表面上沉积另一铜种子层—步骤(x)。
介电材料一般是复合材料,其包含聚合物基体,如聚酰亚胺、环氧树脂、双马来酰亚胺、三嗪及其混合物,并还可以包含陶瓷或玻璃。通常情况下,电介质作为由在含陶瓷填料的聚合物树脂预浸料中的织造玻璃纤维束构成的预浸料。
以上描述只是解释性的。诸如图1的多层结构可通过图2或图3的过程及其变化方式建立。应该认识到所述过程可具有许多变化方式。
应该认识到,通常重要的是仔细地将每一层相对于下方层对准,以确保组件正确定位。在钻填技术中真实的是孔需要在正确位置上穿透每一层。在阿米泰克公司(Amitec)的镀覆通孔柱技术中同样真实的是通孔柱的每一层和焊盘/特征结构的每一层都需要正确对准。
如图4所示,多层电子支撑结构400通常被制造成类似的多层电子支撑结构400的阵列402的一部分,其然后被分离。所述多层结构内的通孔柱的一层与下一层的对准通常是利用在阵列402边缘的一个或多个定位标记404并且可能利用在单个支撑结构400的空白处的定位标记406来实现的。
支撑结构400是柔性的,尤其是在仅由少数层构成并且无芯的情况下更是如此。制造过程通常包括热压以固化介电预浸料以及各种金属沉积过程如溅射和电镀,这些过程在不同的温度下进行,并且结构由此在制造过程中经历热循环,并因此经历膨胀和收缩,也许在制造过程中还经历了某种程度的弯曲、卷曲和扭曲,即使由此得到的结构是平坦的也是如此。用于暴露出通孔柱端部的减薄过程可采用可能由于摩擦产生热的机械抛光并对基板施加机械应力。
上述后果是难以保证基板内的单个组件均在其应处位置的10微米内的,并且简单地使用沿阵列402边缘的一个或两个定位标记404或甚至是在阵列402内的每个基板400的空白处的定位标记均可被证明是不令人满意的,因为待对准的组件可能无法精确处在其应处位置上。
参照图2,在步骤(i)后,通孔柱的端部被暴露出,但与周围的介电材料齐平。在图3的步骤(ix)后得到类似的结构。
出乎意料地发现,尽管底层被减薄至1微米以下并且沉积在其上方的遍及种子层超过1.5微米厚,并且尽管通常认为不可能光学解决小于3微米的高度变化,但是仍然可以通过高精度来确定通孔柱的位置。
参照图5,示出涂覆有2-3微米厚的铜种子层的多层支撑结构层的减薄表面中的通孔柱的一系列光学显微照片。通孔柱的直径为1毫米。尽管已减薄使得通孔柱与表面平齐,并且尽管后续所有层都在铜遍及种子层上方,但是铜通孔柱的端部仍然清晰可辨。
因此,出乎意料地发现,可以使用在预先沉积层中的通孔柱作为定位标记,用以准确地对准其上的在后层,尽管先沉积0.5至3微米以上的遍及种子层。
应当认识到使用通孔柱自身的端部作为定位标记能够实现采用所述通孔柱的后续过程高水平对准。可以实现+-3微米的对准。
参照图4,提出将多层支撑结构400的抛光表面中的通孔柱阵列内的一个或多个通孔柱410用于其它层在其上对准的定位用途。
在图2的步骤(j)和图3的步骤(x)中,具有齐平通孔柱的光滑表面涂覆有种子层。由于遍及种子层的涂覆,使得整个表面包括与通孔柱位置相关的定位标记被掩盖。在阵列的空白处或在每个支撑结构的空白处内的定位孔可用于对准目的,但这些孔的尺寸通常相对较大,如果在结构形成后进行钻孔,则难以实现这些孔与已沉积的通孔柱和特征结构的对准,所以由于对准误差增加,导致使用这些孔作为定位标记以通过后续沉积其它组件来制造其它层变得越来越不令人满意。
参照图6,现在描述一种在后层的特征与在先层的通孔柱进行光学对准特征结构的方法:
首先,将具有通孔柱被在先层介电材料层压的上层的基板减薄并平坦化,以产生暴露出通孔柱端部的介电材料光滑表面—步骤(6a)。可通过PVD过程在其上沉积薄的粘附/阻挡金属层—步骤(6b),并且可在光滑表面上沉积种子层—步骤(6c)。可在种子层上沉积光刻胶层—步骤(6d),并且可将光刻胶层的表面成像—步骤(6e)。尽管存在遍及粘附金属层和种子层,但是可以确定至少一个通孔柱的端部位置—步骤(6f),并且至少一个通孔柱的端部位置可用作对准在后层的特征结构的定位标记—步骤(6g)。
当使用掩模来曝光和显影设置在基板阵列上的光刻胶层时,掩模的位置可利用围绕阵列边缘作为定位标记的多个通孔柱来进行对准。
在光刻直写技术中,使用激光来曝光和显影光刻胶,在铺设光刻胶之后,通过控制用于通过写入来显影光刻胶的激光器的位置,在先层中通孔柱的端部可用于直接定位。利用这项技术,在先层中的多个通孔柱可用于调节运行中的激光器的位置,从而调节制造过程产生的柱位置。
以这种方式将通孔柱用于对准目的,可实现优于+-10微米,甚至优于+-3微米的对准。
通孔柱自身可以相对于下层仔细进行定位,因为光掩模技术是相当准确的。此外,单个光掩模能够一次制造所有的通孔柱,并且一旦确定了两个通孔柱(优选相距甚远)的位置,所有通孔柱在层中的位置就被准确定位了。相反,钻填通孔是单独制造的,每个钻填通孔的位置与期望位置之间的偏离可达10微米,这是因为准确地定位钻孔激光器要困难得多。机械钻孔甚至更不准确。因此,一个钻填通孔相对于同一层中的其他钻填通孔以及相对于下层中特征结构的位置不能被准确定位,所以钻填通孔不能用于与通孔柱所能实现的定位相同精度的定位。
如图7所示,利用适当的光学成像技术(在这种情况下为来自OrbotechTM的激光直接成像系统的CCD相机),可以在a)减薄平坦化之后,b)在沉积0.05-0.15微米厚的全覆盖钛粘附/阻挡层之后,c)在钛层上沉积0.5-1.5微米厚的铜种子层之后,以及随后d)在其上涂覆可为5-125微米厚(在这种情况下为20微米)的光刻胶层之后,清楚地区分出嵌入在介电基体(暗部)中的铜结构(亮部)。这能够使下层的铜结构被直接用于穿过粘附层、种子层和介电层的定位用途,无论是用于控制进行光刻胶直接显影的激光写入装置的位置,还是用于光掩模的定位。上文中,已经描述了将圆形通孔柱用于定位用途。在图7中,示出在方形铜结构内的直径为800微米的环形电介质填充区。在亮的铜周边内的暗的环形电介质结构可与圆形通孔柱一样好地用于定位。尽管存在减薄、全覆盖粘附层、种子层和光刻胶,但是铜与电介质之间的对比是可光学解析的。
此外,应该认识到,钻填通孔恒定为圆形并且不能精密对准。相反,通过在光刻胶内电镀产生的通孔柱可精密定位并可具有其他的形状。为了提高对准,经常优选提供定向且具有直边缘的定位标记。优选提供成对的垂直直边缘。通过电镀,这样的定位标记可以制造为例如方柱、十字形或矩形块阵列。
通常,用于定位用途的目标特征结构可具有50微米-数毫米的尺寸,取决于光刻曝光工具的图像采集系统。
因此,本领域技术人员将会认识到,本发明不限于上文中具体图示和描述的内容。而且,本发明的范围由所附权利要求限定,包括上文所述的各个技术特征的组合和子组合以及其变化和改进,本领域技术人员在阅读前述说明后将会预见到这样的组合、变化和改进。
在权利要求书中,术语“包括”及其变体例如“包含”、“含有”等是指所列举的组件被包括在内,但一般不排除其他组件。

Claims (16)

1.一种在多层电子支撑结构的制造中用于在基板的在先层上对准在后层的方法,所述在先层包括包封在介电材料中并延伸穿过介电材料的多个通孔柱,所述在后层包括在后层金属特征结构,所述方法包括以下步骤:
a)将所述介电材料和所述多个通孔柱中的每一个的上端部减薄并平坦化以形成光滑表面,所述光滑表面包括所述介电材料和所述多个通孔柱中的每一个的共平面的暴露上端部;
a1)在所述光滑表面上沉积种子层;
b)将所述光滑表面成像;
c)透过所述种子层区分出所述多个通孔柱中至少一个的上端部位置;以及
d)利用所述多个通孔柱中至少一个的上端部位置作为定位标记用于将所述在后层在所述在先层上对准。
2.如权利要求1所述的方法,其中所述在先层的通孔柱和所述在后层的金属特征结构通过在光刻胶中电镀来制造。
3.如权利要求1所述的方法,其中所述成像包括对所得的图像进行计算机化光学分析,以确定所述多个通孔柱中至少一个的上端部的边缘。
4.如权利要求1所述的方法,其中步骤a1)包括在减薄的介电材料上沉积粘附/阻挡层,然后沉积种子层;并且步骤c)包括透过所述粘附/阻挡层和所述种子层区分出所述多个通孔柱中至少一个的上端部位置。
5.如权利要求1所述的方法,其中步骤a1)包括在减薄的介电材料上沉积粘附/阻挡层,然后沉积种子层,接着在所述种子层上铺设光刻胶层;并且步骤c)包括透过所述粘附/阻挡层、所述种子层和所述光刻胶层区分出所述多个通孔柱中至少一个的上端部位置。
6.如权利要求1所述的方法,其中所述种子层的特征在于具有至多3微米的厚度。
7.如权利要求1所述的方法,其中所述种子层通过物理气相沉积或化学镀沉积方法进行沉积,并且包含选自包括Ni、Au、Cu和Pd的组别中的至少一种金属。
8.如权利要求4或5所述的方法,其中所述粘附/阻挡层的特征在于具有0.04-0.2微米的厚度以及通过物理气相沉积方法沉积并且包含选自包括Ti、Ta、W、Ni、Cr、Pt、Al和Cu的组别中的至少一种金属。
9.如权利要求1所述的方法,其中步骤a)包括选自包括机械研磨、机械抛光和化学机械抛光的组别中的至少一种技术。
10.如权利要求1所述的方法,其中将所述多个通孔柱的上端部成像并利用激光写入所述在后层的图案,从而利用来自所述多个通孔柱的通孔柱上端部进行调节以校正所述激光的位置,同时对所述图案进行曝光和显影。
11.如权利要求10所述的方法,所述方法通过控制计算机自动化执行。
12.如权利要求1所述的方法,其中将所述多个通孔柱的上端部成像,并利用所述多个通孔柱的上端部位置来定位光掩模。
13.如权利要求1所述的方法,其中能够实现优于+-10微米的对准精度。
14.如权利要求1所述的方法,其中能够实现优于+-3微米的对准精度。
15.如权利要求1所述的方法,其中用于将所述在后层在所述在先层上对准的所述多个通孔柱中至少一个的上端部具有包括至少一个直边缘的横截面。
16.如权利要求1所述的方法,其中用于将所述在后层在所述在先层上对准的所述多个通孔柱中至少一个的上端部具有包括至少两个垂直直边缘的横截面。
CN201310068406.9A 2012-06-25 2013-03-04 多层电子支撑结构的层间对准 Active CN103187365B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/531,948 US9137905B2 (en) 2012-06-25 2012-06-25 Alignment between layers of multilayer electronic support structures
US13/531,948 2012-06-25

Publications (2)

Publication Number Publication Date
CN103187365A CN103187365A (zh) 2013-07-03
CN103187365B true CN103187365B (zh) 2017-04-12

Family

ID=48678461

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310068406.9A Active CN103187365B (zh) 2012-06-25 2013-03-04 多层电子支撑结构的层间对准

Country Status (5)

Country Link
US (1) US9137905B2 (zh)
JP (1) JP6264597B2 (zh)
KR (1) KR20140000609A (zh)
CN (1) CN103187365B (zh)
TW (1) TWI580326B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9240392B2 (en) * 2014-04-09 2016-01-19 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co., Ltd. Method for fabricating embedded chips
CN104270885A (zh) * 2014-05-05 2015-01-07 珠海越亚封装基板技术股份有限公司 具有聚合物基质的插件框架及其制造方法
TWI581386B (zh) * 2014-06-16 2017-05-01 恆勁科技股份有限公司 封裝裝置及其製作方法
WO2016023161A1 (zh) * 2014-08-11 2016-02-18 深圳崇达多层线路板有限公司 一种排板装置及排板方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6589852B1 (en) * 2002-05-23 2003-07-08 Taiwan Semiconductor Manufacturing Co., Ltd Method of replicating alignment marks for semiconductor wafer photolithography

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0650851A (ja) 1991-12-26 1994-02-25 Suzuki Motor Corp 車両用故障診断方法及びその装置
US5898227A (en) * 1997-02-18 1999-04-27 International Business Machines Corporation Alignment targets having enhanced contrast
JPH1154930A (ja) 1997-07-30 1999-02-26 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
JP4797310B2 (ja) * 2000-09-29 2011-10-19 住友ベークライト株式会社 アライメントマーク
JP4999234B2 (ja) * 2001-04-02 2012-08-15 ルネサスエレクトロニクス株式会社 フォトマスク及びそれを用いた半導体装置の製造方法
JP4792673B2 (ja) * 2001-07-27 2011-10-12 凸版印刷株式会社 高密度多層ビルドアップ配線板の製造方法
US6979526B2 (en) * 2002-06-03 2005-12-27 Infineon Technologies Ag Lithography alignment and overlay measurement marks formed by resist mask blocking for MRAMs
JP4471213B2 (ja) * 2004-12-28 2010-06-02 Okiセミコンダクタ株式会社 半導体装置およびその製造方法
IL171378A (en) 2005-10-11 2010-11-30 Dror Hurwitz Integrated circuit support structures and the fabrication thereof
IL175011A (en) 2006-04-20 2011-09-27 Amitech Ltd Coreless cavity substrates for chip packaging and their fabrication
US7682972B2 (en) 2006-06-01 2010-03-23 Amitec-Advanced Multilayer Interconnect Technoloiges Ltd. Advanced multilayer coreless support structures and method for their fabrication
JP5078687B2 (ja) * 2007-03-22 2012-11-21 日本特殊陶業株式会社 多層配線基板の製造方法
WO2009028538A1 (ja) * 2007-08-27 2009-03-05 Nec Corporation 半導体素子及びその製造方法
US7817265B2 (en) * 2008-09-25 2010-10-19 United Microelectronics Corp. Alignment mark and defect inspection method
JP2012033776A (ja) * 2010-07-30 2012-02-16 Brother Ind Ltd 積層基板およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6589852B1 (en) * 2002-05-23 2003-07-08 Taiwan Semiconductor Manufacturing Co., Ltd Method of replicating alignment marks for semiconductor wafer photolithography

Also Published As

Publication number Publication date
CN103187365A (zh) 2013-07-03
US20130344628A1 (en) 2013-12-26
TW201404261A (zh) 2014-01-16
TWI580326B (zh) 2017-04-21
JP2014007367A (ja) 2014-01-16
JP6264597B2 (ja) 2018-01-24
KR20140000609A (ko) 2014-01-03
US9137905B2 (en) 2015-09-15

Similar Documents

Publication Publication Date Title
CN103208479B (zh) 具有一体化阶梯状堆叠结构的多层电子结构
CN103943600B (zh) 在芯片和基板之间的新型端接和连接
US9161461B2 (en) Multilayer electronic structure with stepped holes
CN101536181B (zh) 半导体装置及其制造方法
US9615447B2 (en) Multilayer electronic support structure with integral constructional elements
JP5175719B2 (ja) 回路基板構造の製造方法及び回路基板構造
CN103179784B (zh) 具有一体化法拉第屏蔽的多层电子结构
TW200921876A (en) Method for making copper-core layer multi-layer encapsulation substrate
CN103187365B (zh) 多层电子支撑结构的层间对准
CN104332414A (zh) 嵌入式芯片的制造方法
JP2008283140A (ja) 配線基板の製造方法及び配線基板
CN103208480A (zh) 具有不同尺寸通孔的多层电子结构
CN104269384A (zh) 嵌入式芯片
CN104183566B (zh) 具有突出的铜端子柱的基板
US9832866B2 (en) Multilayered substrate and method of manufacturing the same
CN103337493A (zh) 具有在平面内方向上延伸的一体化通孔的多层电子结构
JP4048019B2 (ja) 多層配線基板及びその製造方法
JP2020129576A (ja) 半導体パッケージ基板の製造方法
TWI603450B (zh) Multilayer electronic structure with improved dielectric thickness control
CN104270885A (zh) 具有聚合物基质的插件框架及其制造方法
WO2022202552A1 (ja) 配線転写版、配線付き配線転写版、配線体用中間材、及び、配線体の製造方法
TWI357646B (zh)
US20230199957A1 (en) Multilayer substrate and manufacturing method therefor
JP2004327609A (ja) パターンフィルムの位置合わせ方法およびプリント配線基板の製造方法
TWI292613B (zh)

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address
CP03 Change of name, title or address

Address after: FPC Plant 3209 North Everest Avenue, Doumen District, Zhuhai City, Guangdong Province

Patentee after: Zhuhai Yueya Semiconductor Co., Ltd.

Address before: The first and second floors south of FPC factory building in Fangzheng PCB Industrial Park, Hushan Village, Fushan Industrial Zone, Zhuhai City, Guangdong Province

Patentee before: Zhuhai Advanced Chip Carriers & Electronic Substrates Solutions Technologies Co., Ltd.