JP4048019B2 - 多層配線基板及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は多層配線基板及びその製造方法に関し、より詳細には、きわめて高精度に配線パターンを形成することができ、これによって高密度配線を可能にする多層配線基板及びその製造方法に関する。
【０００２】
【従来の技術】
プリント基板等の有機基板を基材に使用した多層配線基板は、電気的絶縁層を介して配線パターンを積層し、ビアにより配線パターンを層間で電気的に接続している。図１１は、コア基板１０の表面に電気的絶縁層１２を介して配線パターン１４を積層して形成した多層配線基板の例である。１６は配線パターン１４を層間で電気的に接続するビアである。ビア１６は、レーザ照射等によって層間の電気的絶縁層１２にビア穴を形成し、ビア穴の内面及び電気的絶縁層１２の表面にめっきを施すことにより、配線パターン１４を層間で電気的に接続している。各層の配線パターン１４は、めっきにより電気的絶縁層１２の表面に形成された導体層をエッチングすることによって形成される。このように、電気的絶縁層１２にビア１６を形成しつつ配線パターン１４を形成していくことにより、各層に所定の配線パターン１４を形成した多層配線基板を形成することができる。
【０００３】
【発明が解決しようとする課題】
きわめて高精度かつ高密度に配線パターンを形成した多層配線基板としては、セラミック板を基材に使用して配線層を薄膜形成したセラミック多層基板が知られている。しかしながら、セラミック多層基板は品質的には優れるもののコストがかかることから、より低コストの製品として有機基板を基材に使用しセラミック多層基板と同等の機能を有する製品が求められるようになってきた。
ところが、有機基板はセラミック板にくらべて表面の平坦性が劣ること、曲げ等の変形がしやすいといったことから、以下のような製造上の課題がある。
【０００４】
レーザ照射あるいはフォトリソグラフィー法によって電気的絶縁層にビア穴を形成する場合、絶縁層の厚さが均一でなかったり、下地の表面が平坦面でなかったりすると、ビア穴を高精度に形成することができず、小径のビアを形成することが困難になる。レーザ照射あるいはフォトリソグラフィー法による場合、電気的絶縁層の厚さのばらつきあるいは基板表面のうねりは、パターンの解像度（フォーカス）の精度を低下させ、所定の規格のビア寸法が得られなくなる原因となる。また、電気的絶縁層の厚さがばらつくと、ビアの底面及び開口部の径寸法がビアを形成した位置で変動する。
【０００５】
また、電気的絶縁層に形成するビア穴は、電気的絶縁層の厚さが変動することによって、そのアスペクト比がばらつくことになる。ビア穴の内面にめっきを施してビアを形成する場合、ビア穴のアスペクト比はめっきの付き回り性に大きく影響する。その結果、配線パターンを層間で電気的に接続するビアの信頼性がばらつくことになる。
【０００６】
また、図１１に示すように、通常の多層配線基板では、隣接層のビア１６はビア接続用のランドパッド１８を介して互いに偏位させて配置し、層間でスパイラル的に接続するようになっている。このような配置をとる場合は、ビア配置のために余分のスペースが必要となり、その分、配線パターン１４を配置するスペースが圧迫され、高密度配線が妨げられる。
【０００７】
また、電気的絶縁層１２は配線パターン１４を形成した後、配線パターン１４を覆って樹脂フィルムをラミネートし、あるいは樹脂剤をコーティングして形成する。電気的絶縁層１２に埋設される配線パターン１４は電気的絶縁層１２の表面をうねり状の凹凸面にし、電気的絶縁層１２の表面の平坦度に影響を与える。この電気的絶縁層１２の表面のうねりは、電気的絶縁層１２の表面に形成された導体層をエッチングして所定の配線パターン１４を形成する場合に、配線パターン１４の形成精度を低下させる。導体層の表面に形成した感光性レジストをフォトリソグラフィー法によってパターニングする際の精度が影響を受けるからである。
【０００８】
また、配線パターン１４及びビア１６は、めっきによって被着された導体層によって形成するが、大型の基板を被加工品としてめっき処理する場合は、めっき厚が均等になるように制御することが難しく、基板の場所によりめっき厚がばらつくことが避けられない。これによって、導体層の厚さがばらつき、配線パターン１４の厚さが場所によってばらついて、電気的絶縁層の表面の平坦性を低下させることになる。この結果は、配線パターンを高精度に形成することを損ねることになる。
【０００９】
なお、図１１に示す多層配線基板とは異なり、ビア穴をめっきによって充填したポストビアにより配線パターンを層間で接続する構成とした製品もある。この多層配線基板で配線層を多層に形成する方法は、所定のパターンに配線パターンとランドパッドを形成し、ランドパッドにポストビアを立てた後、配線パターン、ランドパッド及びポストビアを絶縁層によって被覆し、配線パターン、ポストビア等の導体部の凹凸により、凹凸面となった絶縁層の表面を研磨してポストビアの上端面を露出させ、絶縁層の表面を平坦面にする方法である（米国特許第5、916、453号）。この方法では、配線パターン及びポストビアの高さがばらついていると、電気的絶縁層を研磨して精度のよい平坦面に形成することが困難であり、配線パターンを高精度の微細なパターンに形成することが困難である。
【００１０】
本発明は、これらの有機基板を用いた多層配線基板における課題を解決すべくなされたものであり、電気的絶縁層を介して積層する各配線層をきわめて高精度に形成することを可能として高密度配線を可能とし、配線層を多層に形成した信頼性の高い多層配線基板及びその好適な製造方法を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明は、上記目的を達成するため次の構成を備える。
すなわち、絶縁層を介して配線パターンを積層するとともに、ポストビアを介して層間で配線パターンを電気的に接続して形成する多層配線基板の製造方法において、第１の導体層の表面に、レジストを被着する工程と、該レジストをエッチングして、配線パターンあるいはランドパッドとなる第１の導体部を形成する部位の前記第１の導体層を露出させる工程と、前記第１の導体層をめっき給電層とする電解めっきを施して、前記第１の導体層が露出する部位に前記レジストの厚さよりも厚く導体部を盛り上げる工程と、前記レジスト及び前記導体部の表面にストッパーメタルを被着する工程と、前記導体部の頂部側を研磨し、前記レジストの表面と同一の高さに前記導体部を形成する工程と、前記ストッパーメタルと前記レジストとを除去した後、前記第１の導体層の露出する部位を除去して前記第１の導体部を形成する工程と、該第１の導体部の側面間に、第１の導体部と同一高さ平面に絶縁層を形成する工程と、該絶縁層と前記第１の導体部を形成した層の表面に第２の導体層を形成する工程と、該第２の導体層の表面にレジスト膜を被着する工程と、該レジスト膜にビア穴を形成し、前記第２の導体層をめっき給電層として前記ビア穴にめっきを充填し、第２の導体部としてポストビアを形成する工程とを備えていることを特徴とする。
また、前記第２の導体部としてポストビアを形成する工程として、前記レジスト膜にビア穴を形成した後、前記第２の導体層をめっき給電層として前記ビア穴にめっきを盛り上げて導体部を形成する工程と、前記レジスト膜の表面と前記ビア穴に盛り上げて形成した導体部の表面にストッパーメタルを被着する工程と、前記ビア穴に充填された導体部の頂部側を研磨し、前記レジスト膜の表面と同一の高さに導体部を研磨して第２の導体部としてポストビアを形成する工程とを備えていることを特徴とする。
【００１２】
また、前記第１の導体部の側面間に絶縁層を形成する工程として、前記第１の導体部および該第１の導体部の側面間を覆って絶縁材を被着する工程と、該絶縁材の表面にストッパーメタルを被着する工程と、前記第１の導体部上の絶縁材を研磨して、第１の導体部と前記絶縁材の表面を同一高さ平面に形成する工程とを備えることを特徴とする。
また、前記ポストビアを形成する工程の後工程として、前記ポストビアを形成した層に絶縁材を被着する工程と、該絶縁材の表面にストッパーメタルを被着する工程と、前記ポストビアの端面上の絶縁材を研磨して、ポストビアと前記絶縁材の表面を同一高さ平面に形成する工程とを備えていることを特徴とする。
また、前記レジストおよびレジスト膜を形成した後、レジストおよびレジスト膜の硬度を高める処理を施すことを特徴とする。
【００１３】
また、多層配線基板として、前記多層配線基板の製造方法による製造工程がコア基板の両面に適用され、コア基板の両面に配線層及び絶縁層が形成されていることを特徴とする。前記コア基板として有機基板を用いて多層配線基板を形成することができる。
【００１４】
【発明の実施の形態】
以下、本発明の好適な実施形態について、添付図面と共に詳細に説明する。
図１〜４は、本発明に係る多層配線基板の製造方法の実施形態を示す。
図１はコア基板２０の表面に第１層の配線層として配線パターンとビア接続用のランドパッドを形成する工程を示す。
図１(a)は、有機基板のコア基板２０の表面に無電解銅めっきを施して第１の導体層である導体層２２を形成し、導体層２２の表面に所定パターンでレジスト２４を形成した状態である。導体層２２は電解めっきを施すためのめっき給電層である。レジスト２４は導体層２２の表面に感光性レジスト膜を形成し、露光、現像操作によって所定のパターンに形成する。感光性レジスト膜をパターン形成することによりレジスト２４によって被覆された残りの部位で導体層２２が露出する。
【００１５】
導体層２２の表面に形成されたレジスト２４の厚さは、配線パターン及びランドパッドの厚さを規定する基準となる。したがって、感光性レジスト膜には膜厚の均一性に優れるものを使用するのがよい。本実施形態では、ドライフィルムレジストをラミネートして感光性レジスト膜を形成した。ドライフィルムレジストはフィルムの厚さが一定して均一である点で有効である。もちろん、感光性の樹脂剤をコーティングして感光性レジスト膜とすることも可能である。
【００１６】
感光性レジスト膜の厚さは、露光、現像によって形成するパターンの精度に影響を与える。したがって、感光性レジスト膜の厚さは形成しようとする配線パターンの線幅等の仕様にしたがって選択すればよい。たとえば、２５μｍの線幅の配線パターンを形成しようとする場合は、２５μｍの厚さの感光性レジスト膜を使用すればよい。このように、感光性レジスト膜の厚さは適宜選択可能である。通常の多層配線基板では、５μｍ〜５０μｍ程度の厚さの感光性レジスト膜を使用する。
【００１７】
図１(b)は、導体層２２をめっき給電層として電解銅めっきを施し、導体層２２の露出部分に銅めっきを盛り上げて導体部２６、２８を形成した状態である。導体部２６は配線パターンとなる部位の銅めっき、導体部２８はポストビアを形成するランドパッドとなる部位の銅めっきを示す。図のように、電解銅めっきを施して導体部２６、２８を形成する場合は、隣接するレジスト２４の側面間で溝状に形成された部位が銅めっきによって完全に充填され、レジスト２４よりも盛り上がるように形成する。図は、導体部２６、２８が山形に形成された状態を示す。
【００１８】
次に、レジスト２４の物性を変える処理を施す。この処理は、具体的にはレジスト２４の硬度を高めて、後工程での研磨処理にレジスト２４が耐えられるようにするための処理である。一般に、感光性レジストは、それほど硬度が高いものではない。したがって、ここで、再度光照射したり、ベーキング処理したりすることによってレジスト２４を硬化させる。
【００１９】
図１(c)は、レジスト２４の物性を変える処理を施した後、レジスト２４の表面と導体部２６、２８の表面全体にストッパーメタル３０を被着形成した状態である。ストッパーメタル３０は無電解めっき、スパッタリング法等によって形成することができる。ストッパーメタル３０はレジスト２４の厚さを基準として導体部２６、２８を研磨するために設ける。したがって、ストッパーメタル３０には導体部２６、２８よりも硬いコバルト等の金属が使用される。
【００２０】
図１(d)は、導体部２６、２８を研磨した状態を示す。研磨によって導体部２６、２８の山形の頂部が削られて平坦面になる。本実施形態ではバフロールを用いたメカニカルバフを用いて研磨した。２６ａ、２８ａは導体部２６、２８を研磨した際に、導体部２６、２８の表面に薄く残ったバリを示す。
図１(e)は、ソフトエッチングにより、導体部２６、２８の表面のバリ２６ａ、２８ａを除去した状態である。
【００２１】
レジスト２４の表面にはストッパーメタル３０が残っている。研磨工程では、導体部２６、２８の頂部のように平坦面から突出している部位は、ストッパーメタル３０とともに研磨されて除去されるのに対して、レジスト２４の平坦面にまで研磨されてくるとストッパーメタル３０の作用により、それ以上研磨が進まなくなる。レジスト２４の表面のストッパーメタル３０はレジスト２４の表面の高さに合わせて導体部２６、２８が研磨されるようにするためのものである。これによって、レジスト２４の厚さよりも盛り上げて形成した導体部２６、２８の厚さがレジスト２４の厚さに一致し、レジスト２４と導体部２６、２８の表面が同じ高さになる。レジスト２４の厚さに一致するように導体部２６、２８を研磨する方法は、めっきの付き回り性のばらつき等によって導体部２６、２８の厚さがばらつくような場合でも、導体部２６、２８の厚さを正確に制御できるという特徴がある。
【００２２】
図１(f)は、ストッパーメタル３０をエッチングして除去し、次に、レジスト２４をエッチングして除去した後、ソフトエッチングによってコア基板２０の表面に露出している導体層２２を除去した状態である。コア基板２０上に第１の導体部である配線パターンとなる導体部２６とランドパッドとなる導体部２８が形成されている。なお、化学的エッチングによってストッパーメタル３０を除去する場合には、導体部２８がストッパーメタル３０を除去するエッチング液で侵されないようにする必要がある。ストッパーメタルはこのエッチング操作を考慮して選択される。
本実施形態の製造方法は、図１(f)に示すように、コア基板２０の表面に形成される配線パターン及びランドパッドの表面の高さが、レジスト２４の表面を基準位置として研磨されて均一の高さに形成されることが特徴である。
【００２３】
図２は、導体部２６、２８を形成した層に絶縁層を形成する工程を示す。
図２(a)は、コア基板２０の導体部２６、２８を形成した面を絶縁フィルムをラミネートし、導体部２６、２８の側面間に絶縁材を充填して絶縁層３２を形成した状態を示す。本実施形態では絶縁フィルムをコア基板２０にラミネートし、絶縁フィルムを加圧して導体部２６、２８の側面間に絶縁材を充填して絶縁層３２を形成した。絶縁フィルムとしては、ポリエチレンフィルムに絶縁材を被着したフィルムが使用できる。
図２(b)は、図１(c)でストッパーメタル３０を被着したと同様にして絶縁層３２の表面にストッパーメタル３４を被着した状態を示す。
【００２４】
ここで使用しているストッパーメタル３４は、絶縁層３２の表面を研磨して絶縁層３２の表面と導体部２６、２８の表面とを同一の高さにするためのものである。絶縁材は導体部２６、２８の側面間に充填されるとともに、導体部２６、２８の表面にも若干付着する。ストッパーメタル３４を被着して研磨処理を施すことにより、絶縁層３２と導体部２６、２８が同一の厚さになる。図２(c)は、研磨処理後、ストッパーメタル３４をエッチングして除去した状態を示す。絶縁層３２と導体部２６、２８とが同一の厚さに形成され、絶縁層３２と導体部２６、２８の表面が平坦面に形成されている。こうして、絶縁層３２を含めて第１層目が形成された。なお、以下では導体部２６を配線パターン２６、導体部２８をランドパッド２８ということがある。
【００２５】
図３は、上記のようにして形成した第１層目のランドパッド２８にポストビアを形成する工程を示す。
図３(a)は、無電解銅めっきにより、めっき給電層として使用する第２の導体層である導体層３６を配線パターン２６、ランドパッド２８及び絶縁層３２の表面に形成した状態である。
図３(b)は、導体層３６の表面をレジスト膜３８により被覆し、レジスト膜３８にビア穴４０を形成した状態を示す。レーザ光照射あるいはフォトリソグラフィ法によってビア穴４０はランドパッド２８の表面が底面に露出するように形成する。
【００２６】
レジスト膜３８は、事前に平坦面に形成されている配線パターン２６、ランドパッド２８及び絶縁層３２の上に、たとえばドライフィルムレジストをラミネートして形成するから、レジスト膜３８は表面のうねり等を極力抑えて形成される。これによって、ビア穴４０を形成する際は、光学的なフォーカス等のセッティングを高精度で行うことができ、きわめて細径のビア穴４０であっても、高精度にかつ確実に形成することが可能になる。
【００２７】
図３(c)は、導体層３６をめっき給電層として電解銅めっきを施し、ビア穴４０を銅によって充填してポストビアとなる導体部４２を形成した後、ストッパーメタル４４によりレジスト膜３８の表面と導体部４２の表面を被覆した状態である。導体部４２はビア穴４０を充填するとともに、レジスト膜３８の表面から頂部が若干盛り上がるように形成する。ストッパーメタル４４は、盛り上げ形状に形成された導体部４２の高さをレジスト膜３８の表面の高さに合わせるためのストッパの作用に使用する。レジスト膜３８は、ビア穴４０を形成した後、ベーキング等を行って硬くしておく。
【００２８】
図３(d)は、レジスト膜３８の厚さと同じ厚さに導体部４２を研磨した状態である。４２ａは研磨時に形成されたバリである。図３(e)は、ソフトエッチングによってバリ４２ａを除去した状態を示す。
この状態から、エッチングによって、まずストッパーメタル４４を除去し、次にレジスト膜３８を除去し、さらにソフトエッチングによって導体層３６を除去することによって、ランドパッド２８の上に導体部４２を残す。図３(f)がランドパッド２８の上にポストビアとしての第２の導体部である導体部４２を形成した状態である。
【００２９】
図４は、導体部４２を形成した層と同じ層に基板に残す絶縁層を形成する工程である。絶縁層を形成する方法は、前述した図２に示す工程と同様である。
図４(a)は、配線パターン２６、ランドビア２８、絶縁層３２および導体部４２を覆うように絶縁フィルムをラミネートして絶縁層４６を形成し、絶縁層４６の表面をストッパーメタル４８によって被覆した状態を示す。
絶縁フィルムには、たとえポリエチレンフィルムの片面に絶縁材を被着したフィルムを使用することができる。絶縁材を基板面側に向けてラミネートし、加熱・加圧することにより、基板上に樹脂材が被着され、平坦な絶縁層４６が形成される。
【００３０】
絶縁層４６の表面にストッパーメタル４８を被着しているのは、絶縁フィルムをラミネートした際に導体部４２の上面が絶縁材によって被覆されるため、導体部４２の上面を被覆する絶縁材を研磨して除去し、導体部４２と絶縁層４６とを同じ厚さにするためである。
図４(b)は、研磨により導体部４２の高さを絶縁層４６と同じ高さに形成した状態で、絶縁層４６の表面にストッパーメタル４８が残っている状態である。４２ｂは導体部４２のバリである。図４(c)は、ソフトエッチングを施して導体部４２のバリ４２ｂを除去した状態、図４(d)は、絶縁層４６の表面のストッパーメタル４８を除去し、ポストビア４２を形成した状態を示す。
【００３１】
コア基板２０の表面の配線パターン２６とランドパッド２８を形成した層が第１層の配線層であり、ポストビア４２を形成した絶縁層４６は第１層と絶縁層４６の上に形成される第２層とを電気的に絶縁している。この絶縁層４６は層間の配線パターンのインピーダンスをマッチングさせる機能も有する。インピーダンスマッチングを図る場合は、絶縁層４６に使用する材料及び絶縁層４６の厚さを適宜選択する必要がある。
絶縁層４６の上に次層の配線パターン及びランドパッドを形成する方法は、図１、２に示す方法とまったく同様である。また、第２層とさらに上層の配線パターンとを電気的に接続するポストビアについても、図３、４に示す方法とまったく同様にして形成することができる。
【００３２】
上記実施形態では、コア基板２０の片面に配線層を形成したが、有機基板を基材に使用する多層配線基板では、コア基板の両面に同数ずつ配線層を形成して多数層の配線層を効率的に形成できるようにするとともに、基板の両面に形成する絶縁層等による収縮度をバランスさせて基板が反ることを防止している。
図５〜９は、上述した製造方法をコア基板２０の両面に配線層を形成した多層配線基板に適用したものである。製造方法としては、各工程でコア基板２０の両面に各層を順次形成していく他は、上記実施形態の製造方法と同様である。
【００３３】
図５は、コア基板２０の両面に第１層目の導体部を形成する工程を示す。
図５(a)は、コア基板２０の両面に導体層２２を形成し、各々の導体層２２の表面に所定のパターンでレジスト２４を形成した後、導体部２６、２８を形成した状態を示す。図では導体部２６、２８をコア基板２０に対して対称配置としているが、レジスト２４はコア基板２０の各面でパターン形成するから、各面で適宜パターンに形成することができる。導体層２２をめっき給電層としてめっきを施すことにより、コア基板２０の両面に同時に導体部２６、２８を形成することができる。
【００３４】
図５(b)は、レジスト２４を硬くする処理を行った後、コア基板２０の両面の導体部２６、２８及びレジスト２４の表面をストッパーメタル３０によって被覆した状態を示す。図５(c)は、メカニカルバフ等によってレジスト２４と同じ厚さに導体部２６、２８を研磨した状態を示す。図５(d)は、導体部２６、２８のバリ２６ａ、２８ａをソフトエッチングによって除去した状態、図５(e)は、ストッパーメタル３０とレジスト２４を各々エッチングにより除去し、導体層２２でコア基板２０の表面に露出する部位をソフトエッチングによって除去した状態である。こうして、コア基板２０の両面に導体部２６、２８が形成される。導体部２６が配線パターン、導体部２８がランドパッドである。
【００３５】
図６は、コア基板２０の両面に配線パターン２６及びランドパッド２８と同じ厚さに絶縁層３２を形成する工程である。
図６(a)は、コア基板２０の両面に絶縁フィルムをラミネートし、隣接する配線パターン２６及びランドパッド２８の側面間に絶縁材を充填して絶縁層３２を形成した後、絶縁層３２の表面と配線パターン２６及びランドパッド２８の上面に被覆されている絶縁材の表面にストッパーメタル３４を被着した状態である。ストッパーメタル３４を被着した後、研磨工程により、配線パターン２６とランドパッド２８の表面の樹脂材を除去し、絶縁層３２と同じ厚さに配線パターン２６とランドパッド２８を形成する。
図６(b)は、ストッパーメタル３４をエッチングして除去し、コア基板２０の両面に絶縁層３２と同じ厚さに配線パターン２６及びランドパッド２８が形成された状態である。
【００３６】
図７、８は、コア基板２０の両面に形成されたランドパッド２８にポストビアを形成する工程を示す。
図７(a)は、無電解銅めっきにより、配線パターン２６、ランドパッド２８及び絶縁層３２の表面に導体層３６を形成した状態を示す。図７(b)は、コア基板２０の両面の導体層３６の表面をレジスト膜３８によって被覆し、レジスト膜３８にビア穴４０を形成した状態を示す。上述した実施形態と同様に、レジスト膜３８の下地となる第１層の表面平坦性がきわめて優れていることから、ビア穴４０を高精度に形成することが可能である。
図７(c)は、導体層３６をめっき給電層として電解銅めっきを施し、ポストビアとなる導体部４２をビア穴４０内に盛り上げて形成した後、ストッパーメタル４４によって、再度、表面を被覆した状態である。なお、レジスト膜３８は研磨処理の際の基準高さとするため、ビア穴４０を形成した後、硬くする処理を施す。
【００３７】
図８(a)は、コア基板２０の両面の導体部４２を研磨して導体部４２の高さがレジスト膜３８の厚さに一致させた状態を示す。めっきの付き回り性のばらつきによって導体部４２の高さが不均一になるような場合でも、ビア穴４０の開口部から若干盛り上がる程度にめっきしておき、導体部４２を上面側から研磨することによって、ポストビアとなる導体部４２の高さを正確に制御することが可能になる。
図８(b)は、導体部４２のバリ４２ａをソフトエッチングによって除去した状態、図８(c)はストッパーメタル４４、レジスト膜３８をこの順に除去し、導体層３６の露出部分を除去して、ランドパッド２８の上にポストビア４２を形成した状態を示す。
【００３８】
図９は、ポストビア４２を形成した層に絶縁層を形成する工程を示す。
図９(a)は、ポストビア４２を形成したコア基板２０の両面に絶縁フィルムをラミネートして絶縁層４６を形成した後、絶縁層４６の表面をストッパーメタル４８によって被覆した状態である。図９(b)は、樹脂材を研磨して導体部４２の上面を露出させた状態、図９(c)は導体部４２の表面のバリ４２ｂをエッチングして除去した状態を示す。図９(d)は、ストッパーメタル４８を除去して、絶縁層４６とポストビアとしての導体部４２の表面を平坦面に形成した状態を示す。こうして、コア基板２０の両面に第１層目の配線パターン２６及びランドパッド２８が形成され、絶縁層４６により配線パターンが電気的に絶縁されるとともに、ポストビア４２を介して層間で所要の配線パターンが電気的に接続された配線基板が得られる。
【００３９】
このようにコア基板２０の両面に配線層を積層していくことによって、ポストビアを介して配線パターンが層間で電気的に接続された多層配線基板を得ることができる。
図１０は、コア基板２０の両面に各々３層ずつ配線層を形成した多層配線基板の構成を示す。同図で５１〜５３がコア基板２０の一方の面に形成した配線層、６１〜６３がコア基板２０の他方の面に形成した配線層である。５４、６４が絶縁層、５５、６５がポストビア、５６、６６がランドパッド、５７、６７が配線パターンである。
【００４０】
本実施形態の多層配線基板はポストビア５５、６５によって配線パターン５７、６７を層間で接続するから、下層と上層の配線層でビアを偏位させて配置する必要がない。これによって、ランドパッド５６、６６のスペースが節約でき、配線パターン５７、６７を配置するスペースの余裕を得ることができる。
また、本実施形態の配線基板は、各層を形成する際に、配線パターン５７、６７を形成する層についても、ポストビア５５、６５を形成する層についても、導体部と絶縁層を完全な平坦面になるようにコントロールしながら積層するから、配線層を多層に積層しても配線層の表面がうねったりすることがなく、有機基板を基材に使用した場合であっても、セラミック基板を基材に使用した場合と同程度の信頼性を備えた多層配線基板を得ることができる。
【００４１】
配線層に形成される配線パターン５７、６７等の導体部やポストビア５５、６５等の導体部について高精度に厚さを制御し、絶縁層５４、６４についても高精度に厚さを制御することによって、導体部の厚さや絶縁層の厚さがばらついたり、表面がうねったりすることを防止することができ、フォトリソグラフィ法等で配線パターン５７、６７やポストビア５５、６５を所定のパターンに形成する場合でも、きわめて高精度にパターンを形成することが可能になる。これによって配線パターンをきわめて微細なパターンに形成できるとともに、高密度配置を可能にする。本実施形態の多層配線基板の製造方法によれば、配線パターンのパターン幅１５μｍ、パターン間隔１５μｍ、ポストビアのビア径２０μｍ程度の規格で十分に製造することが可能である。
【００４２】
なお、前述した製造方法では、配線パターン及びポストビアを形成する各層ごとに、導体部と絶縁層とを研磨処理して完全に厚さを一致させるようにしているが、必ずしも、すべての層で同様の処理をしなければならないわけではない。すなわち、配線パターンを形成する層について配線パターンとランドパッド等の導体部の厚さをコントロールすることは、その上層の絶縁層等の平坦性を確保する上で重要である。しかし、ポストビアを形成する際に、ビア穴に導体部を盛り上げる制御がある程度精度よくできる場合には、導体部を研磨する工程を省略してもよい。また、ポストビアを形成した層に絶縁層を形成する場合も、絶縁フィルムをラミネートすることによって、ポストビアと絶縁層とがほぼ同じ厚さに形成できる場合には、ポストビアの上端面を露出させる操作のみ行って、研磨処理を省略することもできる。配線層をさほど多層形成しないといった場合で、絶縁層等のうねりがある程度許容される場合には、このような簡略化した工程とすることも可能である。
【００４３】
また、前述した製造方法から明らかなように、本発明に係る多層配線基板の製造方法は、配線基板の基材として使用する材料が限定されるものではなく、有機基板に限らず種々の基材に対して適用することができる。また、大判の基板に対して上記製造方法を適用することはもちろん、大判の基板から個片の配線基板に分割して製品とする場合、個片の基板に対して上記方法を適用するといった種々の適用が可能である。また、基板に形成する配線パターン及びポストビアの配置等が、製品に応じて適宜選択できることはいうまでもない。
【００４４】
【発明の効果】
本発明に係る多層配線基板の製造方法によれば、レジストの厚さによって第１の導体部の表面の高さが規定され、第１の導体部の側面間に第１の導体部の表面と同一高さ平面に絶縁層を形成して、さらに第２の導体部としてポストビアを形成する工程によることにより、配線パターンおよびポストビアを高密度に高精度に形成することを可能とし、配線層を多層に形成する場合の配線基板の信頼性を向上させることができる。
また、本発明に係る多層配線基板は、配線パターン、ポストビア等がきわめて高精度に形成され、高密度配線が可能な多層配線基板として提供される。
【図面の簡単な説明】
【図１】コア基板に配線パターンとランドパッドを形成する工程を示す説明図である。
【図２】配線パターンとランドパッドを形成した層に絶縁層を形成する工程を示す説明図である。
【図３】ランドパッドにポストビアとなる導体部を形成する工程を示す説明図である。
【図４】ポストビアを形成した層に絶縁層を形成する工程を示す説明図である。
【図５】コア基板の両面に配線パターンとランドパッドを形成する工程を示す説明図である。
【図６】コア基板の両面の配線パターンとランドパッドを形成した面に絶縁層を形成する工程を示す説明図である。
【図７】コア基板の両面に形成したランドパッド上に導体部を形成する工程を示す説明図である。
【図８】コア基板の両面に形成したランドパッドにポストビアを形成する工程を示す説明図である。
【図９】コア基板の両面のポストビアを形成した層に絶縁層を形成する工程を示す説明図である。
【図１０】本発明に係る多層配線基板の構成例を示す断面図である。
【図１１】多層配線基板の従来の配線層の構成を示す断面図である。
【符号の説明】
１０ コア基板
１２ 電気的絶縁層
１４ 配線パターン
１６ ビア
１８ ランドパッド
２０ コア基板
２２ 導体層
２４ レジスト
２６ 導体部（配線パターン）
２６ａ、２８ａ バリ
２８ 導体部（ランドパッド）
３０ ストッパーメタル
３２ 絶縁部
３４ ストッパーメタル
３６ 導体層
３８ レジスト膜
４０ ビア穴
４２ 導体部（ポストビア）
４２ａ、４２ｂ バリ
４４ ストッパーメタル
４６ 絶縁層
４８ ストッパーメタル
５１、５２、５３、６１、６２、６３ 配線層
５４、６４ 絶縁層
５５、６５ ポストビア
５６、６６ ランドパッド
５７、６７ 配線パターン
【発明の属する技術分野】
本発明は多層配線基板及びその製造方法に関し、より詳細には、きわめて高精度に配線パターンを形成することができ、これによって高密度配線を可能にする多層配線基板及びその製造方法に関する。
【０００２】
【従来の技術】
プリント基板等の有機基板を基材に使用した多層配線基板は、電気的絶縁層を介して配線パターンを積層し、ビアにより配線パターンを層間で電気的に接続している。図１１は、コア基板１０の表面に電気的絶縁層１２を介して配線パターン１４を積層して形成した多層配線基板の例である。１６は配線パターン１４を層間で電気的に接続するビアである。ビア１６は、レーザ照射等によって層間の電気的絶縁層１２にビア穴を形成し、ビア穴の内面及び電気的絶縁層１２の表面にめっきを施すことにより、配線パターン１４を層間で電気的に接続している。各層の配線パターン１４は、めっきにより電気的絶縁層１２の表面に形成された導体層をエッチングすることによって形成される。このように、電気的絶縁層１２にビア１６を形成しつつ配線パターン１４を形成していくことにより、各層に所定の配線パターン１４を形成した多層配線基板を形成することができる。
【０００３】
【発明が解決しようとする課題】
きわめて高精度かつ高密度に配線パターンを形成した多層配線基板としては、セラミック板を基材に使用して配線層を薄膜形成したセラミック多層基板が知られている。しかしながら、セラミック多層基板は品質的には優れるもののコストがかかることから、より低コストの製品として有機基板を基材に使用しセラミック多層基板と同等の機能を有する製品が求められるようになってきた。
ところが、有機基板はセラミック板にくらべて表面の平坦性が劣ること、曲げ等の変形がしやすいといったことから、以下のような製造上の課題がある。
【０００４】
レーザ照射あるいはフォトリソグラフィー法によって電気的絶縁層にビア穴を形成する場合、絶縁層の厚さが均一でなかったり、下地の表面が平坦面でなかったりすると、ビア穴を高精度に形成することができず、小径のビアを形成することが困難になる。レーザ照射あるいはフォトリソグラフィー法による場合、電気的絶縁層の厚さのばらつきあるいは基板表面のうねりは、パターンの解像度（フォーカス）の精度を低下させ、所定の規格のビア寸法が得られなくなる原因となる。また、電気的絶縁層の厚さがばらつくと、ビアの底面及び開口部の径寸法がビアを形成した位置で変動する。
【０００５】
また、電気的絶縁層に形成するビア穴は、電気的絶縁層の厚さが変動することによって、そのアスペクト比がばらつくことになる。ビア穴の内面にめっきを施してビアを形成する場合、ビア穴のアスペクト比はめっきの付き回り性に大きく影響する。その結果、配線パターンを層間で電気的に接続するビアの信頼性がばらつくことになる。
【０００６】
また、図１１に示すように、通常の多層配線基板では、隣接層のビア１６はビア接続用のランドパッド１８を介して互いに偏位させて配置し、層間でスパイラル的に接続するようになっている。このような配置をとる場合は、ビア配置のために余分のスペースが必要となり、その分、配線パターン１４を配置するスペースが圧迫され、高密度配線が妨げられる。
【０００７】
また、電気的絶縁層１２は配線パターン１４を形成した後、配線パターン１４を覆って樹脂フィルムをラミネートし、あるいは樹脂剤をコーティングして形成する。電気的絶縁層１２に埋設される配線パターン１４は電気的絶縁層１２の表面をうねり状の凹凸面にし、電気的絶縁層１２の表面の平坦度に影響を与える。この電気的絶縁層１２の表面のうねりは、電気的絶縁層１２の表面に形成された導体層をエッチングして所定の配線パターン１４を形成する場合に、配線パターン１４の形成精度を低下させる。導体層の表面に形成した感光性レジストをフォトリソグラフィー法によってパターニングする際の精度が影響を受けるからである。
【０００８】
また、配線パターン１４及びビア１６は、めっきによって被着された導体層によって形成するが、大型の基板を被加工品としてめっき処理する場合は、めっき厚が均等になるように制御することが難しく、基板の場所によりめっき厚がばらつくことが避けられない。これによって、導体層の厚さがばらつき、配線パターン１４の厚さが場所によってばらついて、電気的絶縁層の表面の平坦性を低下させることになる。この結果は、配線パターンを高精度に形成することを損ねることになる。
【０００９】
なお、図１１に示す多層配線基板とは異なり、ビア穴をめっきによって充填したポストビアにより配線パターンを層間で接続する構成とした製品もある。この多層配線基板で配線層を多層に形成する方法は、所定のパターンに配線パターンとランドパッドを形成し、ランドパッドにポストビアを立てた後、配線パターン、ランドパッド及びポストビアを絶縁層によって被覆し、配線パターン、ポストビア等の導体部の凹凸により、凹凸面となった絶縁層の表面を研磨してポストビアの上端面を露出させ、絶縁層の表面を平坦面にする方法である（米国特許第5、916、453号）。この方法では、配線パターン及びポストビアの高さがばらついていると、電気的絶縁層を研磨して精度のよい平坦面に形成することが困難であり、配線パターンを高精度の微細なパターンに形成することが困難である。
【００１０】
本発明は、これらの有機基板を用いた多層配線基板における課題を解決すべくなされたものであり、電気的絶縁層を介して積層する各配線層をきわめて高精度に形成することを可能として高密度配線を可能とし、配線層を多層に形成した信頼性の高い多層配線基板及びその好適な製造方法を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明は、上記目的を達成するため次の構成を備える。
すなわち、絶縁層を介して配線パターンを積層するとともに、ポストビアを介して層間で配線パターンを電気的に接続して形成する多層配線基板の製造方法において、第１の導体層の表面に、レジストを被着する工程と、該レジストをエッチングして、配線パターンあるいはランドパッドとなる第１の導体部を形成する部位の前記第１の導体層を露出させる工程と、前記第１の導体層をめっき給電層とする電解めっきを施して、前記第１の導体層が露出する部位に前記レジストの厚さよりも厚く導体部を盛り上げる工程と、前記レジスト及び前記導体部の表面にストッパーメタルを被着する工程と、前記導体部の頂部側を研磨し、前記レジストの表面と同一の高さに前記導体部を形成する工程と、前記ストッパーメタルと前記レジストとを除去した後、前記第１の導体層の露出する部位を除去して前記第１の導体部を形成する工程と、該第１の導体部の側面間に、第１の導体部と同一高さ平面に絶縁層を形成する工程と、該絶縁層と前記第１の導体部を形成した層の表面に第２の導体層を形成する工程と、該第２の導体層の表面にレジスト膜を被着する工程と、該レジスト膜にビア穴を形成し、前記第２の導体層をめっき給電層として前記ビア穴にめっきを充填し、第２の導体部としてポストビアを形成する工程とを備えていることを特徴とする。
また、前記第２の導体部としてポストビアを形成する工程として、前記レジスト膜にビア穴を形成した後、前記第２の導体層をめっき給電層として前記ビア穴にめっきを盛り上げて導体部を形成する工程と、前記レジスト膜の表面と前記ビア穴に盛り上げて形成した導体部の表面にストッパーメタルを被着する工程と、前記ビア穴に充填された導体部の頂部側を研磨し、前記レジスト膜の表面と同一の高さに導体部を研磨して第２の導体部としてポストビアを形成する工程とを備えていることを特徴とする。
【００１２】
また、前記第１の導体部の側面間に絶縁層を形成する工程として、前記第１の導体部および該第１の導体部の側面間を覆って絶縁材を被着する工程と、該絶縁材の表面にストッパーメタルを被着する工程と、前記第１の導体部上の絶縁材を研磨して、第１の導体部と前記絶縁材の表面を同一高さ平面に形成する工程とを備えることを特徴とする。
また、前記ポストビアを形成する工程の後工程として、前記ポストビアを形成した層に絶縁材を被着する工程と、該絶縁材の表面にストッパーメタルを被着する工程と、前記ポストビアの端面上の絶縁材を研磨して、ポストビアと前記絶縁材の表面を同一高さ平面に形成する工程とを備えていることを特徴とする。
また、前記レジストおよびレジスト膜を形成した後、レジストおよびレジスト膜の硬度を高める処理を施すことを特徴とする。
【００１３】
また、多層配線基板として、前記多層配線基板の製造方法による製造工程がコア基板の両面に適用され、コア基板の両面に配線層及び絶縁層が形成されていることを特徴とする。前記コア基板として有機基板を用いて多層配線基板を形成することができる。
【００１４】
【発明の実施の形態】
以下、本発明の好適な実施形態について、添付図面と共に詳細に説明する。
図１〜４は、本発明に係る多層配線基板の製造方法の実施形態を示す。
図１はコア基板２０の表面に第１層の配線層として配線パターンとビア接続用のランドパッドを形成する工程を示す。
図１(a)は、有機基板のコア基板２０の表面に無電解銅めっきを施して第１の導体層である導体層２２を形成し、導体層２２の表面に所定パターンでレジスト２４を形成した状態である。導体層２２は電解めっきを施すためのめっき給電層である。レジスト２４は導体層２２の表面に感光性レジスト膜を形成し、露光、現像操作によって所定のパターンに形成する。感光性レジスト膜をパターン形成することによりレジスト２４によって被覆された残りの部位で導体層２２が露出する。
【００１５】
導体層２２の表面に形成されたレジスト２４の厚さは、配線パターン及びランドパッドの厚さを規定する基準となる。したがって、感光性レジスト膜には膜厚の均一性に優れるものを使用するのがよい。本実施形態では、ドライフィルムレジストをラミネートして感光性レジスト膜を形成した。ドライフィルムレジストはフィルムの厚さが一定して均一である点で有効である。もちろん、感光性の樹脂剤をコーティングして感光性レジスト膜とすることも可能である。
【００１６】
感光性レジスト膜の厚さは、露光、現像によって形成するパターンの精度に影響を与える。したがって、感光性レジスト膜の厚さは形成しようとする配線パターンの線幅等の仕様にしたがって選択すればよい。たとえば、２５μｍの線幅の配線パターンを形成しようとする場合は、２５μｍの厚さの感光性レジスト膜を使用すればよい。このように、感光性レジスト膜の厚さは適宜選択可能である。通常の多層配線基板では、５μｍ〜５０μｍ程度の厚さの感光性レジスト膜を使用する。
【００１７】
図１(b)は、導体層２２をめっき給電層として電解銅めっきを施し、導体層２２の露出部分に銅めっきを盛り上げて導体部２６、２８を形成した状態である。導体部２６は配線パターンとなる部位の銅めっき、導体部２８はポストビアを形成するランドパッドとなる部位の銅めっきを示す。図のように、電解銅めっきを施して導体部２６、２８を形成する場合は、隣接するレジスト２４の側面間で溝状に形成された部位が銅めっきによって完全に充填され、レジスト２４よりも盛り上がるように形成する。図は、導体部２６、２８が山形に形成された状態を示す。
【００１８】
次に、レジスト２４の物性を変える処理を施す。この処理は、具体的にはレジスト２４の硬度を高めて、後工程での研磨処理にレジスト２４が耐えられるようにするための処理である。一般に、感光性レジストは、それほど硬度が高いものではない。したがって、ここで、再度光照射したり、ベーキング処理したりすることによってレジスト２４を硬化させる。
【００１９】
図１(c)は、レジスト２４の物性を変える処理を施した後、レジスト２４の表面と導体部２６、２８の表面全体にストッパーメタル３０を被着形成した状態である。ストッパーメタル３０は無電解めっき、スパッタリング法等によって形成することができる。ストッパーメタル３０はレジスト２４の厚さを基準として導体部２６、２８を研磨するために設ける。したがって、ストッパーメタル３０には導体部２６、２８よりも硬いコバルト等の金属が使用される。
【００２０】
図１(d)は、導体部２６、２８を研磨した状態を示す。研磨によって導体部２６、２８の山形の頂部が削られて平坦面になる。本実施形態ではバフロールを用いたメカニカルバフを用いて研磨した。２６ａ、２８ａは導体部２６、２８を研磨した際に、導体部２６、２８の表面に薄く残ったバリを示す。
図１(e)は、ソフトエッチングにより、導体部２６、２８の表面のバリ２６ａ、２８ａを除去した状態である。
【００２１】
レジスト２４の表面にはストッパーメタル３０が残っている。研磨工程では、導体部２６、２８の頂部のように平坦面から突出している部位は、ストッパーメタル３０とともに研磨されて除去されるのに対して、レジスト２４の平坦面にまで研磨されてくるとストッパーメタル３０の作用により、それ以上研磨が進まなくなる。レジスト２４の表面のストッパーメタル３０はレジスト２４の表面の高さに合わせて導体部２６、２８が研磨されるようにするためのものである。これによって、レジスト２４の厚さよりも盛り上げて形成した導体部２６、２８の厚さがレジスト２４の厚さに一致し、レジスト２４と導体部２６、２８の表面が同じ高さになる。レジスト２４の厚さに一致するように導体部２６、２８を研磨する方法は、めっきの付き回り性のばらつき等によって導体部２６、２８の厚さがばらつくような場合でも、導体部２６、２８の厚さを正確に制御できるという特徴がある。
【００２２】
図１(f)は、ストッパーメタル３０をエッチングして除去し、次に、レジスト２４をエッチングして除去した後、ソフトエッチングによってコア基板２０の表面に露出している導体層２２を除去した状態である。コア基板２０上に第１の導体部である配線パターンとなる導体部２６とランドパッドとなる導体部２８が形成されている。なお、化学的エッチングによってストッパーメタル３０を除去する場合には、導体部２８がストッパーメタル３０を除去するエッチング液で侵されないようにする必要がある。ストッパーメタルはこのエッチング操作を考慮して選択される。
本実施形態の製造方法は、図１(f)に示すように、コア基板２０の表面に形成される配線パターン及びランドパッドの表面の高さが、レジスト２４の表面を基準位置として研磨されて均一の高さに形成されることが特徴である。
【００２３】
図２は、導体部２６、２８を形成した層に絶縁層を形成する工程を示す。
図２(a)は、コア基板２０の導体部２６、２８を形成した面を絶縁フィルムをラミネートし、導体部２６、２８の側面間に絶縁材を充填して絶縁層３２を形成した状態を示す。本実施形態では絶縁フィルムをコア基板２０にラミネートし、絶縁フィルムを加圧して導体部２６、２８の側面間に絶縁材を充填して絶縁層３２を形成した。絶縁フィルムとしては、ポリエチレンフィルムに絶縁材を被着したフィルムが使用できる。
図２(b)は、図１(c)でストッパーメタル３０を被着したと同様にして絶縁層３２の表面にストッパーメタル３４を被着した状態を示す。
【００２４】
ここで使用しているストッパーメタル３４は、絶縁層３２の表面を研磨して絶縁層３２の表面と導体部２６、２８の表面とを同一の高さにするためのものである。絶縁材は導体部２６、２８の側面間に充填されるとともに、導体部２６、２８の表面にも若干付着する。ストッパーメタル３４を被着して研磨処理を施すことにより、絶縁層３２と導体部２６、２８が同一の厚さになる。図２(c)は、研磨処理後、ストッパーメタル３４をエッチングして除去した状態を示す。絶縁層３２と導体部２６、２８とが同一の厚さに形成され、絶縁層３２と導体部２６、２８の表面が平坦面に形成されている。こうして、絶縁層３２を含めて第１層目が形成された。なお、以下では導体部２６を配線パターン２６、導体部２８をランドパッド２８ということがある。
【００２５】
図３は、上記のようにして形成した第１層目のランドパッド２８にポストビアを形成する工程を示す。
図３(a)は、無電解銅めっきにより、めっき給電層として使用する第２の導体層である導体層３６を配線パターン２６、ランドパッド２８及び絶縁層３２の表面に形成した状態である。
図３(b)は、導体層３６の表面をレジスト膜３８により被覆し、レジスト膜３８にビア穴４０を形成した状態を示す。レーザ光照射あるいはフォトリソグラフィ法によってビア穴４０はランドパッド２８の表面が底面に露出するように形成する。
【００２６】
レジスト膜３８は、事前に平坦面に形成されている配線パターン２６、ランドパッド２８及び絶縁層３２の上に、たとえばドライフィルムレジストをラミネートして形成するから、レジスト膜３８は表面のうねり等を極力抑えて形成される。これによって、ビア穴４０を形成する際は、光学的なフォーカス等のセッティングを高精度で行うことができ、きわめて細径のビア穴４０であっても、高精度にかつ確実に形成することが可能になる。
【００２７】
図３(c)は、導体層３６をめっき給電層として電解銅めっきを施し、ビア穴４０を銅によって充填してポストビアとなる導体部４２を形成した後、ストッパーメタル４４によりレジスト膜３８の表面と導体部４２の表面を被覆した状態である。導体部４２はビア穴４０を充填するとともに、レジスト膜３８の表面から頂部が若干盛り上がるように形成する。ストッパーメタル４４は、盛り上げ形状に形成された導体部４２の高さをレジスト膜３８の表面の高さに合わせるためのストッパの作用に使用する。レジスト膜３８は、ビア穴４０を形成した後、ベーキング等を行って硬くしておく。
【００２８】
図３(d)は、レジスト膜３８の厚さと同じ厚さに導体部４２を研磨した状態である。４２ａは研磨時に形成されたバリである。図３(e)は、ソフトエッチングによってバリ４２ａを除去した状態を示す。
この状態から、エッチングによって、まずストッパーメタル４４を除去し、次にレジスト膜３８を除去し、さらにソフトエッチングによって導体層３６を除去することによって、ランドパッド２８の上に導体部４２を残す。図３(f)がランドパッド２８の上にポストビアとしての第２の導体部である導体部４２を形成した状態である。
【００２９】
図４は、導体部４２を形成した層と同じ層に基板に残す絶縁層を形成する工程である。絶縁層を形成する方法は、前述した図２に示す工程と同様である。
図４(a)は、配線パターン２６、ランドビア２８、絶縁層３２および導体部４２を覆うように絶縁フィルムをラミネートして絶縁層４６を形成し、絶縁層４６の表面をストッパーメタル４８によって被覆した状態を示す。
絶縁フィルムには、たとえポリエチレンフィルムの片面に絶縁材を被着したフィルムを使用することができる。絶縁材を基板面側に向けてラミネートし、加熱・加圧することにより、基板上に樹脂材が被着され、平坦な絶縁層４６が形成される。
【００３０】
絶縁層４６の表面にストッパーメタル４８を被着しているのは、絶縁フィルムをラミネートした際に導体部４２の上面が絶縁材によって被覆されるため、導体部４２の上面を被覆する絶縁材を研磨して除去し、導体部４２と絶縁層４６とを同じ厚さにするためである。
図４(b)は、研磨により導体部４２の高さを絶縁層４６と同じ高さに形成した状態で、絶縁層４６の表面にストッパーメタル４８が残っている状態である。４２ｂは導体部４２のバリである。図４(c)は、ソフトエッチングを施して導体部４２のバリ４２ｂを除去した状態、図４(d)は、絶縁層４６の表面のストッパーメタル４８を除去し、ポストビア４２を形成した状態を示す。
【００３１】
コア基板２０の表面の配線パターン２６とランドパッド２８を形成した層が第１層の配線層であり、ポストビア４２を形成した絶縁層４６は第１層と絶縁層４６の上に形成される第２層とを電気的に絶縁している。この絶縁層４６は層間の配線パターンのインピーダンスをマッチングさせる機能も有する。インピーダンスマッチングを図る場合は、絶縁層４６に使用する材料及び絶縁層４６の厚さを適宜選択する必要がある。
絶縁層４６の上に次層の配線パターン及びランドパッドを形成する方法は、図１、２に示す方法とまったく同様である。また、第２層とさらに上層の配線パターンとを電気的に接続するポストビアについても、図３、４に示す方法とまったく同様にして形成することができる。
【００３２】
上記実施形態では、コア基板２０の片面に配線層を形成したが、有機基板を基材に使用する多層配線基板では、コア基板の両面に同数ずつ配線層を形成して多数層の配線層を効率的に形成できるようにするとともに、基板の両面に形成する絶縁層等による収縮度をバランスさせて基板が反ることを防止している。
図５〜９は、上述した製造方法をコア基板２０の両面に配線層を形成した多層配線基板に適用したものである。製造方法としては、各工程でコア基板２０の両面に各層を順次形成していく他は、上記実施形態の製造方法と同様である。
【００３３】
図５は、コア基板２０の両面に第１層目の導体部を形成する工程を示す。
図５(a)は、コア基板２０の両面に導体層２２を形成し、各々の導体層２２の表面に所定のパターンでレジスト２４を形成した後、導体部２６、２８を形成した状態を示す。図では導体部２６、２８をコア基板２０に対して対称配置としているが、レジスト２４はコア基板２０の各面でパターン形成するから、各面で適宜パターンに形成することができる。導体層２２をめっき給電層としてめっきを施すことにより、コア基板２０の両面に同時に導体部２６、２８を形成することができる。
【００３４】
図５(b)は、レジスト２４を硬くする処理を行った後、コア基板２０の両面の導体部２６、２８及びレジスト２４の表面をストッパーメタル３０によって被覆した状態を示す。図５(c)は、メカニカルバフ等によってレジスト２４と同じ厚さに導体部２６、２８を研磨した状態を示す。図５(d)は、導体部２６、２８のバリ２６ａ、２８ａをソフトエッチングによって除去した状態、図５(e)は、ストッパーメタル３０とレジスト２４を各々エッチングにより除去し、導体層２２でコア基板２０の表面に露出する部位をソフトエッチングによって除去した状態である。こうして、コア基板２０の両面に導体部２６、２８が形成される。導体部２６が配線パターン、導体部２８がランドパッドである。
【００３５】
図６は、コア基板２０の両面に配線パターン２６及びランドパッド２８と同じ厚さに絶縁層３２を形成する工程である。
図６(a)は、コア基板２０の両面に絶縁フィルムをラミネートし、隣接する配線パターン２６及びランドパッド２８の側面間に絶縁材を充填して絶縁層３２を形成した後、絶縁層３２の表面と配線パターン２６及びランドパッド２８の上面に被覆されている絶縁材の表面にストッパーメタル３４を被着した状態である。ストッパーメタル３４を被着した後、研磨工程により、配線パターン２６とランドパッド２８の表面の樹脂材を除去し、絶縁層３２と同じ厚さに配線パターン２６とランドパッド２８を形成する。
図６(b)は、ストッパーメタル３４をエッチングして除去し、コア基板２０の両面に絶縁層３２と同じ厚さに配線パターン２６及びランドパッド２８が形成された状態である。
【００３６】
図７、８は、コア基板２０の両面に形成されたランドパッド２８にポストビアを形成する工程を示す。
図７(a)は、無電解銅めっきにより、配線パターン２６、ランドパッド２８及び絶縁層３２の表面に導体層３６を形成した状態を示す。図７(b)は、コア基板２０の両面の導体層３６の表面をレジスト膜３８によって被覆し、レジスト膜３８にビア穴４０を形成した状態を示す。上述した実施形態と同様に、レジスト膜３８の下地となる第１層の表面平坦性がきわめて優れていることから、ビア穴４０を高精度に形成することが可能である。
図７(c)は、導体層３６をめっき給電層として電解銅めっきを施し、ポストビアとなる導体部４２をビア穴４０内に盛り上げて形成した後、ストッパーメタル４４によって、再度、表面を被覆した状態である。なお、レジスト膜３８は研磨処理の際の基準高さとするため、ビア穴４０を形成した後、硬くする処理を施す。
【００３７】
図８(a)は、コア基板２０の両面の導体部４２を研磨して導体部４２の高さがレジスト膜３８の厚さに一致させた状態を示す。めっきの付き回り性のばらつきによって導体部４２の高さが不均一になるような場合でも、ビア穴４０の開口部から若干盛り上がる程度にめっきしておき、導体部４２を上面側から研磨することによって、ポストビアとなる導体部４２の高さを正確に制御することが可能になる。
図８(b)は、導体部４２のバリ４２ａをソフトエッチングによって除去した状態、図８(c)はストッパーメタル４４、レジスト膜３８をこの順に除去し、導体層３６の露出部分を除去して、ランドパッド２８の上にポストビア４２を形成した状態を示す。
【００３８】
図９は、ポストビア４２を形成した層に絶縁層を形成する工程を示す。
図９(a)は、ポストビア４２を形成したコア基板２０の両面に絶縁フィルムをラミネートして絶縁層４６を形成した後、絶縁層４６の表面をストッパーメタル４８によって被覆した状態である。図９(b)は、樹脂材を研磨して導体部４２の上面を露出させた状態、図９(c)は導体部４２の表面のバリ４２ｂをエッチングして除去した状態を示す。図９(d)は、ストッパーメタル４８を除去して、絶縁層４６とポストビアとしての導体部４２の表面を平坦面に形成した状態を示す。こうして、コア基板２０の両面に第１層目の配線パターン２６及びランドパッド２８が形成され、絶縁層４６により配線パターンが電気的に絶縁されるとともに、ポストビア４２を介して層間で所要の配線パターンが電気的に接続された配線基板が得られる。
【００３９】
このようにコア基板２０の両面に配線層を積層していくことによって、ポストビアを介して配線パターンが層間で電気的に接続された多層配線基板を得ることができる。
図１０は、コア基板２０の両面に各々３層ずつ配線層を形成した多層配線基板の構成を示す。同図で５１〜５３がコア基板２０の一方の面に形成した配線層、６１〜６３がコア基板２０の他方の面に形成した配線層である。５４、６４が絶縁層、５５、６５がポストビア、５６、６６がランドパッド、５７、６７が配線パターンである。
【００４０】
本実施形態の多層配線基板はポストビア５５、６５によって配線パターン５７、６７を層間で接続するから、下層と上層の配線層でビアを偏位させて配置する必要がない。これによって、ランドパッド５６、６６のスペースが節約でき、配線パターン５７、６７を配置するスペースの余裕を得ることができる。
また、本実施形態の配線基板は、各層を形成する際に、配線パターン５７、６７を形成する層についても、ポストビア５５、６５を形成する層についても、導体部と絶縁層を完全な平坦面になるようにコントロールしながら積層するから、配線層を多層に積層しても配線層の表面がうねったりすることがなく、有機基板を基材に使用した場合であっても、セラミック基板を基材に使用した場合と同程度の信頼性を備えた多層配線基板を得ることができる。
【００４１】
配線層に形成される配線パターン５７、６７等の導体部やポストビア５５、６５等の導体部について高精度に厚さを制御し、絶縁層５４、６４についても高精度に厚さを制御することによって、導体部の厚さや絶縁層の厚さがばらついたり、表面がうねったりすることを防止することができ、フォトリソグラフィ法等で配線パターン５７、６７やポストビア５５、６５を所定のパターンに形成する場合でも、きわめて高精度にパターンを形成することが可能になる。これによって配線パターンをきわめて微細なパターンに形成できるとともに、高密度配置を可能にする。本実施形態の多層配線基板の製造方法によれば、配線パターンのパターン幅１５μｍ、パターン間隔１５μｍ、ポストビアのビア径２０μｍ程度の規格で十分に製造することが可能である。
【００４２】
なお、前述した製造方法では、配線パターン及びポストビアを形成する各層ごとに、導体部と絶縁層とを研磨処理して完全に厚さを一致させるようにしているが、必ずしも、すべての層で同様の処理をしなければならないわけではない。すなわち、配線パターンを形成する層について配線パターンとランドパッド等の導体部の厚さをコントロールすることは、その上層の絶縁層等の平坦性を確保する上で重要である。しかし、ポストビアを形成する際に、ビア穴に導体部を盛り上げる制御がある程度精度よくできる場合には、導体部を研磨する工程を省略してもよい。また、ポストビアを形成した層に絶縁層を形成する場合も、絶縁フィルムをラミネートすることによって、ポストビアと絶縁層とがほぼ同じ厚さに形成できる場合には、ポストビアの上端面を露出させる操作のみ行って、研磨処理を省略することもできる。配線層をさほど多層形成しないといった場合で、絶縁層等のうねりがある程度許容される場合には、このような簡略化した工程とすることも可能である。
【００４３】
また、前述した製造方法から明らかなように、本発明に係る多層配線基板の製造方法は、配線基板の基材として使用する材料が限定されるものではなく、有機基板に限らず種々の基材に対して適用することができる。また、大判の基板に対して上記製造方法を適用することはもちろん、大判の基板から個片の配線基板に分割して製品とする場合、個片の基板に対して上記方法を適用するといった種々の適用が可能である。また、基板に形成する配線パターン及びポストビアの配置等が、製品に応じて適宜選択できることはいうまでもない。
【００４４】
【発明の効果】
本発明に係る多層配線基板の製造方法によれば、レジストの厚さによって第１の導体部の表面の高さが規定され、第１の導体部の側面間に第１の導体部の表面と同一高さ平面に絶縁層を形成して、さらに第２の導体部としてポストビアを形成する工程によることにより、配線パターンおよびポストビアを高密度に高精度に形成することを可能とし、配線層を多層に形成する場合の配線基板の信頼性を向上させることができる。
また、本発明に係る多層配線基板は、配線パターン、ポストビア等がきわめて高精度に形成され、高密度配線が可能な多層配線基板として提供される。
【図面の簡単な説明】
【図１】コア基板に配線パターンとランドパッドを形成する工程を示す説明図である。
【図２】配線パターンとランドパッドを形成した層に絶縁層を形成する工程を示す説明図である。
【図３】ランドパッドにポストビアとなる導体部を形成する工程を示す説明図である。
【図４】ポストビアを形成した層に絶縁層を形成する工程を示す説明図である。
【図５】コア基板の両面に配線パターンとランドパッドを形成する工程を示す説明図である。
【図６】コア基板の両面の配線パターンとランドパッドを形成した面に絶縁層を形成する工程を示す説明図である。
【図７】コア基板の両面に形成したランドパッド上に導体部を形成する工程を示す説明図である。
【図８】コア基板の両面に形成したランドパッドにポストビアを形成する工程を示す説明図である。
【図９】コア基板の両面のポストビアを形成した層に絶縁層を形成する工程を示す説明図である。
【図１０】本発明に係る多層配線基板の構成例を示す断面図である。
【図１１】多層配線基板の従来の配線層の構成を示す断面図である。
【符号の説明】
１０ コア基板
１２ 電気的絶縁層
１４ 配線パターン
１６ ビア
１８ ランドパッド
２０ コア基板
２２ 導体層
２４ レジスト
２６ 導体部（配線パターン）
２６ａ、２８ａ バリ
２８ 導体部（ランドパッド）
３０ ストッパーメタル
３２ 絶縁部
３４ ストッパーメタル
３６ 導体層
３８ レジスト膜
４０ ビア穴
４２ 導体部（ポストビア）
４２ａ、４２ｂ バリ
４４ ストッパーメタル
４６ 絶縁層
４８ ストッパーメタル
５１、５２、５３、６１、６２、６３ 配線層
５４、６４ 絶縁層
５５、６５ ポストビア
５６、６６ ランドパッド
５７、６７ 配線パターン
Claims (7)
- 絶縁層を介して配線パターンを積層するとともに、ポストビアを介して層間で配線パターンを電気的に接続して形成する多層配線基板の製造方法において、
第１の導体層の表面に、レジストを被着する工程と、
該レジストをエッチングして、配線パターンあるいはランドパッドとなる第１の導体部を形成する部位の前記第１の導体層を露出させる工程と、
前記第１の導体層をめっき給電層とする電解めっきを施して、前記第１の導体層が露出する部位に前記レジストの厚さよりも厚く導体部を盛り上げる工程と、
前記レジスト及び前記導体部の表面にストッパーメタルを被着する工程と、
前記導体部の頂部側を研磨し、前記レジストの表面と同一の高さに前記導体部を形成する工程と、
前記ストッパーメタルと前記レジストとを除去した後、前記第１の導体層の露出する部位を除去して前記第１の導体部を形成する工程と、
該第１の導体部の側面間に、第１の導体部の表面と同一高さ平面に絶縁層を形成する工程と、
該絶縁層と前記第１の導体部を形成した層の表面に第２の導体層を形成する工程と、
該第２の導体層の表面にレジスト膜を被着する工程と、
該レジスト膜にビア穴を形成し、前記第２の導体層をめっき給電層として前記ビア穴にめっきを充填し、第２の導体部としてポストビアを形成する工程とを備えていることを特徴とする多層配線基板の製造方法。 - 前記第２の導体部としてポストビアを形成する工程として、
前記レジスト膜にビア穴を形成した後、前記第２の導体層をめっき給電層として前記ビア穴にめっきを盛り上げて導体部を形成する工程と、
前記レジスト膜の表面と前記ビア穴に盛り上げて形成した導体部の表面にストッパーメタルを被着する工程と、
前記ビア穴に充填された導体部の頂部側を研磨し、前記レジスト膜の表面と同一の高さに導体部を研磨して第２の導体部としてポストビアを形成する工程とを備えていることを特徴とする請求項１記載の多層配線基板の製造方法。 - 前記第１の導体部の側面間に絶縁層を形成する工程として、
前記第１の導体部および該第１の導体部の側面間を覆って絶縁材を被着する工程と、
該絶縁材の表面にストッパーメタルを被着する工程と、
前記第１の導体部上の絶縁材を研磨して、第１の導体部と前記絶縁材の表面を同一高さ平面に形成する工程とを備えることを特徴とする請求項１または２記載の多層配線基板の製造方法。 - 前記ポストビアを形成する工程の後工程として、
前記ポストビアを形成した層に絶縁材を被着する工程と、
該絶縁材の表面にストッパーメタルを被着する工程と、
前記ポストビアの端面上の絶縁材を研磨して、ポストビアと前記絶縁材の表面を同一高さ平面に形成する工程とを備えていることを特徴とする請求項１〜３のいずれか一項記載の多層配線基板の製造方法。 - 前記レジストおよびレジスト膜を形成した後、レジストおよびレジスト膜の硬度を高める処理を施すことを特徴とする請求項１〜４のいずれか一項記載の多層配線基板。
- 請求項１〜５のいずれか一項記載の多層配線基板の製造方法による製造工程がコア基板の両面に適用され、コア基板の両面に配線層及び絶縁層が形成されていることを特徴とする多層配線基板。
- 前記コア基板として、有機基板が用いられていることを特徴とする請求項５記載の多層配線基板。
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| US10481496B2 (en) * | 2017-06-28 | 2019-11-19 | International Business Machines Corporation | Forming conductive vias using a light guide |
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| EP3709779A1 (en) * | 2019-03-12 | 2020-09-16 | AT & S Austria Technologie & Systemtechnik Aktiengesellschaft | Component carrier and method of manufacturing the same |
| CN113038731A (zh) * | 2021-02-22 | 2021-06-25 | 惠州市金百泽电路科技有限公司 | 一种用于制作线路板焊盘的方法 |
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|---|---|---|---|---|
| US4739448A (en) * | 1984-06-25 | 1988-04-19 | Magnavox Government And Industrial Electronics Company | Microwave multiport multilayered integrated circuit chip carrier |
| US4657778A (en) * | 1984-08-01 | 1987-04-14 | Moran Peter L | Multilayer systems and their method of production |
| GB8602331D0 (en) * | 1986-01-30 | 1986-03-05 | Ici Plc | Multilayer systems |
| JP2996510B2 (ja) * | 1990-11-30 | 2000-01-11 | 株式会社日立製作所 | 電子回路基板 |
| US5302551A (en) * | 1992-05-11 | 1994-04-12 | National Semiconductor Corporation | Method for planarizing the surface of an integrated circuit over a metal interconnect layer |
| US6074728A (en) * | 1996-09-11 | 2000-06-13 | Samsung Aerospace Industries, Ltd. | Multi-layered circuit substrate |
| US5916453A (en) | 1996-09-20 | 1999-06-29 | Fujitsu Limited | Methods of planarizing structures on wafers and substrates by polishing |
| US5895581A (en) * | 1997-04-03 | 1999-04-20 | J.G. Systems Inc. | Laser imaging of printed circuit patterns without using phototools |
| US6274821B1 (en) * | 1998-09-16 | 2001-08-14 | Denso Corporation | Shock-resistive printed circuit board and electronic device including the same |
| JP3980801B2 (ja) * | 1999-09-16 | 2007-09-26 | 株式会社東芝 | 三次元構造体およびその製造方法 |
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