JP2005150554A - 配線基板の製造方法 - Google Patents

配線基板の製造方法 Download PDF

Info

Publication number
JP2005150554A
JP2005150554A JP2003388498A JP2003388498A JP2005150554A JP 2005150554 A JP2005150554 A JP 2005150554A JP 2003388498 A JP2003388498 A JP 2003388498A JP 2003388498 A JP2003388498 A JP 2003388498A JP 2005150554 A JP2005150554 A JP 2005150554A
Authority
JP
Japan
Prior art keywords
wiring pattern
layers
layer
plating
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003388498A
Other languages
English (en)
Inventor
Hajime Saiki
一 斉木
Atsuhiko Sugimoto
篤彦 杉本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niterra Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Priority to JP2003388498A priority Critical patent/JP2005150554A/ja
Priority to US10/989,411 priority patent/US20050102830A1/en
Priority to CNB2004100947987A priority patent/CN100525590C/zh
Priority to TW093135344A priority patent/TWI299971B/zh
Publication of JP2005150554A publication Critical patent/JP2005150554A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/38Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/382Improvement of the adhesion between the insulating substrate and the metal by special treatment of the metal
    • H05K3/383Improvement of the adhesion between the insulating substrate and the metal by special treatment of the metal by microetching
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23FNON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00Etching metallic material by chemical means
    • C23F1/10Etching compositions
    • C23F1/14Aqueous compositions
    • C23F1/16Acidic compositions
    • C23F1/18Acidic compositions for etching copper or alloys thereof
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02Electroplating of selected surface areas
    • C25D5/022Electroplating of selected surface areas using masking means
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0353Making conductive layer thin, e.g. by etching
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4602Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49156Manufacturing circuit on or in base with selective destruction of conductive paths

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Electrochemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

【課題】ファインピッチで形成した配線パターン層の表面を粗化する粗化処理によるエッチング代を小さく且つ均一にすることができる配線基板の製造方法を提供する。
【解決手段】樹脂絶縁層16,17の表面に無電解銅メッキによる銅薄膜層20,21を形成する工程と、銅薄膜層20,21の上に所定パターンのメッキレジスト22a,22b,23a,23bを形成する工程と、これらの隙間24,25などに電解銅メッキによる配線パターン層28,28a,29,29aを形成する工程と、メッキレジスト22a,22b,23a,23bおよびその直下の銅薄膜層20,21を除去する工程と、配線パターン層28,29などの表面を1μm以下の厚みでエッチングする工程と、樹脂絶縁層16,17およびエッチング後の配線パターン層28,29などの上方に新たな樹脂絶縁層30,31を形成する工程と、を含む、配線基板Kの製造方法。
【選択図】 図11

Description

本発明は、配線パターン層(ビルドアップ配線層)をファインピッチで容易に形成することが可能な配線基板の製造方法に関する。
近年、高性能化および信号処理速度の高速度化の趨勢に応じて、配線基板の小型化および配線パターン層のファインピッチ化の要請が高まっている。
例えば、1本の配線パターン層および隣接する配線パターン層間の樹脂絶縁層は、一般に断面の縦×横:25μm×25μmが実用的な限界であったが、これらをそれぞれ20μm以下にすることが求められている。
かかる要請に応じるためには、配線パターン層を形状および寸法精度良く形成するだけでなく、その表面を粗化するための粗化処理によるエッチング代を小さく且つ均一にすることが必要となる。
しかしながら、これまでのところ、銅メッキにて形成された配線パターン層の表面を粗化するための粗化処理によるエッチング代を、例えば平均で約1μm以下に抑える技術は、何ら開示されていなかった。即ち、これまでの粗化処理は、樹脂絶縁層との密着性を得るため、配線パターン層の表面を粗化処理により数μm程度の深さで連続する凹凸面にしていた(例えば、特許文献1参照)。
これにより、上記密着性は確保できていたが、配線パターン層をより一層ファインピッチ化する上では、かかる粗化処理は、困難となっていた。
特開2003−258430号公報(第1〜12頁)
本発明は、前述した背景技術における問題点を解決し、ファインピッチで形成した配線パターン層の表面を粗化する粗化処理によるエッチング代を小さく且つ均一にすることができる配線基板の製造方法を提供する、ことを課題とする。
課題を解決するための手段および発明の効果
本発明は、上記課題を解決するため、粗化処理に用いるエッチング液の使用条件などを特定すると共に、配線パターン層を形成している銅メッキの結晶粒を浅く腐食し且つそれらの結晶粒界付近を深く腐食させる、ことに着想して成されたものである。
即ち、本発明の配線基板の製造方法(請求項1)は、樹脂絶縁層の表面に無電解銅メッキによる銅薄膜層を形成する工程と、かかる銅薄膜層の上に所定パターンのメッキレジストを形成する工程と、かかるメッキレジストの隙間に電解銅メッキによる配線パターン層を形成する工程と、上記メッキレジストおよびその直下の銅薄膜層を除去する工程と、上記配線パターン層の表面を1μm以下の厚みでエッチングする工程と、上記樹脂絶縁層およびエッチング後の配線パターン層の上方に新たな樹脂絶縁層を形成する工程と、を含む、ことを特徴とする。
これによれば、配線パターン層の表面は、上記エッチングにより1μm以下の厚みで除去されるため、かかるエッチング後の配線パターン層の形状精度および寸法精度が高まると共に、隣接する配線パターン層との隙間も狭小にできるため、かかる隙間に新たな樹脂絶縁層を狭小にして形成することができる。従って、ファインピッチな配線パターン層を有する配線基板を容易且つ確実に製造することが可能となる。尚、前記メッキレジストは、無機フィラを30〜50wt%含む絶縁フィルムを公知のフォトリソグラフィ技術により所定パターンにパターンニングしたものである。
また、本発明には、前記配線パターン層の表面をエッチングする工程は、その電解銅メッキの結晶粒界付近を除いて1μm以下の厚みでエッチングし、且つその電解銅メッキの結晶粒界付近を1μmよりも厚くエッチングするものである、配線基板の製造方法(請求項2)も含まれる。
これによれば、銅メッキ中の不純物が凝集する結晶粒界付近は、1μmよりも深くクラック状にしてエッチングされるが、これらに囲まれた電解銅メッキの結晶粒の表面は、1μm以下の厚みで除去されるため、前記配線パターン層の形状精度および寸法精度を確実に保つことができる。
更に、本発明には、前記メッキレジストにおける1つの狭小なメッキレジストの幅は、20μm未満であり、前記エッチング後の前記配線パターン層における1つの狭小な配線の幅は、20μm未満である、配線基板の製造方法(請求項3)も含まれる。これによれば、ファインピッチな配線パターン層を有する配線基板を確実に提供することが可能となる。
以下において、本発明を実施するための最良の形態について説明する。
図1は、厚さ約0.7mmのビスマレイミドトリアジン(BT)樹脂からなるコア基板1の断面を示し、その表面2および裏面3には、厚さ約70μmの銅箔4a,5aが個別に被覆されている。かかる銅箔4a,5aの上に図示しない感光・絶縁性のドライフィルムを形成し、所定パターンの露光および現像を施した後、得られたエッチングレジストを剥離液で除去する(公知のサブトラクティブ法)。
尚、コア基板1を複数有する多数個取りのパネルを用い、各コア基板1に対して同様な工程を行っても良い(以下の各工程についても同じ)。
その結果、図2に示すように、銅箔4a,5aは、上記パターンに倣った配線層4,5となる。
次に、図3に示すように、コア基板1の表面2および配線層4の上方と、コア基板1の裏面3および配線層5の上方(図示で下方)とに、無機フィラを含むエポキシ樹脂からなる絶縁性フィルムを個別に被覆して、樹脂絶縁層12,13を形成する。かかる樹脂絶縁層12,13は、約40μmの厚みで、且つほぼ球形であるSiOからなる無機フィラを30〜50wt%含有している。尚、上記無機フィラの平均粒径は、1.0μm以上で且つ10.0μm以下である。
次いで、樹脂絶縁層12,13の表面における所定の位置に対し、その厚み方向に沿って図示しないレーザ(本実施形態では、炭酸ガスレーザ)を照射する。その結果、図4に示すように、上記樹脂絶縁層12,13を貫通し且つ底面に配線層4,5が露出するほぼ円錐形状のビアホール12a,13aが形成される。
更に、図4に示すように、コア基板1および樹脂絶縁層12,13の所定の位置にドリルによる孔明けを行って、内径が約200μmのスルーホール6を形成する。次に、ビアホール12a,13aを含む樹脂絶縁層12,13の表面全体とスルーホール6の内壁面とに、Pdなどを含むメッキ触媒を塗布した後、その上に無電解銅メッキおよび電解銅メッキを施す。
その結果、図5に示すように、樹脂絶縁層12,13の表面全体に銅メッキ膜8a,8bが形成され、スルーホール6には厚みが約40μmでほぼ円筒形のスルーホール導体7が形成される。同時に、ビアホール12a,13a内には、追加の銅メッキを施すことで、フィルドビア導体14,15が形成される。
次いで、図5に示すように、スルーホール導体7の内側に前記同様の無機フィラを含む充填樹脂9を充填する。尚、充填樹脂9は、金属粉末を含む導電性または非導電性の樹脂としても良い。
更に、図6に示すように、銅メッキ膜8a,8bの上面および充填樹脂9の両端面に電解銅メッキによる銅メッキ膜10b,11bを形成し、同時に充填樹脂9の両端面を蓋メッキ10a,11aする。尚、銅メッキ膜8a,10bと銅メッキ膜8b,11bとの厚みは、それぞれ約15μmである。
次に、銅メッキ膜8a,10bと銅メッキ膜8b,11bとの上方に、図示しない感光・絶縁性のドライフィルムを形成し、且つ所定パターンの露光および現像を施した後、得られたエッチングレジストとその直下に位置する銅メッキ膜8a,10b,8b,11bとを公知の剥離液によって除去する。
その結果、図7に示すように、樹脂絶縁層12,13の表面には、上記パターンに倣った配線層10,11が形成される。
次いで、図8に示すように、上記樹脂絶縁層12および配線層10の上方と、上記樹脂絶縁層13および配線層11の上方(図示で下方)とに、前記同様の絶縁性フィルムを個別に被覆して、樹脂絶縁層16,17を形成する。
更に、上記樹脂絶縁層16,17の表面における所定の位置に対し、その厚み方向に沿って前記同様のレーザ(図示せず)を照射することにより、図8に示すように、樹脂絶縁層16,17を貫通し且つ底面に上記配線層10,11が露出するほぼ円錐形状のビアホール18,19を形成する。
上記ビアホール18,19の内面を含む樹脂絶縁層16,17の表面全体に、予め前記同様のメッキ触媒を塗布した後、無電解銅メッキを施して、図8中の破線で示すように、厚みが約0.5μmの銅薄膜層20,21を形成する。
次に、図9に示すように、銅薄膜層20,21の表面全体に、厚みが約25μmのエポキシ系樹脂からなる感光・絶縁性の絶縁フィルム(ドライフィルム)22,23を被覆する。かかる絶縁フィルム22,23に対して、所定パターンの露光および現像を施した後、露光部分または非露光部分を剥離液により除去する。
その結果、図10に示すように、銅薄膜層20,21の表面に上記パターンに倣ったメッキレジスト22a,22b,23a,23bが形成される。このうち断面が縦長の長方形である狭小のメッキレジスト22b,23bの幅は、20μm未満(本実施形態では18μm)であり、上記レジスト22b,23b同士の間またはこれらと上記レジスト22a,23aとの隙間24a,25aの幅も20μm未満(本実施形態では18μm)である。
同時に、ビアホール18,19上方の左右に隣接している銅薄膜層20,21の表面には、幅広の隙間24,25が形成される。
次いで、隙間24,25および隙間24a,25aの底面やビアホール18,19内に位置する銅薄膜層20,21に対し、電解銅メッキを施す。
その結果、図11に示すように、ビアホール18,19内にはフィルドビア導体26,27が個別に形成され、隙間24,25にはビア導体26,27と一体の配線パターン層(ビルドアップ配線)28,29が個別に形成される。同時に、各隙間24a,25aには、断面が縦長の長方形で幅:20μm未満(本実施形態では18μm)×縦:約25μmの狭小な配線28a,29aが個別に形成される。
更に、図12で例示するように、メッキレジスト22a,22b(23a,23b)とその直下に位置する銅薄膜層20(21)とを、剥離液などにより除去する。
次に、図13,15で例示するように、配線パターン層28(29)および複数の狭小な配線28a,28a(29a,29a)の表面をエッチングして粗化する。かかるエッチングは、HCOOHおよびCuClを主成分とする腐食液を、例えばエッチング浴中への浸漬法またはスプレー法により上記配線層28(29)などの表面に接触させて行われる。
その結果、図14に示すように、配線パターン層28(29)は、その表面全体が約1μm以下の厚みtで除去され且つその底面に深さ約2〜3μmの微細なクラックcが所々に形成される。かかるクラックcは、配線パターン層28(29)を形成している銅メッキの結晶粒界の付近に沿って形成される。即ち、上記腐食液は、電解銅メッキの多数の結晶粒を僅かに腐食する一方、不純物が比較的多く凝集している結晶粒界付近を強く腐食する。
同時に、図16に示すように、複数の狭小な配線28a,28aも、上記と同様にエッチングされ、それらの表面全体が約1μm以下の厚みtで除去され且つその底面に深さ約2〜3μmの微細なクラックcが所々に形成される。図示のように、隣接する配線28a,28a間には、これらと同様な断面形状および寸法の間隙sが形成される。
以上のように、配線パターン層28(29)とこれに含まれる複数の狭小な配線28a,28a(29a,29a)とは、セミアディティブ法により精度良く形成されると共に、それらの表面のほとんどは約1μm以下の極く薄い厚みでエッチングにより除去されるため、ファインピッチにして形成することができる。
尚、図17に示すように、コア基板1の裏面3側の樹脂絶縁層17の表面にも、上記と同様な幅広な配線パターン層29および複数の狭小な配線29aがファインピッチにして形成される。
更に、図17に示すように、前記配線パターン層28,28aが形成された樹脂絶縁層16の表面上に前記同様の樹脂絶縁層(新たな樹脂絶縁層)30を、前記配線パターン層29,29aが形成された樹脂絶縁層17の表面上に前記同様の樹脂絶縁層(新たな樹脂絶縁層)31をそれぞれ形成し、且つ前記同様にビアホール(図示せず)を所定の位置に形成した後、それらの表面を粗化する。
次に、図17に示すように、樹脂絶縁層30,31の表面と上記ビアホール内とに前記同様の銅薄膜層をそれぞれ形成し、これらの上に前記同様の絶縁フィルムを個別に形成する。かかる絶縁フィルムに対し、前記同様の露光および現像を施して所定パターンのメッキレジストを形成すると共に、かかるメッキレジスト間に位置する銅薄膜層に対し前記同様の電解銅メッキを施す。
その結果、図17に示すように、樹脂絶縁層30,31の表面には、前記同様のファインピッチにして位置する配線パターン層34,34a,35,35aが形成され、これらにも複数の狭小な配線34a,35aが含まれている。
同時に、前記ビアホール内には、配線パターン層28,34間や配線パターン層29,35間を接続するフィルドビア導体(図示せず)が形成される。これらによって、図17に示すように、コア基板1の表面2と裏面3との上方にビルトアップ層BU1,BU2が形成される。尚、前記メッキレジストおよびその直下の銅薄膜層は、前記同様にして剥離される。
更に、図17に示すように、配線パターン層34,34aが形成された樹脂絶縁層30の表面上に前記同様の樹脂で厚みが約25μmのソルダーレジスト層(絶縁層)32を形成し、前記配線パターン層35,35aが形成された樹脂絶縁層31の表面上に上記同様のソルダーレジスト層(絶縁層)33を形成する。
ソルダーレジスト層32,33の所定の位置にレーザなどにより配線パターン層34,35に達する孔明け加工を行い、図17に示すように、第1主面32aに開口するランド36または第2主面33aに開口する開口部39を形成する。
ランド36上には、第1主面32aよりも高く突出するハンダバンプ38を形成し、それらの上方にハンダを介して図示しないICチップなどの電子部品の実装を可能とする。尚、ハンダバンプ38は、例えばSn−Cu、Sn−Ag、またはSn−Zn系などの低融点合金から形成される。
そして、図17に示すように、配線パターン層35から延び且つ開口部33bの底面に位置する配線37の表面に図示しないNiメッキおよびAuメッキを施し、図示しないマザーボードなどのプリント基板と接続する接続端子とする。
以上の各工程を経ることで、図17に示すように、コア基板1の表面2と裏面3との上方にファインピッチにして配線した配線パターン層28,28a,34,34aを含むビルドアップ層BU1や配線パターン層29,29a,35,35aを含むビルドアップ層BU2を有する配線基板Kを得ることができる。
尚、配線基板Kは、コア基板1の表面2の上方にのみビルドアップ層BU1を設けた形態としても良い。かかる形態では、裏面3側には、配線層11およびソルダーレジスト層33のみが形成される。
以上のような本発明の配線基板Kの製造方法によれば、セミアディティブ法により形成する狭小なメッキレジスト22bなどの幅を20μm未満とし、隣接するメッキレジスト22b,22b間などの隙間24aなどに幅20μm未満の狭小な配線28aなどを確実に形成できると共に、隣接する配線28a,28aなどを20μm未満のファインピッチにして配線することができる。しかも、配線パターン層28,28aなどは、殆んどの表面を1μm以下の厚みでエッチングされるため、その断面形状および寸法精度を保つことができる。更に、配線パターン層28a,28a間などの間隙sも上記同様の断面に形成できるため、それらの上に形成される新たな樹脂絶縁層30なども精緻に形成することができる。
本発明は、以上において説明した形態に限定されるものではない。
前記製造方法の各工程は、製品単位であるコア基板1を複数個有する多数個取り用の大版パネルにより行っても良い。
また、コア基板は、前記BT樹脂に限らず、エポキシ樹脂、ポリイミド樹脂などを用いても良く、連続気孔を有するPTFEなど3次元網目構造のフッ素系樹脂にガラス繊維などを含有させた複合材料などを用いることも可能である。
あるいは、前記コア基板の材質をセラミックとしても良い。かかるセラミックには、アルミナ、珪酸、ガラスセラミック、窒化アルミニウムなどが含まれ、更には約1000℃以下の比較的低温で焼成が可能な低温焼成基板を用いることもできる。更には、銅合金やFe−42wt%Ni合金などからなるメタルコア基板を用い且つのその全表面を絶縁材で被覆したものを用いても良い。
また、コア基板のないコアレス基板の形態としても良く、かかる形態では、例えば前記樹脂絶縁層12,13が本発明の絶縁基板となる。
更に、前記配線層10などの材質は、前記Cu(銅)の他、Ag、Ni、Ni−Au系などにしても良く、あるいは金属のメッキ層を用いず、導電性樹脂を塗布するなどの方法により形成しても良い。
また、前記樹脂絶縁層16,17などは、前記無機フィラを含有していれば、前記エポキシ樹脂を主成分とするもののほか、同様の耐熱性、パターン成形性などを有するポリイミド樹脂、BT樹脂、PPE樹脂、あるいは、連続気孔を有するPTFEなど3次元網目構造のフッ素系樹脂にエポキシ樹脂などの樹脂を含浸させた樹脂−樹脂系の複合材料などを用いることもできる。
更に、ビア導体は、前記フィルドビア導体26などでなく、内部が完全に導体で埋まってない逆円錐形状のコンフォーマルビア導体とすることもできる。あるいは、各ビア導体の軸心をずらしつつ積み重ねるスタッガードの形態でも良いし、途中で平面方向に延びる配線層が介在する形態としても良い。
本発明による配線基板の製造方法の1工程を示す概略断面図。 図1に続く製造工程を示す概略断面図。 図2に続く製造工程を示す概略断面図。 図3に続く製造工程を示す概略断面図。 図4に続く製造工程を示す概略断面図。 図5に続く製造工程を示す概略断面図。 図6に続く製造工程を示す概略断面図。 図7に続く製造工程を示す概略断面図。 図8に続く製造工程を示す概略断面図。 図9に続く製造工程を示す概略断面図。 図10に続く製造工程を示す概略断面図。 図11に続く製造工程を示す概略断面図。 図12の部分拡大断面図。 図13に続くエッチング工程を示す概略断面図。 図12の異なる部分拡大断面図。 図15に続くエッチング工程を示す概略断面図。 図14,16に続く製造工程および得られた配線基板を示す概略断面図。
符号の説明
16,17…………………………樹脂絶縁層
20,21…………………………銅薄膜層
22a,22b,23a,23b…メッキレジスト
22b,23b……………………狭小なメッキレジスト
24,24a………………………メッキレジストの隙間
28,28a,29,29a………配線パターン層
28a,29a……………………狭小な配線
30,31…………………………樹脂絶縁層(新たな樹脂絶縁層)
K……………………………………配線基板

Claims (3)

  1. 樹脂絶縁層の表面に無電解銅メッキによる銅薄膜層を形成する工程と、
    上記銅薄膜層の上に所定パターンのメッキレジストを形成する工程と、
    上記メッキレジストの隙間に電解銅メッキによる配線パターン層を形成する工程と、
    上記メッキレジストおよびその直下の銅薄膜層を除去する工程と、
    上記配線パターン層の表面を1μm以下の厚みでエッチングする工程と、
    上記樹脂絶縁層およびエッチング後の配線パターン層の上方に新たな樹脂絶縁層を形成する工程と、を含む、
    ことを特徴とする配線基板の製造方法。
  2. 前記配線パターン層の表面をエッチングする工程は、その電解銅メッキの結晶粒界付近を除いて1μm以下の厚みでエッチングし、且つその電解銅メッキの結晶粒界付近を1μmよりも厚くエッチングするものである、
    ことを特徴とする請求項1に記載の配線基板の製造方法。
  3. 前記メッキレジストにおける1つの狭小なメッキレジストの幅は、20μm未満であり、前記エッチング後の前記配線パターン層における1つの狭小な配線の幅は、20μm未満である、
    ことを特徴とする請求項1または2に記載の配線基板の製造方法。
JP2003388498A 2003-11-18 2003-11-18 配線基板の製造方法 Pending JP2005150554A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003388498A JP2005150554A (ja) 2003-11-18 2003-11-18 配線基板の製造方法
US10/989,411 US20050102830A1 (en) 2003-11-18 2004-11-17 Process for manufacturing a wiring substrate
CNB2004100947987A CN100525590C (zh) 2003-11-18 2004-11-18 一种布线基板制造方法
TW093135344A TWI299971B (en) 2003-11-18 2004-11-18 Process for manufacturing a wiring substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003388498A JP2005150554A (ja) 2003-11-18 2003-11-18 配線基板の製造方法

Publications (1)

Publication Number Publication Date
JP2005150554A true JP2005150554A (ja) 2005-06-09

Family

ID=34567484

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003388498A Pending JP2005150554A (ja) 2003-11-18 2003-11-18 配線基板の製造方法

Country Status (4)

Country Link
US (1) US20050102830A1 (ja)
JP (1) JP2005150554A (ja)
CN (1) CN100525590C (ja)
TW (1) TWI299971B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100797719B1 (ko) * 2006-05-10 2008-01-23 삼성전기주식회사 빌드업 인쇄회로기판의 제조공정
US20140027163A1 (en) * 2012-07-30 2014-01-30 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
US9368439B2 (en) * 2012-11-05 2016-06-14 Nvidia Corporation Substrate build up layer to achieve both finer design rule and better package coplanarity

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2923524B2 (ja) * 1995-08-01 1999-07-26 メック株式会社 銅および銅合金のマイクロエッチング剤並びにマイクロエッチング方法
US6506314B1 (en) * 2000-07-27 2003-01-14 Atotech Deutschland Gmbh Adhesion of polymeric materials to metal surfaces
JP4048019B2 (ja) * 2000-08-31 2008-02-13 富士通株式会社 多層配線基板及びその製造方法

Also Published As

Publication number Publication date
CN1620231A (zh) 2005-05-25
TWI299971B (en) 2008-08-11
CN100525590C (zh) 2009-08-05
TW200522834A (en) 2005-07-01
US20050102830A1 (en) 2005-05-19

Similar Documents

Publication Publication Date Title
US6268016B1 (en) Manufacturing computer systems with fine line circuitized substrates
US7595454B2 (en) Method of making a circuitized substrate with enhanced circuitry and electrical assembly utilizing said substrate
US5243142A (en) Printed wiring board and process for producing the same
KR100688864B1 (ko) 인쇄회로기판, 플립칩 볼 그리드 어레이 기판 및 그 제조방법
US8499441B2 (en) Method of manufacturing a printed circuit board
KR100990546B1 (ko) 비아 단부에 매립된 도금패턴을 갖는 인쇄회로기판 및 이의제조방법
US20060255009A1 (en) Plating method for circuitized substrates
JP2009283739A (ja) 配線基板および配線基板の製造方法
JP2000232269A (ja) プリント配線板およびプリント配線板の製造方法
JP2005150553A (ja) 配線基板およびその製造方法
KR101019150B1 (ko) 비아-온-패드 구조를 갖는 인쇄회로기판 제조방법
US7910156B2 (en) Method of making circuitized substrate with selected conductors having solder thereon
JP4452065B2 (ja) 配線基板の製造方法
KR100772432B1 (ko) 인쇄 회로 기판 제조 방법
KR100722625B1 (ko) 미소 홀랜드를 갖는 비아홀 및 그 형성 방법
TWI450656B (zh) 電路板及其製作方法
JP7234049B2 (ja) プリント配線基板
JP5432800B2 (ja) 配線基板の製造方法
JP2005150552A (ja) 配線基板の製造方法
JP2005150554A (ja) 配線基板の製造方法
KR100754061B1 (ko) 인쇄회로기판의 제조방법
JP2003209359A (ja) コア基板およびその製造方法
JP2008124124A (ja) コア基板の製造方法及び配線基板の製造方法
KR100576652B1 (ko) 양면 배선기판의 제조방법
JP2005136282A (ja) 多層配線基板及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060407

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070918

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071115

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080108