CN1731575A - 半导体器件及其制造方法 - Google Patents

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Abstract

提出了一种突出地减小用作空隙的迁移路径的边界数目的半导体器件，因此能有效地抑制SIV故障和提高可靠性。在具有较宽宽度的第二铜互连110和第二铜互连126的顶表面上铜晶粒尺寸多达几十微米。因为第二铜互连110和第二铜互连126的每一个具有0.3μm至几十微米的线宽，因此在第二铜互连110和第二铜互连126的顶表面上仅仅出现少许边界。可以用作空隙迁移路径的边界的显著减小，使之可以抑制空隙在通孔113以及第二铜互连110和第二铜互连126每一个之间的界面处凝聚和结合，以及由此抑制形成大空隙。因此这使之可以有效地抑制SIV的产生。鉴于增加的EM电阻，较窄宽度的第一铜互连111和第一铜互连127具有主要由Cu(111)构成的表面取向，以及鉴于增加的SIV电阻，较宽宽度的第二铜互连110和第二铜互连126具有主要由Cu(200)构成的表面取向。

Description

半导体器件及其制造方法
本申请基于日本专利申请号2004-229779，在此将其内容引入作为参考。
技术领域
本发明涉及应用有铜互连的半导体器件及其制造方法。
背景技术
为了响应器件的更快操作的需要，在半导体器件中广泛地使用Cu互连。在先前的专利(日本特许-公开专利公开号2001-68475以及美国专利号6291885)中描述了具有多层铜互连结构的示例性半导体器件。
图10A示出了常规Cu互连的结构，以及图10B示出了该结构中的Cu互连的示例性表面取向。图10A和10B示意地示出了铜互连结构的剖面图。为了便于说明修改了此处的高宽比，延长横向。如图10A所示，在硅衬底11上顺序地形成刻蚀停止膜12和互连-隔离层间绝缘膜13。部分刻蚀停止膜12和互连-隔离层间绝缘膜13被除去，在去除的位置形成防止Cu扩散的阻挡金属15，以及在阻挡金属15上形成Cu互连16。注意未图示示出Cu互连16上的穿通孔层、连续地形成在穿通孔层上的Cu互连层以及设置在Cu互连下面的接触孔层。
参考图11A至11E，将描述制造常规单个金属镶嵌Cu互连结构的示例性工序。
首先，在硅衬底11上形成用于形成互连沟槽的刻蚀停止膜12，典型地由SiN、SiC或SiCN构成。接下来，在刻蚀停止膜12上形成互连-隔离层间绝缘膜13。在某些情况下，低k膜用于互连-隔离层间绝缘膜13，可以在其上进一步形成由SiN或SiO2构成的硬掩模。接下来，利用光刻技术和刻蚀技术(图11A)，在互连-隔离层间绝缘膜13中形成互连沟槽14。
接下来，典型地通过使用PVD技术，在互连沟槽14中形成典型地由Ta/TaN构成的阻挡金属膜14，以及形成Cu膜。接下来，使用电镀技术电镀Cu，以由此用Cu填充互连沟槽，然后在150℃以上的温度下退火电镀膜，用于晶粒生长。接下来，典型地通过使用CMP技术形成Cu互连16(图11B)。
接下来，典型地通过使用CVD技术在Cu互连16上形成防止Cu扩散的阻挡膜17，典型地由SiN、SiC、SiCN等构成。然后形成通孔-隔离层间绝缘膜18。在形成通孔-隔离层间绝缘膜18之后，通过光刻技术和刻蚀技术在其中形成通孔19(图11C)。
接下来，通过PVD技术，在通孔19中形成典型地由Ta/TaN构成的阻挡金属膜22，然后形成Cu膜。接下来，通过Cu电镀用铜填充沟槽，电镀膜被退火，然后经受CMP，以由此形成通孔21(图11D)。
图11A至11B所示的工序重复导致形成第三铜互连层，以由此形成具有一个镶嵌结构的Cu互连(图11E)。
发明内容
但是常规铜互连结构可能增加已要求被抑制的所谓应力-感应空隙(下面，省写为SIV)现象。SIV是形成大空隙的现象，特别在铜互连和其顶部上连接的通孔栓塞之间的界面附近更有可能发生。SIV的产生不希望地导致接触故障或增加互连电阻，以及显著地降低半导体器件的可靠性。
为了抑制SIV的发生，本发明人彻底的研究了SIV产生的机理，得到下面的推断。在铜互连中产生的空隙可以沿边界迁移。因此根据应力分布图，施加到铜互连的任意应力可以引起空隙的迁移朝铜互连中的特定区域的方向。在铜互连结构中，空隙由此在铜互连和连接到其顶部的通孔栓塞之间的界面附近集中并结合，以由此形成大的空隙。这些是SIV产生的推想机理。
由本发明人的研究揭示在常规铜中Cu(111)取向的Cu晶粒是富有的。具有该表面取向的晶粒在尺寸上相对较小，因此在铜互连的顶表面上具有较大数目的边界。这些允许空隙沿边界迁移，以到达互连和通孔栓塞之间的界面，导致SIV。因此本发明人设想通过增加晶粒尺寸和减少边界抑制SIV，以由此抑制空隙的浓度和结合。下面将说明本发明的结构。
根据本发明，提供一种半导体器件，包括，半导体衬底；设置在半导体衬底上的绝缘膜；以及设置在绝缘膜中的相同水平面上的多个铜互连；其中铜互连包括具有较窄宽度的第一铜互连；以及具有较宽宽度的第二铜互连；第一铜互连具有主要由铜的(111)面构成的顶表面，以及第二铜互连具有主要由铜的(200)面构成的顶表面。
在本发明中，第二铜互连的顶表面由铜的(200)面配置，露出大的晶粒因此具有较小数目的边界(晶粒边界)。在其顶表面具有(200)面的铜晶粒典型地具有约达几十微米的晶粒尺寸。这些意味着在线宽的方向几乎不会发现边界，因为铜互连的宽度通常仅仅0.1μm至几十微米左右的宽度。从上可知，本发明在突出地减小可以用作空隙的迁移路径的晶粒边界方面是成功的，因此可以有效地抑制SIV的产生。本发明也可以有效地抑制电迁移，因为第一铜互连的顶表面由具有大密度的铜的(111)面配置。
根据本发明，提供一种制造半导体器件的方法，包括：获得半导体衬底，以及在其上形成绝缘膜；有选择地除去绝缘膜，以便形成具有较窄宽度的第一互连沟槽，以及具有较宽宽度的第二互连沟槽；在不施加衬底偏压的氮气氛中，通过使用Ta靶的溅射工艺，在第一互连沟槽的内壁形成Ta膜，以及在第二互连沟槽的内壁上形成TaN膜；通过电镀工序形成铜膜，以便填充第一互连沟槽和第二互连沟槽；以及退火铜膜，以及除去在互连沟槽外部形成的部分铜膜，以由此在第一互连沟槽中形成第一铜互连，以及在第二互连沟槽中形成第二铜互连。
根据本发明，通过在不施加衬底偏压的氮气氛中，通过溅射工艺形成薄膜，可以在一个工序中，在第一互连沟槽的内壁上形成Ta膜以及在第二互连沟槽的内壁上形成TaN膜。Ta膜很可能具有在其上生长的(111)面的铜，以及TaN膜很可能具有在其上生长的(200)面的铜。这使之可以稳定地获得上述的铜互连结构。换句话说，可以稳定地形成其中窄宽度的互连沟槽设置(111)-定向的铜膜以及宽宽度的互连沟槽设置(200)-定向的铜膜的结构。
在本发明中，(111)-定向的铜意味着铜在其顶表面上具有(111)的表面取向，以及(200)-定向的铜意味着铜在其顶表面上具有(200)的表面取向。
根据本发明，再提供一种制造半导体器件的方法，包括：获得半导体衬底，以及在其上形成绝缘膜；有选择地除去绝缘膜，以便形成具有较窄宽度的第一互连沟槽，以及具有较宽宽度的第二互连沟槽；通过电镀步骤，在绝缘膜的顶表面的整个区域上形成电镀膜；以及退火该电镀膜，以及除去在互连沟槽外部形成的部分电镀膜，由此在第一互连沟槽中形成第一铜互连，以及在第二互连沟槽中形成第二铜互连，其中在电镀步骤中，以较慢的薄膜形成速率在第一互连沟槽中填充第一铜膜，然后以较快的薄膜形成速率在第二互连沟槽中填充第二铜膜。
根据本发明，通过以较慢的薄膜形成速率用第一铜膜填充第一互连沟槽，然后通过以较快的薄膜形成速率用第二铜膜填充第二互连沟槽，在连续的工序中，可以在第一互连沟槽中形成(111)面的铜，以及在第二互连沟槽中形成(200)面的铜。这使之可以稳定地获得上述铜互连结构。换句话说，可以稳定地形成其中窄宽度的互连沟槽设置(111)-定向的铜膜以及宽宽度的互连沟槽设置(200)-定向的铜膜的结构。
根据本发明，可以突出地减小可以用作空隙的迁移路径的晶粒边界，以有效地抑制SIV故障的产生，以及提供高度可靠的半导体器件。
附图说明
从下面结合附图的详细说明将使本发明的上述及其他目的、优点和特点更明显，其中：
图1A和1B示意地示出了实施例的半导体器件结构的剖面图；
图2A至2C示意地示出了实施例的制造半导体器件的工序步骤的剖面图；
图3A至3D示意地示出了实施例的制造半导体器件的工序步骤的剖面图；
图4A至4C示意地示出了实施例的制造半导体器件的工序步骤的剖面图；
图5A至5C示意地示出了实施例的制造半导体器件的工序步骤的剖面图；
图6A至6C示意地示出了实施例的制造半导体器件的工序步骤的剖面图；
图7A至7D示意地示出了实施例的制造半导体器件的工序步骤的剖面图；
图8示出了实施例的半导体器件结构的示图；
图9示出了实施例的半导体器件结构的示图；
图10A和10B示意地示出了根据现有技术的半导体器件结构的剖面图；以及
图11A至11E示意地示出根据现有技术制造半导体器件的工序步骤的剖面图。
具体实施方式
现在将参考说明性实施例描述发明。所属领域的技术人员将认识到使用本发明的教导可以完成许多选择性的实施例，以及本发明不局限于用于解释性目的而说明的实施例。
以下段落将参考附图描述本发明的实施例。在所有图中，任意相似的元件将给于相似的参考标记，为方便起见，省略说明。也应当注意下面的实施例的上下文中的表面取向定义为铜互连的顶表面的表面取向。再注意尽管在下面实施例图示了每个层间绝缘膜仅仅两个铜互连，但是实际上设置大量的铜互连。
第一实施例
图1A是说明本实施例的半导体器件100的结构的剖面图，以及图1B是说明半导体器件100的铜互连的表面取向的剖面图。
如图1A所示，半导体器件100具有单个镶嵌结构，其中在半导体衬底102如硅衬底上设置由第一至第三层构成的多层铜互连。通过设置在刻蚀停止膜104上的层间绝缘膜108中的第二互连沟槽103和第一互连沟槽105，配置第一层中的第二铜互连110和第一铜互连111，互连沟槽具有在其中填充的铜膜。防止Cu扩散的阻挡金属107位于层间绝缘膜108和第一铜互连111之间。另一方面，在层间绝缘膜108和第二铜互连110之间有防止Cu扩散的阻挡金属106。第二铜互连110在其顶部具有通孔113，构成在其处连接的第二层的一部分。第三层类似于第一层构成以及配置在第二层上。第三层中的第二铜互连126在其底部上具有在那里连接的通孔113。第二铜互连110和第一铜互连111设置在层间绝缘膜108中的相同水平面上。
刻蚀停止膜104具有终止其上刻蚀互连沟槽的功能，以及典型地由SiN、SiC、SiCN、SiON等构成。
层间绝缘膜108典型地由SiO2膜、或低k材料如SiOF、SiOC和MSQ(甲基倍半硅氧烷)的薄膜构成。
阻挡金属106和阻挡金属120由TaN膜构成，以及分别形成为覆盖第二互连沟槽103的内壁和第二互连沟槽125的内壁。在阻挡金属106和阻挡金属120上分别形成第二铜互连110和第二铜互连126。
本发明将配置具有较小宽度的第一铜互连，在其顶表面上主要具有(111)面的铜，以及配置具有较宽宽度的第二铜互连，在其顶表面上主要具有(200)面的铜。在本实施例中，第二铜互连110和第二铜互连126对应于上述宽宽度的互连，以及第一铜互连111和第一铜互连127对应于上述窄宽度的互连。
第二铜互连110和第二铜互连126满足以下条件。此处假定通孔113的直径为r，第二铜互连110和第二铜互连126的宽度为D，以及第二铜互连110和第二铜互连126的高度为C，其中C/D定义为高宽比：
(i)线宽D是0.3μm或更大；
(ii)3r＜D；以及
(iii)C/D＜0.5。
另一方面，第一铜互连111和第一铜互连127满足以下条件：
(i)线宽小于0.3μm。
第二铜互连110、第一铜互连111、第二铜互连126以及第一铜互连127的各个顶表面的Cu的表面取向可以使用EBSP(电子反散射图形)技术来分析。
阻挡金属107和阻挡金属121由Ta膜配置，以及形成为分别覆盖第一互连沟槽105的内壁和第一互连沟槽129的内壁。在阻挡金属107和阻挡金属121上，形成第一铜互连111和第一铜互连127。
第二铜互连110的顶表面和第二铜互连126的顶表面露出大至几十微米晶粒，而第二铜互连110仅仅具有0.3μm至几十微米小的线宽，表明在线宽的方向上仅仅少许边界。这使之可以抑制SIV故障。SIV故障指通孔和互连之间的导电故障，当通过应力引起的空隙在宽宽度的铜互连(约为通孔直径的三倍)中沿晶粒边界迁移，以在通孔的正下方集中以及彼此结合由此形成大的空隙时典型地发生该SIV故障。因此此处使用具有(200)的表面取向的铜作为具有大晶粒尺寸和较少边界的铜，以便铜互连110的顶表面和第二铜互连126的顶表面主要由Cu(200)面配置。
第一铜互连111的顶表面和第一铜互连127的顶表面主要由Cu(111)面配置，以及构成互连的Cu晶粒的尺寸是0.1μm或更小。此处的面(111)是以原子的闭合封装为特征的表面取向。因此与由Cu(200)面等配置的铜互连相比较第一铜互连111和第一铜互连127具有更大的密度。这使之可以增加电迁移电阻。
以下段落将参考图2A至图6C，描述制造本实施例的半导体器件100的工序步骤。
首先，在半导体衬底102上形成刻蚀停止膜104，以及进一步在其上形成层间绝缘膜108(图2A)。在半导体衬底上制造晶体管的工序步骤的说明被省略。
接下来，使用光刻技术和刻蚀技术，在层间绝缘膜108中形成具有较宽宽度的第二互连沟槽103和具有较小宽度的第一互连沟槽105。
接下来，在层间绝缘膜108上、在第二互连沟槽103的内壁上以及在第一互连沟槽105的内壁上形成阻挡金属106(TaN膜)和阻挡金属107(Ta膜)。在本实施例中，采用溅射作为形成薄膜的方法，以及在氮气气氛中使用Ta靶进行薄膜形成。接下来，形成铜籽晶层(未示出)。在不施加偏压到半导体衬底102的条件下，形成阻挡金属106和阻挡金属107。根据本发明人的发现，没有衬底偏压使氮气几乎没有可能进入具有较窄宽度的第一互连沟槽105，以便在第一互连沟槽105中形成的阻挡金属107主要由Ta膜配置。另一方面，与第一互连沟槽105相比较，氮气很可能进入具有较宽宽度的第二互连沟槽103，以致在第二互连沟槽103中形成的阻挡金属106主要由TaN膜配置(图2C)。由本发明人的研究揭示Ta膜具有允许(111)-定向的铜膜在其上生长的强烈趋势。本发明人也由研究发现，在主要由TaN膜配置的阻挡金属106上，通过电镀工序等形成的铜膜，通过退火可能具有(200)的表面取向。这些被推测是因为TaN膜几乎是非晶的，以致在其上形成的铜膜也变为非结晶的，意味着可以更容易地形成退火之后可能转变为具有(200)的表面取向的铜膜。
接下来，通过电镀，在层间绝缘膜108和阻挡金属106以及阻挡金属107的整个顶表面上电镀铜。在该实施例中，最初在较长持续时间提供小电流的情况下电镀铜，然后在与小电流相反的方向中提供电流的条件下反刻蚀铜膜，然后在较短时间提供强电流的条件下电镀淀积铜。
在本实施例中，提供一安培左右的小电流110秒左右。因此在窄宽度的第一互连沟槽105中填充第一铜膜144。在本工序中宽宽度的第二互连沟槽103具有在其表面部分上形成的铜膜142的薄电镀膜，从不被完全填充(图3A)。接下来，在低电流的相反方向提供达6.32A的电流1.5秒左右，以由此影响反刻蚀。接下来，以与低电流相同的方向提供达30A左右的强电流13秒。这些导致用第二铜膜143完全填充宽宽度的第二互连沟槽103(图3B)。在第一互连沟槽105中，在形成退火之后可能具有(111)的表面取向的第一铜膜144中，以较慢的薄膜形成速率使用低电流进行最初电镀是成功的。在用第二铜膜143填充第二互连沟槽103中，以较快的薄膜形成速率使用强电流继续电镀是成功的。在该工序中，由于其快的薄膜形成速率，第二铜膜143很少会引入杂质。这使之可以在退火之后形成具有增加的晶粒尺寸的铜膜和可能具有(200)的表面取向。低电流供应过程中电流的累积值和强电流供应过程中电流的累积值之间的比较揭示后者是更大的。此处注意电流的累积值意味着电流值和电流供应的持续时间的乘积。
接下来，在150℃以上的温度下退火第二铜膜143，以由此生长晶粒，以及将其顶表面转变为具有表面取向(200)。因此这使得填充第二互连沟槽103的第二铜膜143的顶表面具有达几十微米的巨大晶粒。因此第二铜膜143仅仅具有少许边界。接下来，通过CMP除去在第二互连沟槽103和第一互连沟槽105外部形成的部分铜膜。因此形成第二铜互连110和第一铜互连111(图3C)。因为构成第二铜互连110的顶表面的铜具有达几十微米的巨大晶粒，所以第二铜互连110在线宽的方向上仅仅具有少许边界。
接下来，形成刻蚀停止膜112，以及进一步在其上形成通孔-隔离层间绝缘膜116(图3D)。
接下来，使用光刻技术和刻蚀技术(图4A)在通孔-隔离层间绝缘膜116中形成通孔115。
接下来，在通孔115中形成主要由Ta膜构成的阻挡金属114(图4B)。在该实施例中，采用溅射工艺作为薄膜形成的方法，以及使用Ta靶进行薄膜形成。接下来，形成Cu籽晶层(未示出)。
接下来，通过电镀技术进行Cu电镀，以由此用Cu填充通孔115，该产品被退火，然后进一步经受CMP，以由此形成通孔113(图4C)。退火之后，构成通孔113的铜的顶表面具有主要(111)的表面取向。
接下来，形成刻蚀停止膜118，以及进一步在其上形成层间绝缘膜124(图5A)。
接下来，使用光刻技术和刻蚀技术，在层间绝缘膜124中形成具有较宽宽度的第二互连沟槽125和具有较窄宽度的第一互连沟槽129。
接下来，类似于形成第一层的工序步骤，在层间绝缘膜124上、在第二互连沟槽125的内壁上以及在第一互连沟槽129的内壁上形成阻挡金属120(TaN膜)和阻挡金属121(Ta膜)。此处采用的薄膜形成方法是在氮气气氛中进行的使用Ta靶的溅射工艺。接下来，形成铜籽晶层(未示出)。在不施加偏压到半导体衬底102的条件下，形成阻挡金属120和阻挡金属121，类似于制造第一层的工序(图5C)。类似于第一层的情况，在第二互连沟槽125中形成的、具有较宽宽度的阻挡金属120主要由TaN膜配置。另一方面，在具有较窄宽度的第一互连沟槽129中形成的阻挡金属121主要由Ta膜配置。
接下来，使用类似于制造第一层的工序中使用的电镀技术，形成铜膜147、第二铜膜146和第一铜膜148(图6A)。接下来，在150℃以上的温度下退火第二铜膜146，以由此使晶粒生长，以及使其顶表面出现表面取向(200)。接下来，通过CMP除去在第二互连沟槽125和第一互连沟槽129外部形成的部分铜膜。因此形成比第一铜互连127更宽的第二铜互连126以及比第二铜互连126更窄的第一铜互连127(图6B)。在此第二铜126的上表面由具有达几十微米晶粒尺寸的巨大晶粒构成。第二铜互连的宽度是0.3μm至几十微米。因此第二铜互连126在线宽的方向上仅仅具有少许边界。
接下来，在层间绝缘膜124、第二铜互连126以及第一铜互连127上形成刻蚀停止膜128(图6C)。
这些工序最后产生半导体器件100。
下一段落将描述根据该实施例的半导体器件100的效果和制造半导体器件100的方法。
在该实施例中，在都具有较宽宽度的第二铜互连110和第二铜互连126的顶表面上出现多达几十微米的铜晶粒。因为第二铜互连110和第二铜互连126的每一个具有0.3μm至几十微米的线宽，因此在第二铜互连110和第二铜互连126的顶表面上仅仅出现少许边界。因此这些减少可能用作空隙的迁移路径的边界至突出的程度，以及使之可以抑制空隙在通孔113以及第二铜互连110和第二铜互连126的每一个之间的界面处聚集和结合，以及由此防止产生大的空隙。这些在有效地抑制SIV方面是成功的。
一般，SIV故障被认为是具有较宽宽度的第二铜互连110和第二铜互连126的问题，而除SIV故障之外的电迁移是有较窄宽度的第一铜互连111和第一铜互连127的重要问题。该实施例可以同时解决存在于窄宽度和宽宽度的铜互连中的这些问题。更具体地说，在该实施例中，在宽宽度的互连沟槽中形成具有(200)取向的铜互连，以及在窄宽度互连沟槽中形成具有(111)取向的铜互连。这些使之可以抑制宽宽度的铜互连(第二铜互连110和第二铜互连126)中的SIV故障，以及抑制窄宽度的铜互连(第一铜互连111和第一铜互连127)中的电迁移。
在该实施例中，使用溅射技术作为薄膜形成的方法，使用Ta作为氮气气氛中的靶，在一个工序步骤中，在层间绝缘膜108上和在第二互连103的内壁上形成阻挡金属106(TaN膜)，以及在层间绝缘膜108上和第一互连沟槽105的内壁上形成阻挡金属107(Ta膜)，不施加偏压到半导体衬底。根据本发明人的发现，氮几乎很少会进入较窄宽度的互连沟槽(第一互连沟槽105和第一互连129)，以致在其中更容易形成由Ta构成的阻挡金属107和阻挡金属121。Ta膜更有可能具有在其上生长的(111)-定向的铜膜，因此在退火之后，铜膜具有在其上生长的(111)表面取向。这使之可以抑制第一铜互连111和第一铜互连127中的电迁移。这是因为由具有高密度和(111)取向的铜构成的铜互连显示出高电迁移电阻。另一方面，根据本发明人的其他发现，氮很可能进入较宽的互连沟槽(第二互连沟槽103和第二互连沟槽125)，以致在其中更容易地形成主要由TaN构成的阻挡金属106和阻挡金属120。TaN膜很可能具有在其上生长的(200))-定向的铜膜。因为TaN膜具有接近非晶的晶体结构，按照推测在其上形成的铜膜更可能具有非晶态结构。在退火之后，在TaN膜上形成具有(200)表面取向的铜膜。这使之可以抑制宽宽度的铜互连(第二铜互连110和第二铜互连126)中的SIV故障。这是因为铜晶粒多达几十微米，而线宽仅仅达0.3至几十微米，因此在线宽的方向上仅仅产生少许边界。
该实施例也采用多步骤电镀技术。首先，通过低电流电镀，窄宽度的互连沟槽(第一互连沟槽105和第一互连沟槽129)被第一铜膜144和第一铜膜148完全掩埋，在宽宽度的互连沟槽(第二互连沟槽103和第二互连沟槽125)的表面部分上仅仅形成至较小厚度的铜膜142和铜膜147。在短持续时间的反向刻蚀之后，通过强电流电镀，用第二铜膜143和第二铜膜146完全填充较宽的沟槽。初始采用的低电流电镀使之可以在窄宽度互连沟槽中形成(111)-定向的铜膜。使用强电流电镀，因此在高薄膜形成速率下使杂质几乎没有可能被引入。在此提及的杂质指包含于电镀槽中的水平仪、载流子等中的C(碳)、S(硫)、O(氧)等。该薄膜形成的方法使之可以在宽宽度的互连沟槽中形成(200)定向的铜膜。在形成第二铜膜143和第二铜膜146之后，产品被退火，以及进一步经受CMP，以由此除去在互连沟槽外部形成的部分铜膜。因此制造的半导体器件成功地抑制窄宽度的铜互连(第一铜互连111和第一铜互连127)中的电迁移。也使之可以抑制宽宽度的铜互连(第二铜互连110和第二铜互连126)中的SIV故障。
第二实施例
图7A至7D是说明制造半导体器件100的示例性方法的剖面图。在该实施例中，较宽互连沟槽、较窄互连沟槽、高宽比、通孔直径及较宽互连沟槽的宽度的定义依照第一实施例的定义。
首先，在第一实施例中的图2B所说明的工序步骤之后，在层间绝缘膜108上、在第二互连沟槽103的内壁上以及在第一互连沟槽105的内壁上形成阻挡金属136(Ta膜)。该实施例采用溅射技术作为薄膜形成的方法，使用氮气气氛中的Ta靶。接下来，形成铜的籽晶层(未示出)。接下来，通过电镀技术(图7A)在籽晶层上形成铜膜130和铜膜139。在此用(111)定向的铜膜139完全填充第一互连沟槽105。另一方面，用铜膜130填充较宽的第二互连沟槽103至一半深度左右。现在假定第二互连沟槽103中的铜膜130的厚度为t1。
接下来，通过偏压溅射工艺，在Cu溅射室中形成铜层132。该实施例采用溅射工艺作为薄膜形成的方法，其中在施加偏压到半导体衬底102的同时进行薄膜形成，以便生长的表面被氩离子辐射。因此在铜膜130上形成铜层132。现在假定偏压溅射工艺中铜层132的厚度为t2，那么偏压溅射进行，以便调整t2大于t1。换句话说，形成铜层132，以便保持t2＞t1(图7B)。
接下来，然后在400℃的氩气氛下30分钟退火通过偏置溅射工艺形成的铜层132和铜膜130，用于结晶控制。通过退火，铜层132和铜膜130具有变为(200)的表面取向，以及形成多达数百微米的巨大晶粒。这使之可以形成(200)-定向的单晶铜膜134，具有大的晶粒以及因此具有较少的边界数目。铜膜139在150℃左右的温度下经受退火。退火之后，构成通孔113的铜的顶表面铜主要具有(111)的表面取向(图7C)。
接下来，典型地通过CMP除去在第二互连沟槽103和第一互连沟槽105外部形成的部分铜膜。因此可以形成第二铜互连138和第一铜互连140(图7D)。这里构成第二铜互连138的顶表面的铜具有多达数百微米的巨大晶粒，以致第二铜互连138在线宽的方向上仅仅具有少许边界。
接下来，根据该实施例说明的方法进行参考图3D至6C在第一实施例所说明的工序步骤以外铜互连的形成。因此可以完成半导体器件100。
阻挡金属，在该实施例中解释为由Ta膜形成，可以用任意其他阻挡膜如W膜、Ti膜和Nb膜代替。
以下段落将描述根据该实施例制造半导体器件的方法的效果。
在该实施例中，在400℃左右退火由偏置溅射工艺形成的铜膜130和铜层132。偏压溅射的铜层132和铜膜130具有晶粒尺寸增加的铜，以及具有其变为(200)的表面取向。因此可以形成具有较少边界数目的单晶铜膜。这使之可以减小电阻率以及增加第二铜互连138的电迁移电阻。
类似于第一实施例，该实施例也可以成功地抑制在铜互连和第二铜互连138处的通孔之间的界面处由空隙浓度引起的SIV故障。该实施例在抑制电迁移方面和在窄宽度的第一铜互连140中抑制SIV故障也是成功的。
上面参考附图描述的本发明的实施例仅仅是本发明的例子，允许采用其他各种结构。
例如，尽管上述实施例处理具有单个金属镶嵌结构的半导体器件100，但是本发明可以应用于具有双金属镶嵌结构的半导体器件。
当通过多个步骤上的电镀技术形成铜互连时，在第一实施例中也允许省略在低电流供应和强电流供应步骤之间的反方向中的供应电流的步骤。
[例子]
例子1
使用类似于应用于第一实施例的方法，在较窄的互连沟槽中形成Ta膜以及在较宽的互连沟槽中形成TaN膜。通过低电流电镀在窄宽度的互连沟槽中掩埋铜膜，以及通过强电流电镀在宽宽度的互连沟槽中掩埋铜膜。制造多层铜互连结构，以便包括被制造作为宽宽度互连沟槽的具有10μm的较宽宽度的第二铜互连，以及被制造作为窄宽度互连沟槽的具有0.2μm较窄宽度的第一铜互连。发现第一铜互连的大部分具有(111)-表面取向和(511)-表面取向。通过EBSP技术的证明也揭示第二铜互连的大部分发现具有(200)-表面取向。
图8示出通过FIBSEM在具有10μm宽度的互连沟槽中形成的第二铜互连的结构。图9示出通过EBSP技术由图8中的箭头表示的部分。如图9所示，该实施例的第二铜互连的大部分发现所示的(200)表面取向。
很显然本发明不局限于上述实施例，在不脱离本发明的范围和精神的条件下可以进行修改和改变。

Claims (6)

1.一种半导体器件包括：
半导体衬底；
设置在所述衬底上的绝缘膜；以及
设置在所述绝缘膜中的相同水平面上的多个铜互连；
其中所述的铜互连包括：
具有较窄宽度的第一铜互连；以及
具有较宽宽度的第二铜互连；所述第一铜互连具有主要由铜的(111)表面构成的顶表面，以及所述第二铜互连具有主要由铜的(200)表面构成的顶表面。
2.根据权利要求1的半导体器件，其中所述第一铜互连具有小于0.3μm的线宽，以及所述第二铜互连具有0.3μm或以上的线宽。
3.根据权利要求2的半导体器件，还包括设置为与所述第二铜互连的顶表面连接的通孔栓塞，
满足下面关系：
3r＜D
其中，r表示所述通孔栓塞的直径，以及D表示所述第二铜互连的线宽。
4.根据权利要求1的半导体器件，
满足以下关系：
C/D＜0.5
其中C表示所述第二铜互连的高度，以及D表示所述第二铜互连的线宽。
5.一种制造半导体器件的方法，包括：
获得半导体衬底，以及在其上形成绝缘膜；
有选择地除去所述绝缘膜，以便形成具有较窄宽度的第一互连沟槽，以及具有较宽的宽度的第二互连沟槽；
在不施加衬底偏压的氮气氛中，通过使用Ta靶的溅射工艺，在所述第一互连沟槽的内壁形成Ta膜，以及在所述第二互连沟槽的内壁上形成TaN膜；
通过电镀工序形成铜膜，以便填充所述第一互连沟槽和所述第二互连沟槽；以及
退火所述铜膜，以及除去在所述互连沟槽外部形成的部分所述铜膜，以由此在所述第一互连沟槽中形成第一铜互连，以及在所述第二互连沟槽中形成第二铜互连。
6.一种制造半导体器件的方法，包括：
获得半导体衬底，以及在其上形成绝缘膜；
有选择地除去所述绝缘膜，以便形成具有较窄宽度的第一互连沟槽，以及具有较宽宽度的第二互连沟槽；
通过电镀步骤，在所述绝缘膜的顶表面的整个区域上形成电镀膜；以及
退火所述电镀膜，以及除去在所述互连沟槽外部形成的部分所述电镀膜，以由此在所述第一互连沟槽中形成第一铜互连，以及在所述第二互连沟槽中形成第二铜互连，其中
在所述电镀步骤中，以较慢的薄膜形成速率在所述第一互连沟槽中填充第一铜膜，然后以较快的薄膜形成速率在所述第二互连沟槽中填充第二铜膜。
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