CN1815728A - 半导体器件以及其制造方法 - Google Patents

半导体器件以及其制造方法 Download PDF

Info

Publication number
CN1815728A
CN1815728A CN200610004851.9A CN200610004851A CN1815728A CN 1815728 A CN1815728 A CN 1815728A CN 200610004851 A CN200610004851 A CN 200610004851A CN 1815728 A CN1815728 A CN 1815728A
Authority
CN
China
Prior art keywords
layer
wiring
copper
wiring layer
metal capping
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200610004851.9A
Other languages
English (en)
Other versions
CN100485919C (zh
Inventor
竹胁利至
上野和良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1815728A publication Critical patent/CN1815728A/zh
Application granted granted Critical
Publication of CN100485919C publication Critical patent/CN100485919C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers

Abstract

在一种半导体器件中，在半导体衬底上方设置有绝缘中间层，并且在绝缘中间层中形成有多个第一布线层和多个第二布线层。第一布线层基本上由铜构成，并且以大间距平行排列。第二布线层基本上由铜构成，并且以小间距平行排列。在每个第一布线层上形成有第一金属帽层，并且在每个第二布线层上形成有第二金属帽层。第二金属帽层具有比第一金属帽层的厚度小的厚度。

Description

半导体器件以及其制造方法
技术领域
本发明涉及一种其特征在于具有其上形成的金属帽层的铜布线层的半导体器件，以及制造这种半导体器件的方法。
背景技术
在制作半导体器件的工艺中，在半导体衬底中制作诸如晶体管、电阻器、电容器等半导体元件，然后在半导体衬底上形成多层布线结构。该多层布线结构包括形成在半导体衬底上的局部(local)多层布线部分以及形成在局部多层布线部分上的整体(global)多层布线部分。
局部多层布线部分包括：多个绝缘中间层；多个布线构图层，其中每个布线构图层形成在绝缘中间层之一上；多组通路栓塞，其中每组通路栓塞形成在绝缘中间层之一中，以在两个布线构图层的相对布线构图层之间建立电连接。布线构图层作为电源线、接地线和信号线。
通常，电源线和接地线以给定间距平行排列在绝缘中间层上限定的电源/接地线区域中，并且信号线以给定间距平行排列在相应的绝缘中间层上限定的信号线区域中。电源线和接地线比信号线宽，电源/接地线中的两条相邻的电源/接地线之间的间隔或间距大于信号线中的两条相邻的信号线之间的间隔或间距。
整体多层布线部分以与局部多层布线部分基本上相同的方式构成，但是整体多层布线部分中的电源/接地线和信号线比局部多层布线部分中的宽。
随着半导体器件小型化和集成化的发展，布线构图层变小，由此信号线变窄，由于信号线本身的寄生电阻和信号线中包含的寄生电容而导致了变窄的布线中信号传播的延迟。
为了改善信号传播的延迟，已经提出用铜取代现在用作布线构图层的铝来作为布线构图层。另外，使用铜是有利的，因为与铝布线构图层相比，铜布线构图层表现出优秀的抗电子迁移(EM)特性。
然而，当半导体器件小型化和集成化进一步发展时，铜布线构图层日益变小，从而在铜布线构图层中可能产生不可忽视的电子迁移。另外，作为微细铜布线层特有的问题，将存在应力引发空洞(SIV)的问题，其中由于铜布线层受到的热应力，形成在绝缘中间层中的通路栓塞的根部将产生空洞。也就是，在铜布线层中，需要考虑抗SIV特性。
为了改善铜布线层中的抗电子迁移特性和抗SIV特性，已经提出了用金属帽层覆盖铜布线层的表面，其中金属帽层由CoWP、CoSnP或CoP构成，例如JP-2003-505882-A中公开的。然而，当金属帽层形成在包含在局部多层布线部分中的以最小线宽为特征的微细铜布线层上时，在微细铜布线层上形成金属帽层易于超出，导致微细铜布线层之间发生短路，如以下详述。
发明内容
因此，本发明的一个目的是提供一种半导体器件，构造该半导体器件使其不但可以显著改善抗电子迁移特性和抗SIV特性，而且可以防止微细的铜布线层之间发生短路。
本发明的另一个目的是提供一种制造这种半导体器件的方法。
根据本发明的第一个方面，提供了一种半导体器件，其包括：基本上由铜构成的第一布线层；基本上由铜构成的第二布线层；形成在第一布线层上的第一金属帽层；以及形成在第一布线层上的第二金属帽层。第一金属帽层的厚度比第二金属帽层的厚度厚。
每个第一和第二金属帽层可由选自CoWP合金、CoP合金层、CoWB合金和CoSnP合金组成的组中的一种构成。
该半导体器件可进一步包括多层布线结构。在这种情况下，第一和第二布线层可形成在包括在多层布线结构中的绝缘中间层中。
绝缘中间层可包括：包含氮化钽作为主要成分并且形成在第一布线层和绝缘中间层之间的第一阻挡层；以及包含钽作为主要成分并且形成在第二布线层和绝缘中间层之间的第二阻挡层。第一阻挡层的氮密度大于第二阻挡层的氮密度。
第一布线层可包括多个结晶的铜晶粒，其晶面(200)出现在第一布线层的表面上，并且第一金属帽层可形成在以晶面(200)为特征的第一布线层的表面上。另外，第二布线层可包括多个第二结晶的铜晶粒，其晶面(111)出现在第二布线层的表面上，并且第二帽层可形成在以晶面(111)为特征的第二布线层的表面上。
第一布线层可包括：多个结晶的铜晶粒，其晶面(200)出现在第一布线层的表面上；以及每个都具有多个结晶晶粒的多个结晶的铜区域，其晶面(111)出现在第一布线层的表面上。在这种情况下，在以晶面(111)为特征的每个结晶的铜区域上形成有金属帽区域，金属帽区域形成第一金属帽层的一部分。每个金属帽层的厚度基本上等于第二金属帽层的厚度。
第二布线层可包括多个第二结晶的铜晶粒，其晶面(111)出现在第二布线层的表面上，并且第二帽层可形成在以晶面(111)为特征的第二布线层的表面上。
可在第一布线层上部分地形成第一金属帽层，并且在第一布线层上的剩余区域上可形成铜硅化物层，该剩余区域是没有形成第一金属帽层的区域。在这种情况下，所述第二金属帽层也被形成为铜硅化物层。
根据本发明的第二个方面，提供了一种半导体器件，其包括：多个至少两个第一布线层，其基本由铜构成，并且被排列为以第一间距彼此分隔；多个至少两个第二布线层，其基本由铜组构成，并且被排列为以窄于第一间距的第二间距彼此分隔；多个第一金属帽层，每个第一金属帽层形成在第一布线层之一上；以及多个第二金属帽层，每个第二金属帽层形成在第二布线层之一上。第一金属帽层的厚度比第二金属帽层的厚度厚。
在本发明的第二个方面中，半导体器件可进一步包括多层布线结构，并且第一布线层和第二布线层可形成在包括在多层布线结构中的绝缘中间层中。可选地，第一布线层可形成在包括在多层布线结构中的绝缘中间层中，第二布线层可形成在包括在多层布线结构中的另一个绝缘中间层中。
根据本发明的第三个方面，提供了一种用于制造半导体器件的方法，该方法包括：形成基本上由铜构成的第一布线层和第二布线层的第一步骤，第一布线层的宽度比第二布线层的宽度宽；以及在各第一和第二布线层上形成第一金属帽层和第二帽层的第二步骤，以比进行第一金属帽层的形成的时间小的时间进行第二金属帽层的形成。
可以执行第一步骤，使得在第一金属帽层的形成开始后迟些开始第二金属帽层的形成，并且使得第一和第二金属帽层的形成在基本上相同的时间终止。
第一步骤可包括在各第一和第二布线层上形成第一氧化铜层和第二氧化铜层的步骤。另外，第二步骤可包括：将半导体器件浸入含有氧化铜去除剂的镀液中的步骤，用于从第一和第二布线层去除第一和第二氧化铜层；利用氧化铜去除剂去除第一和第二氧化铜层的步骤；以及在去除第一和第二氧化铜层之后，通过镀液来进行第一和第二金属帽层的形成的步骤。在这种情况下，第一氧化铜层的厚度比第二氧化铜层的厚度薄。
另一方面，第一步骤可包括：形成绝缘中间层的步骤；在绝缘中间层中形成第一槽和第二槽的步骤，第二槽比第一槽窄；在各第一和第二槽中形成包含氮化钽作为主要成分的第一阻挡层和包含钽作为主要成分的第二阻挡层的步骤；在各第一和第二阻挡层上进行形成第一和第二布线层的步骤。
根据本发明的第四个方面，提供一种制造半导体器件的方法，该方法包括：形成基本上由铜构成的第一布线层和第二布线层的第一步骤，第一布线层的宽度比第二布线层的宽度宽；在第一布线层的表面的部分区域上形成金属帽层的第二步骤；以及在第一布线层的表面的剩余区域上形成铜硅化物层的第三步骤。
在本发明的第四个方面中，第三步骤可包括在第二布线层的表面上形成铜硅化物层的步骤。另外，第三步骤可包括在第二布线层的表面上形成铜硅化物层的步骤。
另外，在本发明的第四个方面中，第一布线层可包括：多个结晶的铜晶粒，其晶面(200)出现在第一布线层的表面的部分区域上；以及每个都具有多个结晶晶粒的多个结晶的铜区域，其晶面(111)出现在第一布线层的表面的剩余区域上。
附图说明
通过以下参考附图进行的描述，将更清楚地理解上述和其他目的，其中：
图1A到1E是说明用于制造半导体器件的现有技术方法的剖视图；
图2A到2O是说明根据本发明的半导体器件的制造方法的第一实施例的剖视图；
图3A到3G是说明根据本发明的半导体器件的制造方法的第二实施例的剖视图；
图4是图3B的半导体器件的平面图；以及
图5A、5B和5C是说明根据本发明的半导体器件的制造方法的第三实施例的剖视图。
具体实施方式
在描述本发明的优选实施例之前，为了更好地理解本发明，现在参考图1A到1E来说明用于制造半导体器件的现有技术方法。
首先参考图1A，标号110表示可形成为硅衬底的半导体衬底。虽然图1A中并未示出，但是利用各种众所周知的工艺，在半导体衬底110中预先形成了各种半导体元件，诸如晶体管、电阻器、电容器等。
完成在半导体衬底110中形成半导体元件之后，通过适合的化学气相淀积(CVD)工艺，在半导体衬底110上将绝缘层112(即，绝缘中间层L)形成为二氧化硅层，并且利用光刻和刻蚀工艺在绝缘中间层L中形成多个宽槽112A和多个窄槽112B。宽槽112A以给定的间距排列，窄槽112B以小于宽槽112A的间距的间距排列。
接着，参考图1B，通过使用溅射工艺，在具有在其中形成的宽槽112A和窄槽112B的绝缘中间层12的表面上形成金属阻挡层114。在溅射工艺中，氮(N)气用作环境气体(ambient gas)，钽(Ta)用作靶金属，并且向半导体衬底110施加负偏压。在溅射工艺期间，氮气被电离以产生氮离子(N+)，并且氮离子(N+)被电气地吸引到半导体衬底110。从而，金属阻挡层114形成无定形氮化钽(TaN)层。
接着，参考图1C，通过使用溅射工艺，在TaN阻挡层114上形成铜(Cu)籽层(未示出)。然后，进行Cu籽层作为阴极的铜电镀工艺，以便在Cu籽层上生长铜(Cu)层，从而获得包括Cu籽层的Cu层116。此时，由于TaN阻挡层114是无定形的，因此Cu层116被形成为无定形层。持续进行铜电镀工艺，直到宽槽112A和窄槽112B被Cu层116完全填充。
注意，TaN阻挡层114防止铜原子(Cu)从Cu层116扩散到绝缘中间层112中。
铜电镀工艺完成后，TaN阻挡层114和Cu层116在至少150℃的温度下进行30分钟的用于结晶的退火工艺。
接着，参考图1D，通过使用化学机械抛光(CMP)工艺，从结晶的TaN阻挡层114和结晶的Cu层116去除多余的金属(Cu、TaN)。结果，宽的铜(Cu)布线层116A形成在各宽槽112A中，并且被各TaN阻挡层114A包围。类似地，窄的铜(Cu)布线层116B形成在各窄槽112B中，并且被各TaN阻挡层114B包围。
注意，宽的布线层116A的每一个作为电源线或接地线，窄的Cu布线层116B的每一个作为信号线。
接着，参考图1E，进行CoWP电镀工艺，从而在宽的Cu布线层116A的每一个上形成作为金属帽层的CoWP合金层118A，并且在窄的Cu布线层116B的每一个上形成作为金属帽层的CoWP合金层118B。注意，在CoWP电镀工艺中，能够使用由硫酸钴(CoSO4)、硼酸(H3BO3)、磷酸氢二钠(H2PO2)、钨酸钠(Na2WO4)等组成的CoWP电镀溶液。
在图1A至1E中所示的该现有技术方法中，为了足够地改善宽的Cu布线层116A中的抗电子迁移特性和抗SIV特性，需要为CoWP帽层118A给出预定的厚度。然而，当为CoWP帽层118A给出预定厚度时，CoWP帽层118B会超出地形成在窄的布线层116B上，导致窄的布线层116B之间发生短路，如图1E所示。
以下将参考图2A至2O说明根据本发明的半导体器件的制造方法的第一实施例。
首先，参考图2A，如与图1A的情况类似的方式，标号10表示可形成为硅衬底的半导体衬底。此外，利用各种众所周知的工艺，在半导体衬底10中预先制作了各种半导体元件(未示出)，诸如晶体管、电阻器、电容器等。
完成在半导体衬底10中制作半导体元件后，通过适合的CVD工艺，在半导体衬底10上将绝缘层12(即绝缘中间层L1)形成为二氧化硅层，并且利用光刻和刻蚀工艺在绝缘中间层12中形成多个宽槽12A和多个窄槽12B。宽槽12A以给定的间距排列，窄槽12B以小于宽槽12A的间距的间距排列。
接着，参考图2B，通过使用适合的溅射工艺，在其中形成有宽槽12A的绝缘中间层12的表面区域上形成金属阻挡层14A，并且在其中形成有窄槽12B的绝缘中间层12的另一表面区域上形成金属阻挡层14B。金属阻挡层14A被形成为含有TaN作为主要成分的氮化钽(TaN)层，而金属阻挡层14B被形成为钽(Ta)层，其主要部分由钽(Ta)构成。在一个工艺中既形成TaN阻挡层14A又形成Ta阻挡层14B是可能的。
具体地，在溅射工艺中，氮(N)气用作环境气体，钽(Ta)用作靶金属。在溅射工艺期间，氮气被电离，由此产生氮离子(N+)。通常，向半导体衬底10施加负偏压，由此使氮离子N+与半导体衬底10电气吸引，如参考图1B所述。
然而，在该溅射工艺中，未向半导体衬底10施加负偏压。因此，氮离子(N+)可以相对容易地进入宽槽14A，但是存在抑制氮离子(N+)进入窄槽14B的倾向。结果，宽槽12A中的金属阻挡层14A的主要成分是氮化钽(TaN)，而窄槽12B中的金属阻挡层14B的主要部分是钽(Ta)。
此外，金属阻挡层14A被形成为半无定形层，其中TaN是无定形的，Ta是结晶的，并且结晶Ta的晶面(111)出现在与半导体衬底10的表面平行的平面上。另一方面，金属阻挡层14B形成为结晶层，其中结晶的Ta阻挡层14B的晶面(111)出现在与半导体衬底10的表面平行的平面上。
接着，参考图2C，通过使用溅射工艺，在TaN阻挡层14A和Ta阻挡层14B上形成铜(Cu)籽层(未示出)。然后，在相对长的时间段中以相对小的电流值进行第一次铜电镀工艺，其中Cu籽层作为阴极，从而在各TaN和Ta阻挡层14A和14B上方的Cu籽层上缓慢生长铜(Cu)层，以获得包括Cu籽层的Cu层16A1和16B1。
此时，虽然金属(TaN)阻挡层14A被形成为半无定形层，但是通过适当调整Cu籽层(未示出)的形成，Cu层16A1可被形成为无定形层。另一方面，由于金属(Ta)阻挡层14B的结晶，Cu层16B1被形成为结晶层。注意，与结晶的Ta阻挡层14B相类似，结晶的Cu层16B1的晶面(111)出现在与半导体衬底10的表面平行的平面上。
持续进行第一次铜电镀工艺，直到窄槽12B被Cu层16B1完全填充，宽槽12A被Cu层16A1部分填充。此外，由于Cu层16A1和16B1的生长速率缓慢，因此Cu层16A1和16B1均含有相对大量的杂质，其中杂质包括在第一次电镀工艺使用的电解质溶液中。
注意，金属阻挡(TaN，Ta)层14A和14B防止铜原子(Cu)由Cu层16A1和16B1扩散到绝缘中间层12内。
接着，参考图2D，在相对短的时间段中以相对大的电流值进行第二次铜电镀工艺，从而在各Cu层16A1和16B1上快速生长铜(Cu)层16A2和16B2。持续进行第二次铜电镀工艺，直到宽槽12A被Cu层16A2完全填充。
注意，事实上，可以通过将电流值从小电流值切换为大电流值来在一个工艺中进行第一次和第二次铜电镀工艺。
与Cu层16A1类似，Cu层16A2被形成为无定形层。此外，与Cu层16B1类似，Cu层16B2被形成为结晶层，并且结晶的Cu层16B2的晶面(111)出现在与半导体衬底10的表面平行的平面上。由于Cu层16A2和16B2的生长速率较快，因此Cu层16A2和16B2含有相对少量的杂质，其中杂质包括在电解质溶液中。
注意，在图2C和2D的第一和第二次铜电镀工艺中，当电流值和其电流提供时间的乘积被定义为积分值时，图2D的第二次铜电镀工艺中的积分值大于图2C的第一次铜电镀工艺中的积分值。
第二次铜电镀工艺完成后，TaN阻挡层14A以及Cu层16A1和16A2在至少150℃(例如350℃)的温度下进行30分钟的用于结晶的退火工艺。
在该退火工艺中，由于Cu层16A2的生长速率较快而使Cu层16A2包含相对少量的杂质，因此填充宽槽12A的无定形Cu层16A1和16A2被结晶，从而具有几微米(μm)量级的大的晶粒尺寸。此外，当通过退火工艺进行无定形Cu层16A1和16A2的结晶时，结晶的铜层具有这样的倾向，即结晶的Cu层16A1和16A2的晶面(200)出现在与半导体衬底10的表面平行的平面上。
另一方面，由于Cu层16B1的生长速率较慢而使Cu层16B1包含相对大量的杂质，因此填充窄槽12B的结晶的Cu层16B1以几十纳米(nm)量级的相当微小的晶粒尺寸为特征。注意，如上所述，结晶的Cu层16B1的晶面(111)出现在与半导体衬底10的表面平行的平面上。
接着，参考图2E，通过使用化学机械抛光(CMP)工艺，从Cu层16A2和16B2、Cu层16A1和16B1、TaN阻挡层14A和Ta阻挡层14B去除多余的金属(Cu，TaN，Ta)。结果，宽的铜(Cu)布线层16A形成在各宽槽12A中，并且被各金属阻挡层14A包围。类似地，窄的铜(Cu)布线层16B形成在各槽12B中，并且被各金属阻挡层14B包围。
注意，在图2E中，宽的Cu布线层16A的每个抛光表面上出现的晶面(200)由标记(200)表示，并且Cu布线层16B的每个抛光表面上出现的晶面(111)由标记(111)表示。
接着，参考图2F，通过使用氧化工艺，在宽的Cu布线层16A的每个表面上形成氧化铜(CuO)层18A，在窄的Cu布线层16B的每个表面上形成氧化铜(CuO)层18B。可以通过将Cu布线层16A和16B暴露在空气中来进行氧化工艺，因为铜(Cu)容易被空气中包含的氧所氧化。另外，在执行CMP工艺期间，可以通过向CMP工艺中使用的磨粉浆(abrasive slurry)中添加过氧化氢(H2O2)来积极地进行氧化工艺。
在任意一种情况下，由于宽的Cu布线层16A具有几微米(μm)量级的大的晶粒尺寸，而窄的Cu布线层16B具有几十纳米(nm)量级的微小的晶粒尺寸，因此氧化铜(CuO)层18A的特征是比氧化铜(CuO)层18B的厚度小。
具体地，宽的Cu布线层16A由于其大的晶粒尺寸而表现出低晶界(grain boundary)密度，但窄的Cu布线层16B由于其微小的晶粒尺寸而表现出高晶界密度。由此，在氧化工艺期间，与宽的Cu布线层16A的情况相比，由于窄的Cu布线层16B的高晶界密度，因此氧可以更深入地进入窄的Cu布线层16B中。结果，氧化铜(CuO)层18A的厚度小于氧化铜(CuO)层18B的厚度。
在氧化工艺完成后，通过使用呈现0到0.2(V比NHE)范围内的氧化还原(氧化-还原)电位和7到10范围内的pH值的含水清洗溶液对氧化铜(CuO)层18A和18B进行处理，来将氧化铜(CuO)层18A和18B的每一个重新形成(reform)为氧化亚铜(cuprite oxide)(Cu2O)层。
注意，如以下所述，重新形成的氧化亚铜(Cu2O)层18A和18B以后将被化学去除，并且与去除氧化铜(CuO)层相比，氧化亚铜(Cu2O)层18A和18B的去除可能较容易实现。
氧化铜(CuO)层18A和18B的重新形成完成后，如果需要的话，可以在宽的Cu布线层16A和窄的Cu布线层16B的表面上形成抗氧化层(未示出)。例如，可以使用苯并三唑(benzotriazole)(BTA)层作为抗氧化层，其可通过利用BTA溶液对宽的Cu布线层16A和窄的Cu布线层16B进行处理来获得。
在任意一种情况中，具有宽的Cu布线层16A和窄的Cu布线层16B的半导体衬底10被浸入含有Cu2O去除剂的CoWP电镀溶液中，用于从宽的Cu布线层16A和窄的Cu布线层16B去除氧化亚铜(Cu2O)层18A和18B。此时，如果半导体衬底10具有上述抗氧化层，则在从宽的Cu布线层16A和窄的Cu布线层16B的表面清除抗氧化层之后，进行将半导体衬底10浸入含有Cu2O去除剂的CoWP电镀溶液中。
注意，CoWP电镀溶液可由硫酸钴(CoSO4)、硼酸(H3BO3)、磷酸氢二钠(H2PO2)、钨酸钠(Na2WO4)等组成，并且在CoWP电镀溶液中添加柠檬酸钠(C6H5Na3O7·2H2O)作为上述Cu2O去除剂。
接着，参考图2G，通过CoWP电镀溶液中含有的Cu2O去除剂(C6H5Na3O7·2H2O)，图2F的Cu2O层18A被从宽的布线层16A完全去除，但是每个Cu2O层18B的仅一部分被从窄的布线层16B去除，这是因为Cu2O层18B厚于Cu2O层18A(见图2F)。
当图2F的Cu2O层18A被从宽的布线层16A完全去除时，通过向CoWP电镀溶液中提供电流来开始CoWP电镀工艺。此时，宽的Cu布线层16A立刻进行CoWP电镀工艺，而窄的Cu布线层16B不进行CoWP电镀工艺，直到Cu2O层18B被从窄的布线层16B完全去除为止。
接着，参考图2H，当从窄的Cu布线层16B去除Cu2O层18B时，通过CoWP电镀工艺在每个宽的Cu布线层16A上形成CoWP合金层20A作为金属帽层。在Cu2O层18B的去除完成后，窄的Cu布线层16B开始进行CoWP电镀工艺。
接着，参考图2I，进一步生长金属(CoWP)帽层20A，并且在每个窄的Cu布线层16B上形成CoWP合金层20B作为金属帽层。当图2F的Cu2O层18B由金属(CoWP)帽层20B替代时，停止CoWP电镀工艺。由此，形成在宽的Cu布线层16A上的金属帽层20A具有比形成在窄的Cu布线层16B上的金属帽层20B的厚度大的厚度。也就是说，能够抑制在窄的Cu布线层16B上过度形成金属帽层20B，从而可防止窄的Cu布线层16B之间发生短路。
注意，金属帽层20A与金属帽层20B之间的厚度差至少为100，最大应为300，以便绝缘中间层12的平坦度不会受到损坏。
接着，参考图2J，通过使用CVD工艺，在绝缘中间层L1上方将绝缘层22形成为二氧化硅层。然后，在绝缘中间层22中打通路孔23A，从而使各金属帽层20A部分地暴露于外部，并且在绝缘中间层22中打通路孔23B，从而使各金属帽层20B部分地暴露于外部。注意，可以通过使用光刻和刻蚀工艺来进行通路孔23A和23B的形成。
接着，参考图2K，在每个通路孔23A(见图2J)的内周侧壁上形成金属阻挡层24A，并且在每个通路孔23B(见图2J)的内周侧壁上形成金属阻挡层24B。注意，可以通过使用溅射工艺来进行金属阻挡层24A和24B的形成，并且每个金属阻挡层24A和24B可以形成为TaN层或Ta层。
然后，在每个通路孔23A(见图2J)中形成铜(Cu)通路栓塞26A，使其被相应的金属阻挡层24A包围，由此防止铜原子(Cu)从Cu通路栓塞26A扩散到绝缘层22中，并且通路栓塞26A与相应的金属帽层20A相连接。类似地，在每个通路孔23B(见图2J)中形成铜(Cu)通路栓塞26B，使其被相应的金属阻挡层24B包围，由此防止铜原子(Cu)从Cu通路栓塞26B扩散到绝缘层22中，并且通路栓塞26B与相应的金属帽层20B相连接。注意，可以通过使用溅射工艺或者铜(Cu)电镀工艺来进行Cu通路栓塞26A和26B的形成。
接着，参考图2L，通过使用CVD工艺，在绝缘层22、金属阻挡层24A和24B以及Cu通路栓塞26A和26B上方进一步将绝缘层28形成为二氧化硅层。绝缘层22和28形成绝缘中间层L2。金属(TaN，Ta)阻挡层30A和30B、宽的Cu布线层32A和窄的Cu布线层32B、以及金属CoWP帽层34A和34B设置在绝缘层28中，上述各层对应于绝缘中间层12(L1)的各金属(TaN，Ta)阻挡层14A和14B、宽的Cu布线层16A和窄的Cu布线层16B、以及金属(CoWP)帽层20A和20B，并且它们以与参考图2A至2I所说明的方式相同的方式形成。
因此，可以抑制金属帽层34B在窄的Cu布线层32B上的过度形成，从而防止窄的Cu布线层32B之间发生短路。
注意，每个Cu通路栓塞26A在相应的宽的Cu布线层32A和相应的宽的Cu布线层16A之间建立电连接，并且每个Cu通路栓塞26B在相应的窄的Cu布线层32B和相应的窄的Cu布线层16B之间建立电连接。
接着，参考图2M，绝缘中间层L3以与绝缘中间层L2相同的方式形成在绝缘中间层L2上。具体地，通过使用CVD工艺，在绝缘中间层L2上方将绝缘中间层L3的绝缘层36形成为二氧化硅层，并且包括金属(TaN或Ta)阻挡层38A和38B以及铜(Cu)通路栓塞40A和40B，上述各层对应于绝缘中间层L2的各金属阻挡层24A和24B以及Cu通路栓塞26A和26B，并且它们以与参考图2J和2K所说明的方式相同的方式形成。
此外，通过使用CVD工艺，在绝缘层36上方将绝缘中间层L3的绝缘层42形成为二氧化硅层，并且包括金属(TaN，Ta)阻挡层44A和44B、宽的Cu布线层46A和窄的Cu布线层46B以及CoWP帽层48A和48B，上述各层对应于绝缘中间层L1的各金属(TaN，Ta)阻挡层14A和14B、宽的Cu布线层16A和窄的Cu布线层16B以及金属(CoWP)帽层20A和20B，并且它们以与参考图2A至2I所说明的方式相同的方式形成。
因此，与绝缘中间层L2的情况类似，可以抑制金属帽层48B在窄的Cu“布线层46B上的过度形成，从而防止窄的Cu布线层46B之间发生短路。
注意，每个Cu通路栓塞40A在相应的宽的Cu布线层46A和相应的宽的Cu布线层32A之间建立电连接，并且每个Cu通路栓塞40B在相应的窄的Cu布线层46B和相应的窄的Cu布线层32B之间建立电连接。
在图2M中，绝缘中间层L1、L2和L3形成局部多层布线部分。在该局部多层布线部分中，每个宽的Cu布线层20A、32A和46A作为电源线或接地线，每个窄的Cu布线层20B、32B和46B作为以最小线宽为特征的信号线。
接着，参考图2N，通过使用CVD工艺，在绝缘中间层L3上方将绝缘层50形成为二氧化硅层，并且包括金属(TaN或Ta)阻挡层52A和52B以及铜(Cu)通路栓塞54A和54B，它们以与参考图2J和2K所说明的方式相同的方式形成。
此外，通过使用CVD工艺，在具有金属阻挡层52A和52B以及Cu通路栓塞54A和54B的绝缘层50上方将绝缘层56形成为二氧化硅层。绝缘层50和56形成绝缘中间层L4。金属(TaN，Ta)阻挡层58A和58B、宽的Cu布线层60A和窄的Cu布线层60B、以及CoWP帽层62A和62B设置在绝缘中间层L4中，它们以参考图1A至1E所说明的现有方式形成。
如图2N所示，形成在绝缘中间层L4中的窄的Cu布线层60B具有比窄的Cu布线层16B、32B和46B的宽度宽的宽度，并且被排列为窄的Cu布线层60B之间的间隔大于形成在每个绝缘中间层L1、L2和L3中的相邻的两个窄的Cu布线层(16B，32B，46B)之间的间隔。因此，在窄的Cu布线层60B上形成各CoWP帽层62B不会导致窄的Cu布线层60B之间发生短路。
注意，每个Cu通路栓塞54A在相应的宽的Cu布线层60A和相应的宽的Cu布线层46A之间建立电连接，并且每个Cu通路栓塞54B在相应的窄的Cu布线层60B和相应的窄的Cu布线层46B之间建立电连接。
接着，参考图2O，绝缘中间层L5以与绝缘中间层L4相同的方式形成在绝缘中间层L4上方。具体地，通过使用CVD工艺，在绝缘中间层L4上方将绝缘层64形成为二氧化硅层。金属(TaN，Ta)阻挡层66A和66B以及Cu通路栓塞68A和68B形成在绝缘层64中，上述各层对应于绝缘中间层L4的各金属阻挡层52A和52B以及Cu通路栓塞54A和54B，并且它们以与参考图2J和2K所说明的方式相同的方式形成。
此外，通过使用CVD工艺，在具有金属阻挡层66A和66B以及Cu通路栓塞68A和68B的绝缘层64上方将绝缘层70形成为二氧化硅层。金属(TaN，Ta)阻挡层72A和72B、宽的Cu布线层74A和窄的Cu布线层74B、以及CoWP帽层76A和76B形成在绝缘中间层L5的绝缘层70中，上述各层对应于绝缘中间层L4的各金属(TaN，Ta)阻挡层58A和58B、宽的Cu布线层60A和窄的Cu布线层60B、以及金属(CoWP)帽层62A和62B，并且它们以参考图1A至1E所说明的现有方式形成在绝缘层70中。
注意，每个Cu通路栓塞68A在相应的宽的Cu布线层74A和相应的宽的Cu布线层60A之间建立电连接，并且每个Cu通路栓塞68B在相应的窄的Cu布线层74B和相应的窄的Cu布线层60B之间建立电连接。
在图2O中，绝缘中间层L4和L5在上述局部多层布线部分(L1、L2和L3)上方形成整体多层布线部分，并且局部多层布线部分和整体多层布线部分限定了多层布线结构。在整体多层布线部分中，每个宽的Cu布线层60A和74A作为电源线或接地线，每个窄的Cu布线层60B和74B作为信号线。
简言之，根据本发明，不仅可由于形成各金属帽层20A、34A、48A、62A、76A、20B、34B、48B、62B和76B来显著改善抗电子迁移特性和抗SIV特性，而且可以通过抑制在窄的Cu布线层16B、32B和46B上过度形成金属帽层20B、34B和48B来防止以最小线宽为特征的窄的Cu布线层16B、32B和46B之间发生短路。
以下通过参考图3A到3G，对根据本发明的半导体器件的制造方法的第二实施例进行说明。
如参考图2B所述，在上述第一实施例中，金属阻挡层14A被形成为半无定形层，其中氮化钽(TaN)是无定形的，而钽(Ta)是结晶的。结果，在图2C和2D中，会存在这种情况，即Cu层16A1和16A2均形成为在宽槽12A中的半无定形铜(Cu)层。第二实施例针对如何处理半无定形铜(Cu)层(16A1和16A2)。
参考对应于图2D的图3A，半无定形铜Cu层(16A1和16A2)包括多个结晶的铜(Cu)区域，其中之一典型地由标号161A表示。与填充窄槽14B的结晶Cu层16B1类似，结晶Cu区域161A具有在几十纳米(nm)量级的相当小的尺寸，并且结晶Cu层区域161A的晶面(111)出现在与半导体衬底10的表面平行的平面上。
与上述第一实施例类似，当半无定形Cu层(16A1和16A2)的无定形铜(Cu)通过退火工艺结晶时，结晶的铜(Cu)晶粒具有几微米(μm)量级的大的晶粒尺寸，并且结晶的Cu的晶面(200)出现在与半导体衬底10的表面平行的平面上。
接着，参考对应于图2E的图3B，通过使用CMP工艺，从Cu层16A2和16B2、Cu层16A1和16B1、TaN阻挡层14A和Ta阻挡层14B去除多余的金属(Cu，TaN，Ta)。结果，宽的铜(Cu)布线层16A形成在各宽槽12A中，并且被各金属阻挡层14A包围。此外，窄的铜(Cu)布线层16B形成在各窄槽12B中，并且被各金属阻挡层14B包围。
注意，在图4中，结晶的Cu层区域161A的抛光表面上显现出的晶面(111)由标记(111)表示。
接着，参考作为图3B的绝缘中间层L1的平面图的图4(注意，图3B是沿着图4的B-B线的剖视图)，每个宽的Cu布线层16A具有多个结晶的Cu区域161A，每个Cu区域161A包括由网纹表示的相当微小的铜(Cu)晶粒，每个微小的Cu晶粒以晶面(111)为特征。另外，每个宽的Cu布线层16A包括来源于图3A的上述半无定形Cu层(16A1和16A2)的无定形Cu的多个相当大的铜(Cu)晶粒162A，每个大的铜(Cu)晶粒162A以晶面(200)为特征。另一方面，每个窄的Cu布线层16B包括由网纹表示的相当微小的铜(Cu)晶粒，每个微小的Cu晶粒以晶面(111)为特征。
接着，参考对应于图2F的图3C，宽的Cu布线层16A和窄的Cu布线层16B以与上述第一实施例相同的方式经过氧化工艺。也就是说，在宽的Cu布线层16A的除了Cu区域161A的每个表面上形成氧化铜(CuO)层18A，并且在结晶的Cu区域161A的每个表面上形成氧化铜(CuO)层181A。另外，在窄的Cu布线层16B的每个表面上形成氧化铜(CuO)层18B。同时，氧化铜(CuO)层181A与氧化铜(CuO)层18B的厚度基本相同，并且氧化铜(CuO)层181A的厚度小于氧化铜(CuO)层18A的厚度。
与上述第一实施例类似，在氧化工艺完成后，使用呈现0到0.2(V比NHE)范围内的氧化还原(氧化-还原)电位和7到10范围内的pH值的含水清洗溶液，将氧化铜(CuO)层18A、181A和18B的每一个重新形成为氧化亚铜(Cu2O)。
与上述第一实施例类似，氧化铜(CuO)层18A、181A和18B的重新形成完成后，将具有宽的Cu布线层16A和窄的Cu布线层16B的半导体衬底10浸入含有Cu2O去除剂的CoWP电镀溶液中，用于从宽的Cu布线层16A和窄的Cu布线层16B上去除氧化亚铜(Cu2O)层18A、181A和18B。
接着，参考对应于图2G的图3D，通过包含在CoWP电镀溶液中的Cu2O去除剂，图3D的Cu2O层18A被从宽布线层16A完全去除，然而此时，Cu2O层181A的仅一部分被从Cu层区域161A去除，并且每个Cu2O层18B的仅一部分被从窄布线层16B去除，这是因为Cu2O层181A和18B厚于Cu2O层18A(见图3D)。
与上述第一实施例类似，当图3D的Cu2O层18A被从宽的布线层16A完全去除时，宽的Cu布线层16A立刻进行电镀工艺，而Cu层区域161A和窄的Cu布线层16B不进行CoWP电镀工艺，直到Cu2O层181A和18B被从窄的布线层16B完全去除为止。
接着，参考对应于图2H的图3E，当从窄的布线层16B去除Cu2O层181A和18B时，进行在宽的Cu布线层16A上形成各CoWP帽层20A。在Cu2O层181A和18B的去除完成后，Cu层区域161A和窄的Cu布线层16B进行CoWP电镀工艺。
接着，参考对应于图2I的图3F，当进一步生长金属(CoWP)帽层20A时，CoWP合金区域201A作为金属帽区域形成在Cu层区域161A上。也就是说，金属帽区域201A形成金属帽层20A的一部分。另一方面，与上述第一实施例类似，进行在窄的Cu布线层16B上的各CoWP帽层20B的形成。当图3D的Cu2O层181A和18B由金属帽层201A和20B替代时，停止CoWP电镀工艺。
接着，参考对应于图2O的图3G，以与上述第一实施例基本类似的方式，在绝缘层中间层L1上依次形成绝缘中间层L2、L3、L4和L5。
在图3G中，标号321A表示包含在相应的宽的Cu布线层32A中的铜(Cu)层区域，其中宽的Cu布线层32A形成在绝缘中间层L2的绝缘层28中，标号341A表示形成在铜(Cu)层区域321A上的金属(CoWP)帽区域，标号461A表示包括在相应的宽的Cu布线层46A中的铜(Cu)层区域，其中宽的Cu布线层46A形成在绝缘中间层L3的绝缘层42中，标号481A表示形成在铜(Cu)层区域461A上的金属(CoWP)帽区域。在这一点上，图3A到3G的第二实施例不同于图2A到2O的上述第一实施例。
如上所述，在第二实施例中，虽然每个宽的Cu布线层16A、32A和46A包括具有微小Cu晶粒的Cu层区域(161A，321A，461A)，但是Cu层区域(161A，321A，461A)由金属(CoWP)帽区域(201A，341A，481A)所覆盖和加帽。因此，与上述第一实施例类似，在第二实施例中，可以在以最小线宽为特征的窄的Cu布线层16B、32B和46B之间不发生短路的情况下改善抗电子迁移特性和抗SIV特性。
以下通过参考图5A、5B和5C，对根据本发明的半导体器件的制造方法的第三实施例进行说明。
与上述第二实施例类似，在该第三实施例中，Cu层16A1和16A2形成为在宽槽12A中的半无定形铜(Cu)层，第三实施例也针对如何处理半无定形铜(Cu)层(16A1和16A2)。
首先，参考对应于图3F的图5A，与上述第二实施例类似，持续进行CoWP电镀工艺，直至Cu2O层181A和18B(见图3C)从Cu区域161A和窄的Cu布线层16B去除，从而在宽的Cu布线层16A上形成各CoWP帽层20A。然后，停止CoWP电镀工艺，并且将半导体衬底10从含有Cu2O去除剂的CoWP电镀溶液中取出。
接着，参考图5B，在Cu区域161A上形成铜(Cu)硅化物区域202A，并且在窄的Cu布线层上形成铜(Cu)硅化物层20B′。铜硅化物区域202A和铜硅化物层20B′的形成改善了绝缘中间层L1中的抗电子迁移特性和抗SIV特性。也就是说，铜硅化物区域202A在改善抗电子迁移特性和抗SIV特性方面作为金属帽层20A的一部分。
可以通过利用CVD设备的处理室来进行铜硅化物区域202A和铜硅化物层20B′的形成。也就是说，在CVD设备的处理室中，当Cu区域161A和窄的Cu布线层16B被加热到给定的高温时，诸如硅烷气体(SiH4)、乙硅烷气体(Si2H6)、丙硅烷气体(Si3H8)等半导体气体被吹送至Cu区域161A和窄的Cu布线层16B上方，导致铜硅化物区域202A和铜硅化物层20B′的形成。铜硅化物区域202A具有与铜硅化物层20B′基本相同的厚度，并且该厚度小于CoWP帽层20A的厚度。
接着，参考对应于图3G的图5C，以与上述第二实施例基本类似的方式，在绝缘中间层L1上依次形成绝缘中间层L2、L3、L4和L5。
在图5C中，标号342A表示形成在铜(Cu)层区域321A上的铜(Cu)硅化物层，标号482A表示形成在铜(Cu)层区域461A上的Cu硅化物层，标号34B′表示形成在各窄的Cu布线层32B上的铜(Cu)硅化物层，以及48B′表示形成在各窄的Cu布线层46B上的铜(Cu)硅化物层。在这点上，图5A、5B和5C的第三实施例不同于图3A到3G的上述第二实施例。
在上述第一、第二和第三实施例中，虽然每个金属帽层20A、34A、48A、62A、76A、20B、34B、48B、62B和76B由CoWP合金组成，但是其可以被形成为其他的合金层，诸如CoP合金层、CoWB合金层、CoSnP合金层等。
另外，在上述第一、第二和第三实施例中，虽然绝缘中间层L2、L3、L4和L5是通过使用单大马士革(damascene)工艺形成的，但是可以使用双大马士革工艺来形成绝缘中间层L2、L3、L4和L5。
最后，本领域技术人员应该理解，以上描述是器件和方法的优选实施例，在不偏离本发明精神和范围的情况下，可对其进行各种变化和修改。

Claims (17)

1.一种半导体器件，包括：
基本上由铜构成的第一布线层；
基本上由铜构成的第二布线层；
形成在所述第一布线层上的第一金属帽层；
形成在所述第一布线层上的第二金属帽层；
其中所述第一金属帽层的厚度比所述第二金属帽层的厚度的厚。
2.如权利要求1所述的半导体器件，进一步包括多层布线结构，所述第一和第二布线层形成在包括在所述多层布线结构中的绝缘中间层中。
3.如权利要求1所述的半导体器件，其中所述第一和第二金属帽层的每一个由选自CoWP合金、CoP合金层、CoWB合金和CoSnP合金组成的组中的一种构成。
4.如权利要求2所述的半导体器件，其中所述绝缘中间层包括：第一阻挡层，其包含氮化钽作为主要成分并且形成在所述第一布线层和所述绝缘中间层之间；以及第二阻挡层，其包含钽作为主要成分并且形成在所述第二布线层和所述绝缘中间层之间，第一阻挡层的氮密度大于第二阻挡层的氮密度。
5.如权利要求1所述的半导体器件，其中所述第一布线层包括多个结晶的铜晶粒，其晶面(200)出现在所述第一布线层的表面上，所述第一金属帽层形成在以晶面(200)为特征的所述第一布线层的表面上，并且其中所述第二布线层包括多个第二结晶的铜晶粒，其晶面(111)出现在所述第二布线层的表面上，所述第二帽层形成在以晶面(111)为特征的所述第二布线层的表面上。
6.如权利要求1所述的半导体器件，其中所述第一布线层包括：多个结晶的铜晶粒，其晶面(200)出现在所述第一布线层的表面上；以及每个都具有多个结晶晶粒的多个结晶的铜区域，其晶面(111)出现在所述第一布线层的表面上，并且其中在以所述晶面(111)为特征的每个所述结晶的铜区域上形成有金属帽区域，所述金属帽区域形成所述第一金属帽层的一部分，每个所述金属帽层的厚度基本上等于所述第二金属帽层的厚度。
7.如权利要求6所述的半导体器件，其中所述第二布线层包括多个第二结晶的铜晶粒，其晶面(111)出现在所述第二布线层的表面上，所述第二帽层形成在以晶面(111)为特征的所述第二布线层的表面上。
8.如权利要求1所述的半导体器件，其中在所述第一布线层上部分地形成所述第一金属帽层，并且其中在所述第一布线层上的剩余区域上形成铜硅化物层，该剩余区域是没有形成所述第一金属帽层的区域。
9.如权利要求8所述的半导体器件，其中所述第二金属帽层被形成为铜硅化物层。
10.一种半导体器件，包括：
多个至少两个第一布线层，其基本由铜构成，并且被排列为以第一间距彼此分隔；
多个至少两个第二布线层，其基本由铜构成，并且被排列为以窄于所述第一间距的第二间距彼此分隔；
多个第一金属帽层，每个第一金属帽层形成在所述第一布线层之一上；以及
多个第二金属帽层，每个第二金属帽层形成在所述第二布线层之一上；
其中所述第一金属帽层的厚度比所述第二金属帽层的厚度厚。
11.如权利要求10所述的半导体器件，进一步包括多层布线结构，所述第一布线层和所述第二布线层形成在包括在所述多层布线结构中的绝缘中间层中。
12.如权利要求10所述的半导体器件，进一步包括多层布线结构，所述第一布线层形成在包括在所述多层布线结构中的绝缘中间层中，所述第二布线层形成在包括在所述多层布线结构中的另一个绝缘中间层中。
13.一种用于制造半导体器件的方法，包括：
形成基本上由铜构成的第一布线层和第二布线层的第一步骤，所述第一布线层的宽度比所述第二布线层的宽度宽；以及
在所述各第一和第二布线层上形成第一金属帽层和第二帽层的第二步骤，以比进行所述第一金属帽层的形成的时间小的时间来进行所述第二金属帽层的形成。
14.如权利要求13所述的半导体器件，其中执行所述第一步骤，使得在所述第一金属帽层的形成开始后迟些开始所述第二金属帽层的形成，并且使得所述第一和第二金属帽层的形成在基本上相同的时间终止。
15.如权利要求14所述的方法，其中所述第一步骤包括在所述各第一和第二布线层上形成第一氧化铜层和第二氧化铜层的步骤，并且其中所述第二步骤包括：
将半导体器件浸入含有氧化铜去除剂的镀液中的步骤，用于从所述第一和第二布线层去除所述第一和第二氧化铜层；
利用所述氧化铜去除剂来去除所述第一和第二氧化铜层的步骤；以及
在去除所述第一和第二氧化铜层之后，通过所述镀液来进行所述第一和第二金属帽层的形成的步骤。
16.如权利要求15所述的方法，其中所述第一氧化铜层的厚度比所述第二氧化铜层的厚度薄。
17.如权利要求13所述的方法，其中所述第一步骤包括：
形成绝缘中间层的步骤；
在所述绝缘中间层中形成第一槽和第二槽的步骤，所述第二槽比所述第一槽窄；
在所述各第一和第二槽中形成包含氮化钽作为主要成分的第一阻挡层和包含钽作为主要成分的第二阻挡层的步骤；
在所述各第一和第二阻挡层上进行形成所述第一和第二布线层的步骤。
CN200610004851.9A 2005-01-14 2006-01-16 半导体器件以及其制造方法 Expired - Fee Related CN100485919C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005007505A JP4963349B2 (ja) 2005-01-14 2005-01-14 半導体装置の製造方法
JP2005007505 2005-01-14

Publications (2)

Publication Number Publication Date
CN1815728A true CN1815728A (zh) 2006-08-09
CN100485919C CN100485919C (zh) 2009-05-06

Family

ID=36683048

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200610004851.9A Expired - Fee Related CN100485919C (zh) 2005-01-14 2006-01-16 半导体器件以及其制造方法

Country Status (3)

Country Link
US (2) US7479700B2 (zh)
JP (1) JP4963349B2 (zh)
CN (1) CN100485919C (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1917285A (zh) * 2006-09-06 2007-02-21 上海集成电路研发中心有限公司 一种集成电路中的片上天线结构及其制造方法
CN102468265A (zh) * 2010-11-01 2012-05-23 中芯国际集成电路制造(上海)有限公司 连接插塞及其制作方法
CN105575944A (zh) * 2014-10-13 2016-05-11 中芯国际集成电路制造(上海)有限公司 一种混合互连结构及其制造方法、电子装置

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
US7670962B2 (en) * 2002-05-01 2010-03-02 Amkor Technology, Inc. Substrate having stiffener fabrication method
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
JP2005244031A (ja) * 2004-02-27 2005-09-08 Nec Electronics Corp 半導体装置およびその製造方法
US10811277B2 (en) 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US8826531B1 (en) 2005-04-05 2014-09-09 Amkor Technology, Inc. Method for making an integrated circuit substrate having laminated laser-embedded circuit layers
US7871361B2 (en) * 2005-09-23 2011-01-18 Slyne William J Rotating roller to shape moving webs
WO2007117799A2 (en) * 2006-03-30 2007-10-18 Koninklijke Philips Electronics, N.V. Radiation detector array
JP2007287928A (ja) * 2006-04-17 2007-11-01 Nec Electronics Corp 半導体集積回路およびその製造方法ならびにマスク
JP2007305640A (ja) * 2006-05-09 2007-11-22 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US20080054466A1 (en) * 2006-08-31 2008-03-06 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing semiconductor device
US7589398B1 (en) * 2006-10-04 2009-09-15 Amkor Technology, Inc. Embedded metal features structure
KR100829603B1 (ko) * 2006-11-23 2008-05-14 삼성전자주식회사 에어 갭을 갖는 반도체 소자의 제조 방법
JP5267130B2 (ja) * 2006-12-22 2013-08-21 日本電気株式会社 半導体装置およびその製造方法
JP5169838B2 (ja) * 2007-01-09 2013-03-27 富士通セミコンダクター株式会社 半導体装置の製造方法
US7752752B1 (en) 2007-01-09 2010-07-13 Amkor Technology, Inc. Method of fabricating an embedded circuit pattern
US7964934B1 (en) 2007-05-22 2011-06-21 National Semiconductor Corporation Fuse target and method of forming the fuse target in a copper process flow
US8030733B1 (en) 2007-05-22 2011-10-04 National Semiconductor Corporation Copper-compatible fuse target
US7874065B2 (en) * 2007-10-31 2011-01-25 Nguyen Vinh T Process for making a multilayer circuit board
JP4836092B2 (ja) * 2008-03-19 2011-12-14 国立大学法人東北大学 半導体装置の形成方法
US7709956B2 (en) * 2008-09-15 2010-05-04 National Semiconductor Corporation Copper-topped interconnect structure that has thin and thick copper traces and method of forming the copper-topped interconnect structure
US8872329B1 (en) 2009-01-09 2014-10-28 Amkor Technology, Inc. Extended landing pad substrate package structure and method
JP5502339B2 (ja) * 2009-02-17 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8143699B2 (en) * 2009-02-25 2012-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Dual-dielectric MIM capacitors for system-on-chip applications
KR20110094466A (ko) * 2010-02-16 2011-08-24 삼성전자주식회사 금속막 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
EP2540801A4 (en) 2010-02-25 2013-05-08 Asahi Chemical Ind COPPER OXIDE ENGRAVING AGENT AND ETCHING METHOD USING THE SAME
US8129789B2 (en) * 2010-05-28 2012-03-06 Infineon Technologies Ag Current control using thermally matched resistors
US8697565B2 (en) * 2012-03-30 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow via formation by oxidation
US9553043B2 (en) * 2012-04-03 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure having smaller transition layer via
US9252049B2 (en) * 2013-03-06 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming interconnect structure that avoids via recess
CN104347548A (zh) * 2013-08-02 2015-02-11 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US20150235953A1 (en) * 2014-02-14 2015-08-20 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US10153351B2 (en) 2016-01-29 2018-12-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9905513B1 (en) * 2016-10-24 2018-02-27 International Business Machines Corporation Selective blocking boundary placement for circuit locations requiring electromigration short-length
CN111326421B (zh) * 2018-12-13 2022-04-26 夏泰鑫半导体(青岛)有限公司 导电结构及半导体器件
JP6640391B2 (ja) * 2019-01-22 2020-02-05 ルネサスエレクトロニクス株式会社 半導体装置
US11473191B2 (en) * 2019-02-27 2022-10-18 Applied Materials, Inc. Method for creating a dielectric filled nanostructured silica substrate for flat optical devices

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5380546A (en) * 1993-06-09 1995-01-10 Microelectronics And Computer Technology Corporation Multilevel metallization process for electronic components
US5545927A (en) * 1995-05-12 1996-08-13 International Business Machines Corporation Capped copper electrical interconnects
JP2809196B2 (ja) * 1996-05-30 1998-10-08 日本電気株式会社 半導体装置の製造方法
US6731007B1 (en) * 1997-08-29 2004-05-04 Hitachi, Ltd. Semiconductor integrated circuit device with vertically stacked conductor interconnections
JP2000058544A (ja) * 1998-08-04 2000-02-25 Matsushita Electron Corp 半導体装置及びその製造方法
JP2000150517A (ja) * 1998-11-16 2000-05-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000312013A (ja) * 1999-04-26 2000-11-07 Rohm Co Ltd ショットキーバリア半導体装置
US6342733B1 (en) 1999-07-27 2002-01-29 International Business Machines Corporation Reduced electromigration and stressed induced migration of Cu wires by surface coating
JP3907151B2 (ja) * 2000-01-25 2007-04-18 株式会社東芝 半導体装置の製造方法
JP3979791B2 (ja) * 2000-03-08 2007-09-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2003142487A (ja) * 2001-11-05 2003-05-16 Ebara Corp 半導体装置及びその製造方法
JP4198906B2 (ja) * 2001-11-15 2008-12-17 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
US7060619B2 (en) * 2003-03-04 2006-06-13 Infineon Technologies Ag Reduction of the shear stress in copper via's in organic interlayer dielectric material
JP2004273790A (ja) * 2003-03-10 2004-09-30 Sony Corp 半導体装置の製造方法
JP2005079156A (ja) * 2003-08-28 2005-03-24 Ebara Corp 配線形成方法
JP2005056945A (ja) * 2003-08-08 2005-03-03 Hitachi Ltd 半導体装置の製造方法
JP2005116630A (ja) * 2003-10-03 2005-04-28 Ebara Corp 配線形成方法及び装置
JP4403760B2 (ja) * 2003-09-02 2010-01-27 株式会社デンソー 積層型圧電体素子及びその製造方法
JP4401912B2 (ja) * 2003-10-17 2010-01-20 学校法人早稲田大学 半導体多層配線板の形成方法
US20060001170A1 (en) * 2004-07-01 2006-01-05 Fan Zhang Conductive compound cap layer
US7291558B2 (en) * 2004-11-08 2007-11-06 Tel Epion Inc. Copper interconnect wiring and method of forming thereof
US7138717B2 (en) * 2004-12-01 2006-11-21 International Business Machines Corporation HDP-based ILD capping layer

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1917285A (zh) * 2006-09-06 2007-02-21 上海集成电路研发中心有限公司 一种集成电路中的片上天线结构及其制造方法
CN102468265A (zh) * 2010-11-01 2012-05-23 中芯国际集成电路制造(上海)有限公司 连接插塞及其制作方法
CN105575944A (zh) * 2014-10-13 2016-05-11 中芯国际集成电路制造(上海)有限公司 一种混合互连结构及其制造方法、电子装置
CN105575944B (zh) * 2014-10-13 2018-08-21 中芯国际集成电路制造(上海)有限公司 一种混合互连结构及其制造方法、电子装置

Also Published As

Publication number Publication date
CN100485919C (zh) 2009-05-06
JP4963349B2 (ja) 2012-06-27
JP2006196744A (ja) 2006-07-27
US20090081870A1 (en) 2009-03-26
US7479700B2 (en) 2009-01-20
US7741214B2 (en) 2010-06-22
US20060157854A1 (en) 2006-07-20

Similar Documents

Publication Publication Date Title
CN1815728A (zh) 半导体器件以及其制造方法
CN1293622C (zh) 半导体器件及其制造方法
CN1199264C (zh) 内插器及其制造方法
CN1738002A (zh) 半导体装置的制造方法
CN1574257A (zh) 半导体装置及其制造方法
CN100346466C (zh) 半导体器件及其制造方法
CN1779960A (zh) 半导体装置及其制造方法
CN1160773C (zh) 半导体器件的制造方法
CN1790663A (zh) 半导体元件及制造铜导线的方法
CN1779962A (zh) 半导体装置及其制造方法
CN1893020A (zh) 半导体器件及其制造方法
CN1835235A (zh) 半导体器件和mim电容器
CN2793923Y (zh) 半导体元件
CN1897245A (zh) 半导体器件及其制造方法
CN1551295A (zh) 电子器件的制造方法
CN1731575A (zh) 半导体器件及其制造方法
CN1601735A (zh) 半导体器件及其制造方法
CN1551353A (zh) 包括金属互连和金属电阻器的半导体器件及其制造方法
CN1790702A (zh) 改进的hdp氮化物基ild盖层
CN1638112A (zh) 半导体器件及其制造方法
CN1236984A (zh) 用于进行精细布线的工艺
CN1118095C (zh) 利用化学机械抛光工艺的半导体器件制造方法
CN1728375A (zh) 半导体装置及其制造方法
CN1624916A (zh) 用于芯片上系统的电感器及其制造方法
CN1518093A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CO., LTD.

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: NEC Corp.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090506

Termination date: 20140116