CN1601735A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1601735A
CN1601735A CNA2004100826041A CN200410082604A CN1601735A CN 1601735 A CN1601735 A CN 1601735A CN A2004100826041 A CNA2004100826041 A CN A2004100826041A CN 200410082604 A CN200410082604 A CN 200410082604A CN 1601735 A CN1601735 A CN 1601735A
Authority
CN
China
Prior art keywords
metal pattern
dielectric film
connecting hole
liner
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100826041A
Other languages
English (en)
Other versions
CN1601735B (zh
Inventor
桥本伸
三村忠昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1601735A publication Critical patent/CN1601735A/zh
Application granted granted Critical
Publication of CN1601735B publication Critical patent/CN1601735B/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05096—Uniform arrangement, i.e. array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01045—Rhodium [Rh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种半导体器件及其制造方法。本发明的目的在于：提供一种防止在半导体工序中的接合或者检查时的探测时，由于施加在衬垫电极上的应力而在衬垫电极的下层的绝缘膜产生裂纹的半导体器件。半导体器件，包括：在形成在硅衬底101上的绝缘膜(113)上形成的第1衬垫(116)、在第1衬垫(116)上形成的绝缘膜(117)、在绝缘膜(117)上形成的第2衬垫(121)、以及在第1衬垫(116)和第2衬垫(121)之间的绝缘膜(117)中形成的网状连接孔(119)。网状连接孔(119)为一个连续的结构体。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种具有在半导体元件上形成衬垫的POE(Pad onelement)型探针衬垫(probe pad)的半导体器件，特别涉及半导体器件中的电极衬垫部分的连接结构。
背景技术
以下，参照图12及图13对现有的半导体器件中的电极衬垫部分的结构加以说明。
图12为表示现有的半导体器件中的电极衬垫部分的结构的主要部分的剖面图；图13为图12所示的XIII-XIII线中的平面图。
如图12所示，在半导体衬底1上所规定的区域中形成第1布线层2。在半导体衬底1上、和第1布线层2上所规定的区域中形成第1层间绝缘膜3。在位于第1层间绝缘膜3中的第1布线层2上的区域中，如图13所示，形成多个第1接触孔3a，在第1接触孔3a的内部、和位于第1布线层2上的第1层间绝缘膜3上，形成第2布线层4。在第1层间绝缘膜3上、和第2布线层4上所规定的区域中形成第2层间绝缘膜5。在位于第2层间绝缘膜5中的第2布线层4上的区域中，如图13所示，形成多个第2接触孔5a。
并且，在第2接触孔5a的内部、和第2布线层4上所规定的区域中，形成第3布线层6。第3布线层6作为衬垫电极发挥作用。在第3布线层6上所规定的区域、和第2层间绝缘膜5上形成保护膜7。在位于保护膜7中的第3布线层6上的区域中形成具有所希望的开口面积的衬垫开口部分7a。另外，无图示的接合线与衬垫开口部分7a连接，通过该接合线与外部电路进行信号的输入、输出。
由于在具有这样的结构的接合衬垫部分中，层间绝缘膜介于第1布线层2上、和第2布线层4上的各个所规定的区域，因此能够使形成作为电极衬垫作用的第3布线层6的位置较高。并且，能够使第3布线层6的上面、和保护膜7的上面的段差h1较小，也就是说，能够形成较浅的构成接合衬垫部分中的凹部的衬垫开口部分7a。如果形成较浅的衬垫开口部分7a的话，则能够有效地减少在保护膜7发生裂纹的现象，能够提高半导体器件的可靠性。
如上所述，在现有的半导体器件中的接合衬垫部分的结构中，通过在第2布线层4、和第3布线层6之间设置第2层间绝缘层5，来使接合衬垫部分中的衬垫开口部分7a较浅。从而，减少可能在保护膜7产生的裂纹。
《专利文献1》日本特开平5-343466号公报
但是，在现有的半导体器件中的接合衬垫部分的结构中，在探测或者接合时，施加在电极衬垫的负荷所产生的应力，使在电极衬垫的下部形成的绝缘膜产生裂纹。象这样产生裂纹，是因为电极衬垫下部的绝缘膜强度较小，施加在电极衬垫的负荷所产生的应力不能被电极衬垫下部的绝缘膜吸收的缘故。并且，如果产生的裂纹到达了下层的绝缘膜的话，则会使下层的半导体元件发生破损。
具体地说，如图14所示，如果探测针14a与作为电极衬垫作用的第3布线层6接触时，也就是说，如果探测针14a的前端因适当的针压而被压在电极衬垫上时，则探测针14a滑向水平方向14b，同时，探测针14a的前端陷入电极衬垫。因此，能够在探测针14a、与电极衬垫之间获得较低的接触电阻。此时，虽然来自探测针14a的应力，被构成电极衬垫的金属的塑性变形吸收，但是由于探测针14a与电极衬垫多次接触，电极衬垫渐渐变薄，当探测针14a的前端到达电极衬垫的底面附近时，则来自探测针14a的应力施加在电极衬垫的底层结构，产生裂纹14c。故，漏泄的电流沿着产生的裂纹14c流动，因此发生设置在电极衬垫下的电路的动作不良。
发明内容
如前述问题所鉴，本发明的目的在于：提供一种具有防止在接合衬垫部分中产生裂纹的结构的半导体器件及其制造方法。
为了解决所述课题，本发明所涉及的第1半导体器件的特征在于，包括：形成在半导体衬底上的第1绝缘膜、形成在第1绝缘膜上的第1金属图案、形成在第1金属图案上的第2绝缘膜、形成在第2绝缘膜上的第2金属图案、以及形成在第2绝缘膜中且连接第1金属图案和第2金属图案的第3金属图案。第3金属图案，为一个连续的结构体。构成第3金属图案的金属结晶方向主轴，与半导体衬底的主面平行。
根据本发明所涉及的第1半导体器件，由于在第2金属图案的下层形成第3金属图案，因此第2金属图案的底层结构具有很好的强度。特别是，能够使与方向轴正交的由探测产生的应力、或者接合时的应力分散。因此，能够抑制在第2金属图案的下层产生裂纹的现象。
在本发明所涉及的第1半导体器件中，最好构成第3金属图案的金属结晶方向主轴的方位分布，在与半导体衬底的主面平行的面内几乎一样。
这样一来，能够通过第3金属图案使从各个方向的由探测产生的应力、或者接合时的应力分散。所以，能够更进一步地抑制在第2金属图案的下层产生裂纹的现象。
在本发明所涉及的第1半导体器件中，最好构成第3金属图案的金属，为体心正方晶体；构成第3金属图案的金属结晶方向主轴，为〔110〕轴。
这样一来，在具有体心正方结构的金属薄膜中，〔110〕轴方向为很多晶体朝着的方向，对剪应力最强，能够使由探测产生的应力、或者接合时的应力分散。因此，能够更进一步地抑制在第2金属图案的下层产生裂纹的现象。
在本发明所涉及的第1半导体器件中，最好构成第3金属图案的金属，为钨。
在本发明所涉及的第1半导体器件中，最好第3金属图案的空间对称性，在与半导体衬底的主面平行的面内，为3次旋转对称性。
这样一来，能够通过第3金属图案使从各个方向的由探测产生的应力、或者接合时的应力分散。所以，能够更进一步地抑制在第2金属图案的下层产生裂纹的现象。
为了解决所述课题，本发明所涉及的第2半导体器件的特征在于，包括：形成在半导体衬底上的第1绝缘膜、形成在第1绝缘膜上的第1金属图案、形成在第1金属图案上的第2绝缘膜、形成在第2绝缘膜上的第2金属图案、以及形成在第2绝缘膜中且连接第1金属图案和第2金属图案的第3金属图案。第3金属图案，为一个连续的结构体。
根据本发明所涉及的第2半导体器件，由于在第2金属图案的下层形成第3金属图案，因此第2金属图案的底层结构具有很好的强度。所以，例如，能够通过第3金属图案使探测时由探测针的针压产生的应力、或者接合时的应力分散。从而，能够抑制在第2金属图案的下层产生裂纹的现象。
为了解决所述课题，本发明所涉及的第3半导体器件的特征在于，包括：形成在半导体衬底上的第1绝缘膜、形成在第1绝缘膜上的第1金属图案、形成在第1金属图案上的第2绝缘膜、形成在第2绝缘膜上的第2金属图案、以及形成在第2绝缘膜中且连接第1金属图案和第2金属图案的第3金属图案。第3金属图案的空间对称性，在与半导体衬底的主面平行的面内，为3次旋转对称性。
根据本发明所涉及的第3半导体器件，由于在第2金属图案的下层形成第3金属图案，因此第2金属图案的底层结构具有很好的强度。所以，例如，能够通过第3金属图案使探测时由探测针的针压产生的应力、或者接合时的应力分散。从而，能够抑制在第2金属图案的下层产生裂纹的现象。
为了解决所述课题，本发明所涉及的第4半导体器件的特征在于，包括：形成在半导体衬底上的第1绝缘膜、形成在第1绝缘膜上的第1金属图案、形成在第1金属图案上的第2绝缘膜、形成在第2绝缘膜上的第2金属图案、以及形成在第2绝缘膜中且连接第1金属图案和第2金属图案的第3金属图案。第3金属图案，具有蜂窝状结构。
根据本发明所涉及的第4半导体器件，由于在第2金属图案的下层形成第3金属图案，因此第2金属图案的底层结构具有很好的强度。所以，例如，能够通过第3金属图案使探测时由探测针的针压产生的应力、或者接合时的应力分散。从而，能够抑制在第2金属图案的下层产生裂纹的现象。
在本发明所涉及的第2、第3或者第4半导体器件中，最好还包括：形成在第1金属图案的下方、中间夹着第1绝缘膜与第1金属图案绝缘的第1布线。第1金属图案和第1布线之间的电位不同。
在本发明所涉及的第2、第3或者第4半导体器件中，最好还包括：形成在第1金属图案的下方、中间夹着第1绝缘膜与第1金属图案电气地连接的第2布线。第1金属图案和第2布线，通过形成在第1绝缘膜中的连接孔(via)连接在一起。
在本发明所涉及的第2、第3或者第4半导体器件中，最好第1金属图案的面积，大于第2金属图案的面积。
在本发明所涉及的第2、第3或者第4半导体器件中，最好在半导体衬底上的区域中的、从平面布置来看与形成第1金属图案的区域重叠的区域上，形成半导体元件。
这样一来，由于能够在占有半导体芯片中的较大面积的第2金属图案的下方形成半导体元件，因此能够在对半导体元件不进行小型化等的情况下，使用现有的工序大幅度地缩小半导体芯片的面积。
在本发明所涉及的第2、第3或者第4半导体器件中，最好从平面布置来看第3金属图案在形成第2金属图案的区域中占有50％以上的比例。
这样一来，由于第2金属图案的底层结构变得更强，因此能够更进一步地防止裂纹的产生。
在本发明所涉及的第2、第3或者第4半导体器件中，最好构成第1金属图案的金属，为铝或者铜。
在本发明所涉及的第2、第3或者第4半导体器件中，最好构成第2金属图案的金属，为铝或者铜。
在本发明所涉及的第2、第3或者第4半导体器件中，最好构成第3金属图案的金属，为钨或者铜。
并且，为了解决所述课题，本发明所涉及的第1半导体器件的制造方法的特征在于，包括：在半导体衬底上形成第1绝缘膜的工序；在第1绝缘膜上形成第1金属层的工序；通过将第1金属层图案化来形成第1布线和第1衬垫的工序；在第1布线和第1衬垫上形成第2绝缘膜的工序；在第2绝缘膜中同时形成到达第1布线的孔状第1开口部分、和到达第1衬垫的沟状第2开口部分的工序；将金属埋入第1开口部分形成与第1布线连接的第1连接孔，同时，将金属埋入第2开口部分来形成与第1衬垫连接的网状(network)连接孔的工序；在第2绝缘膜、第1连接孔及网状连接孔上形成第2金属层的工序；以及通过将第2金属层图案化来形成与第1连接孔连接的第2布线、和与网状连接孔连接的第2衬垫的工序。网状连接孔为一个连续的结构体。
根据本发明所涉及的第1半导体器件的制造方法，由于在第2衬垫的下层形成网状连接孔，因此第2衬垫的底层结构具有很好的强度。所以，例如，能够通过网状连接孔使探测时由探测针的针压产生的应力、或者接合时的应力分散。从而，能够抑制在第2衬垫的下层产生裂纹的现象。并且，能够在不需追加新的工序的情况下同时形成第1开口部分和第2开口部分。并且，能够在不需追加新的工序的情况下同时形成第1连接孔和网状连接孔。
并且，为了解决所述课题，本发明所涉及的第2半导体器件的制造方法的特征在于，包括：在半导体衬底上形成第1绝缘膜的工序；在第1绝缘膜上形成第1金属层的工序；通过将第1金属层图案化来形成第1布线和第1衬垫的工序；在第1布线和第1衬垫上形成第2绝缘膜的工序；在第2绝缘膜中形成到达第1布线的孔状第1开口部分、和到达第1衬垫的沟状第2开口部分的工序；用同一个工序，将金属埋入第1开口部分来形成与第1布线连接的第1连接孔，同时，将金属埋入第2开口部分来形成与第1衬垫连接的网状连接孔的工序；在第2绝缘膜、第1连接孔及网状连接孔上形成第2金属层的工序；以及通过将第2金属层图案化来形成与第1连接孔连接的第2布线、和与网状连接孔连接的第2衬垫的工序。网状连接孔的空间对称性，在与半导体衬底的主面平行的面内，为3次旋转对称性。
根据本发明所涉及的第2半导体器件的制造方法，由于在第2衬垫的下层形成网状连接孔，因此第2衬垫的底层结构具有很好的强度。所以，例如，能够通过网状连接孔使探测时从各个方向的由探测针的针压产生的应力、或者接合时的应力分散。从而，能够抑制在第2衬垫的下层产生裂纹的现象。并且，能够在不需追加新的工序的情况下同时形成第1开口部分和第2开口部分。并且，能够在不需追加新的工序的情况下同时形成第1连接孔和网状连接孔。
并且，为了解决所述课题，本发明所涉及的第3半导体器件的制造方法的特征在于，包括：在半导体衬底上形成第1绝缘膜的工序；在第1绝缘膜上形成第1金属层的工序；通过将第1金属层图案化来形成第1布线和第1衬垫的工序；在第1布线和第1衬垫上形成第2绝缘膜的工序；在第2绝缘膜中形成到达第1布线的孔状第1开口部分、和到达第1衬垫的沟状第2开口部分的工序；用同一个工序，将金属埋入第1开口部分来形成与第1布线连接的第1连接孔，同时，将金属埋入第2开口部分来形成与第1衬垫连接的网状连接孔的工序；在第2绝缘膜、第1连接孔及网状连接孔上形成第2金属层的工序；以及通过将第2金属层图案化来形成与第1连接孔连接的第2布线、和与网状连接孔连接的第2衬垫的工序。网状连接孔具有蜂窝状结构。
根据本发明所涉及的第3半导体器件的制造方法，由于在第2衬垫的下层形成网状连接孔，因此第2衬垫的底层结构具有很好的强度。所以，例如，能够通过网状连接孔使探测时从各个方向的由探测针的针压产生的应力、或者接合时的应力分散。从而，能够抑制在第2衬垫的下层产生裂纹的现象。并且，能够在不需追加新的工序的情况下同时形成第1开口部分和第2开口部分。并且，能够在不需追加新的工序的情况下同时形成第1连接孔和网状连接孔。
在本发明所涉及的第1、第2或者第3半导体器件的制造方法中，最好第3布线形成在第1衬垫的下方、中间夹着第1绝缘膜与第1衬垫电气绝缘。第1衬垫和第3布线之间的电位不同。
在本发明所涉及的第1、第2或者第3半导体器件的制造方法中，最好第4布线形成在第1衬垫的下方、中间夹着第1绝缘膜与第1衬垫电气地连接。第1衬垫和第4布线，通过形成在第1绝缘膜中的第2连接孔电气地连接在一起。
在本发明所涉及的第1、第2或者第3半导体器件的制造方法中，最好第1衬垫，以该面积大于第2衬垫的面积的形式形成。
在本发明所涉及的第1、第2或者第3半导体器件的制造方法中，最好从平面布置来看，网状连接孔在形成第2衬垫的区域中占有50％以上的比例。
在本发明所涉及的第1、第2或者第3半导体器件的制造方法中，最好构成第1金属层的金属，为铝或者铜。
在本发明所涉及的第1、第2或者第3半导体器件的制造方法中，最好构成第2金属层的金属，为铝或者铜。
在本发明所涉及的第1、第2或者第3半导体器件的制造方法中，最好第1连接孔、和网状连接孔，由钨或者铜构成。
(发明的效果)
根据本发明所涉及的半导体器件，由于在第2金属图案的下层形成第3金属图案(网状连接孔)，因此第2金属图案的底层结构具有很好的强度。所以，例如，能够通过第3金属图案(网状连接孔)使探测时由探测针的针压产生的应力、或者接合时的应力分散。从而，能够抑制在第2金属图案的下层产生裂纹的现象。
根据本发明所涉及的半导体器件的制造方法，由于在第2衬垫的下层形成网状连接孔，因此第2衬垫的底层结构具有很好的强度。所以，例如，能够通过网状连接孔使探测时由探测针的针压产生的应力、或者接合时的应力分散。从而，能够抑制在第2衬垫的下层产生裂纹的现象。并且，由于能够同时形成第1开口部分和第2开口部分，且同时形成第1连接孔和网状连接孔，因此能够在不需追加新的工序的情况下形成第1连接孔，且形成由连续的结构体构成的网状连接孔。
附图的简单说明
图1为表示本发明的一实施例所涉及的半导体器件的结构的剖面图。
图2为表示本发明的一实施例所涉及的半导体器件的结构的平面图，具体地说，为图1中的II-II线中的平面图。
图3为连接孔面积率和裂纹产生率的关系图。
图4(a)～图4(c)为表示用于说明裂纹产生率和连接孔的结构例的关系的连接孔结构的平面图。
图5(a)～图5(c)为表示本发明的一实施例所涉及的半导体器件的制造方法的重要工序的剖面图。
图6(a)～图6(b)为表示本发明的一实施例所涉及的半导体器件的制造方法的重要工序的剖面图。
图7(a)及图7(b)为表示本发明的一实施例所涉及的半导体器件的制造方法的重要工序的剖面图。
图8为表示本发明的一实施例所涉及的半导体器件的制造方法的重要工序的剖面图。
图9(a)为表示本发明的一实施例中的网状连接孔的结构例的立体图；图9(b)为表示本发明的一实施例中的网状连接孔的结构例的平面图。
图10为表示为了说明第1开口部分和第4层间绝缘膜上的钨膜的膜厚的关系而使用的在第1开口部分埋入钨的状态的剖面图。
图11为为了说明第1开口部分和第2开口部分的关系而使用的网状连接孔的平面图。
图12为具有现有的电极衬垫部分的半导体器件的剖面图。
图13为具有现有的电极衬垫部分的半导体器件的平面图。
图14为表示在具有现有的电极衬垫部分的半导体器件上形成裂纹的状态的剖面图。
(符号的说明)
101-硅衬底；102-扩散层；103-元件隔离绝缘膜；104-栅极绝缘膜；105-栅极电极；106-侧壁；107-第1层间绝缘膜；108-第1连接孔；109-第1布线；110-第2层间绝缘膜；111-第2连接孔；112-第2布线；113-第3层间绝缘膜；114-第3连接孔；115-第3布线；116-第1衬垫；117(117a、117b)-第4层间绝缘膜；117c-第1开口部分；117d-第2开口部分；118-第4连接孔；119-网状连接孔；119a、119b-连接孔；120-第4布线；121-第2衬垫；122-保护膜；122a-衬垫开口部分；4A-进入方向；Rv-半径；Tw-膜厚；L1-中心线；P1-交叉点；Rh-距离。
具体实施方式
以下，参照附图对本发明的一实施例加以说明。
首先，参照图1～图4对本发明的一实施例所涉及的半导体器件的结构加以说明。
图1为表示本发明的一实施例所涉及的半导体器件的结构的剖面图。
如图1所示，在硅衬底101的表层部分形成扩散层102。在硅衬底101上的被元件隔离绝缘膜103区划的元件形成区域上，依次形成栅极绝缘膜104、和栅极电极105，在栅极绝缘膜104及栅极电极105的侧面形成侧壁106。在硅衬底101上，形成覆盖栅极绝缘膜104、栅极电极105及侧壁106的第1层间绝缘膜107。在第1层间绝缘膜107中形成电气地连接扩散层102和后述的第1布线109的第1连接孔108。
并且，如图1所示，在第1层间绝缘膜107上形成第1布线109，还形成覆盖第1布线109的第2层间绝缘膜110。在第2层间绝缘膜110中，形成电气地连接第1布线109和后述的第2布线112的第2连接孔111。
并且，如图1所示，在第2层间绝缘膜110上形成第2布线112，还形成覆盖第2布线112的第3层间绝缘膜113。在第3层间绝缘膜113中，形成电气地连接第2布线112和后述的第3布线115或者第1衬垫116的第3连接孔114。
并且，如图1所示，在第3层间绝缘膜113上形成第3布线115和第1衬垫116，还形成覆盖第3布线115和第1衬垫116的第4层间绝缘膜117。在第4层间绝缘膜117中，形成电气地连接第3布线115和后述的第4布线120的第4连接孔118，同时，形成电气地连接第1衬垫116和后述的第2衬垫121的网状连接孔119。
并且，如图1所示，在第4层间绝缘膜117上，形成与第4连接孔118电气连接的第4布线120的同时，形成与网状连接孔119电气连接的第2衬垫121。在第4层间绝缘膜117上，形成覆盖第4布线120和第2衬垫121的保护膜122，在保护膜122中形成到达第2衬垫121的衬垫开口部分122a。
另外，在本实施例中，虽然第1衬垫116通过第3连接孔114与第2布线112连接，且与下层的半导体元件导通，但是也可以使第1衬垫116和第3布线115直接连接，也可以使第2衬垫121和第4布线120直接连接。
这里，第1连接孔108、第2连接孔111、第3连接孔114、第4连接孔118、及网状连接孔119，由钨构成。并且，第1布线109、第2布线112、第3布线115、第4布线120、第1衬垫116、及第2衬垫121，由铝构成。
以下，对图1所示的网状连接孔119加以具体地说明。
首先，参照图2对图1所示的网状连接孔119的结构加以具体地说明。图2为图1所示的II-II线中的平面图，表示网状连接孔119的结构。
如图2所示，网状连接孔119，为在第4绝缘膜117中形成沟状开口部分之后，再通过将钨埋入该沟状开口部分形成的一个连续的结构体。具体地说，网状连接孔119，如图2所示，具有蜂窝状结构，也就是，具有没有间断地将钨埋入蜂巢的结构。由于网状连接孔119具有这样的结构，因此接合衬垫部分能够对探测或者接合时施加在第2衬垫121的负荷保持较好的强度，从而能够防止接合衬垫部分中的裂纹的产生。所以，即使在第1衬垫116的下层形成具有与第3布线115和第1衬垫116的电位不同的电位的第2布线112，也不会产生漏电流。因此，即使在位于第1衬垫116的下层的区域形成半导体元件等，也能够正常地动作。
并且，最好以第1衬垫116大于第2衬垫121的形式形成第1衬垫116、和第2衬垫121。也就是说，通过以第1衬垫116上面的面积大于第2衬垫121上面的面积的形式形成第1衬垫116、和第2衬垫121，能够更进一步地获得防止产生裂纹的效果。这是因为当第2衬垫121和第1衬垫116的边缘平齐时，甚至于第2布线112的边缘也平齐时，第2衬垫121的底层结构的强度对于由施加在第2衬垫121的负荷所产生的应力变弱，通过使第1衬垫116上面的面积形成得大于第2衬垫121上面的面积，能够防止第2衬垫121的底层结构的强度变弱之故。
其次，参照图3及图4对存在于图1所示的第1衬垫116、和第2衬垫121之间的第4层间绝缘膜117的连接孔的面积率和裂纹产生率的关系加以说明。
图3为连接孔的面积率和裂纹产生率的关系图，图4(a)～图4(c)为表示连接孔的结构例的平面图。
在图3中，图形3a表示在形成与第4层间绝缘膜117a平行设置的多个线形连接孔119a的情况下，使探测针从进入方向4A对着连接孔119a垂直移动时的关系，如图4(a)所示。并且，图形3b表示在形成与第4层间绝缘膜117b平行设置的多个线形连接孔119b的情况下，使探测针从进入方向4A对着连接孔119b平行移动时的关系，如图4(b)所示。并且，图形3c表示在形成具有本实施例所涉及的蜂窝状结构的网状连接孔119的情况下，使探测针从进入方向4A移动时的关系，如图4(c)所示。
在图形3a所示的情况下，即使让连接孔119a在第1衬垫116上面的面积中占有的面积率增大，实际上也不能使裂纹产生率为0％。而在图形3b所示的情况下，通过让连接孔119b占第1衬垫116上面的面积的40％，且在图形3c所示的情况下，通过让网状连接孔119占第1衬垫116上面的面积的48％，很明显，能够使裂纹产生率为0％。另外，在这里，将第1衬垫116用为比较对象加以了说明，但从如图1所示的结构也明确表示，将第2衬垫121用为比较对象时也一样。
这样一来，图3所示的结果表明：可以认为如果使所述的连接孔的面积率增大，则使第2衬垫121的底层结构的强度增强，从而使裂纹产生率降低。并且，很明显，由于如图4(a)所示，当连接孔119a和探测针的进入方向4A正交时裂纹产生率较高，如图4(b)所示，当连接孔119b和探测针的进入方向4A平行时裂纹产生率较低，因此在图4(a)及图4(b)的情况下，裂纹产生率存在各向异性(anisotropy，裂纹产生率因方向不同而不同)。
这样的裂纹产生率的各向异性，在使用通过CVD法充填钨(W)形成连接孔的情况下，更加显著。是因为当采用体心正方晶体(bcc)结构的钨时，为该钨的结晶方向轴的〔110〕轴存在于和硅衬底101的主面平行的面内，且与连接孔119a及连接孔119b的长度方向正交之故，以后将用图9(a)进行说明。也就是说，发现：钨沿着为结晶方向轴的〔110〕轴呈纤维状生长，虽然对和纤维状生长的方向(〔110〕轴)正交的剪应力较强，但由于对和纤维状生长的方向(〔110〕轴)平行的剪应力较弱，因此如上所述，在裂纹产生率发生各向异性(裂纹产生率因方向不同而不同)。
因此，为了解决在裂纹产生率发生各向异性，发现：将构成的一个连续的结构体(网状)作为连接孔的形状，并且，通过使为构成连接孔的钨结晶方向轴的〔110〕轴的方位分布在与硅衬底101的主面平行的面内几乎一样，能够解决裂纹产生率的各向异性的发生，在以后将用图9(b)进行说明。例如，如图4(c)所示，如果使用具有在与硅衬底101的主面平行的面内的空间对称性为3次旋转对称性(3-fold summetry)的蜂窝状结构的网状连接孔119作为连接孔的话，则由于为构成网状连接孔119的钨结晶方向轴的〔110〕轴的方位分布在与硅衬底101的主面平行的面内实质上一样，因此不发生裂纹产生率的各向异性。
所以，在图4(c)所示的情况下，即使探测针的进入方向4A为各个方向，由于能够使施加在网状连接孔119的应力分散，因此能够使第2衬垫121的底层结构具有能够抑制裂纹产生的强度。并且，虽然当形成一般的线状连接孔时，以连接孔的面积率占第1衬垫116上面的面积的50％以上的形式设置连接孔，在整个工艺上并不容易，但是如果形成具有蜂窝状结构的网状连接孔119时，以网状连接孔119的面积率占第1衬垫116上面的面积的50％以上的形式设置网状连接孔119很容易。因此，由于能够防止接合衬垫部分中的裂纹的产生，因此能够消除半导体器件的不良。
以下，参照图5(a)～图5(c)、图6(a)及图6(b)、图7(a)及图7(b)、和图8对本发明的一实施例所涉及的半导体器件的制造方法加以说明。
图5(a)～图5(c)、图6(a)及图6(b)、图7(a)及图7(b)、和图8为表示本发明的一实施例所涉及的半导体器件的制造方法的主要工序剖面图。
首先，如图5(a)所示，在硅衬底101的表层部分形成扩散层102，在硅衬底101上的被元件隔离绝缘膜103区划的元件形成区域上，依次形成栅极绝缘膜104、和栅极电极105，并且，在栅极绝缘膜104及栅极电极105的侧面形成侧壁106。然后，在硅衬底101上，形成覆盖栅极绝缘膜104、栅极电极105及侧壁106的第1层间绝缘膜107。接着，在第1层间绝缘膜107中形成用于电气地连接扩散层102和后述的第1布线109的第1连接孔108。接着，在第1层间绝缘膜107上形成第1布线层后，对该第1布线层图案化形成第1布线109。其次，在第1层间绝缘膜107上形成覆盖第1布线109的第2层间绝缘膜110。
其次，如图5(b)所示，在第2层间绝缘膜110中形成用于电气地连接第1布线109和后述的第2布线112的第2连接孔111。接着，在第2层间绝缘膜110上形成第2布线层后，对该第2布线层图案化形成第2布线112。其次，在第2层间绝缘膜110上形成覆盖第2布线112的第3层间绝缘膜113。
其次，如图5(c)所示，在第3层间绝缘膜113中，形成用于电气地连接第2布线112和后述的第3布线115或者第1衬垫116的第3连接孔114。
其次，如图6(a)所示，在第3层间绝缘膜113上形成由铝构成的第3布线层后，通过对该第3布线层图案化来形成分别与第3连接孔114电气地连接的第3布线115及第1衬垫116。接着，在第3层间绝缘膜113上形成覆盖第3布线115及第1衬垫116的第4层间绝缘膜117。
其次，如图6(b)所示，在第4层间绝缘膜117中，形成到达第3布线115的孔状第1开口部分117c，同时形成到达第1衬垫116的沟状第2开口部分117d。另外，第2开口部分117d仅在第1衬垫116上形成。
其次，如图7(a)所示，在将钨埋入第1开口部分117c及第2开口部分117d后，除去沉积在第1开口部分117c及第2开口部分117d的内部以外的钨。据此，形成用于电气地连接第3布线115和后述的第4布线120的第4连接孔118，同时，形成用于电气地连接第1衬垫116和后述的第2衬垫121的网状连接孔119。另外，能够对于第4连接孔118及网状连接孔119不使用单独的工序，而在同一个工序中同时形成。
其次，如图7(b)所示，在第4层间绝缘膜117上形成由铝构成的第4布线层后，通过对该第4布线层图案化，来形成通过第4连接孔118与第3布线115电气地连接的第4布线120、以及通过网状连接孔119与第1衬垫116电气地连接的第2衬垫121。
其次，如图8所示，在第4层间绝缘膜117上形成覆盖第4布线120、及第2衬垫121的保护膜122。然后，在保护膜122中形成到达第2衬垫121的上面的衬垫开口部分122a。
这里，如上所述，网状连接孔119形成在第2衬垫121、和第1衬垫116之间，最好从平面布置来看，在衬垫开口部分122a的正下方形成的网状连接孔119占形成衬垫开口部分122a的区域的50％以上的比例。据此，能够确保探测或者接合时对于施加在露出衬垫开口部分122a的第2衬垫121的负荷的强度。因此，能够防止在第2衬垫121的底层产生裂纹。
图9(a)为将图8所示的II-II线中的剖面的一部分放大的立体图；图9(b)为图8所示的II-II线中的平面图。
如图9(a)所示，在第1衬垫116上形成的网状连接孔119，当为通过CVD法充填钨(W)形成的连接孔时，该钨采用体心正方晶体(bcc)结构，并且为钨结晶方向轴的〔110〕轴存在于和硅衬底101的主面平行的面内(图中的箭头标记)。
并且，如图9(b)所示，作为网状连接孔119，当为具有在与硅衬底101的主面平行的面内的空间对称性为3次旋转对称性(3-fold symmetry)的蜂窝状连接孔时，由于为构成网状连接孔119的钨结晶方向轴的〔110〕轴的方位分布，在与硅衬底101的主面平行的面内(图中的箭头标记)实质上一样，因此对于从各个方向的探测或者接合时施加的负荷，能够确保第2衬垫121的底层结构的强度。故，能够防止在第2衬垫121的底层产生裂纹。
并且，为了使网状连接孔119和第4连接孔118同时形成，以第4连接孔118的直径为标准，来规定用于形成网状连接孔119的沟状第2开口部分117d的宽度。参照图10及图11对该点加以说明。
图10表示以将形成在第4层间绝缘膜117的孔状第1开口部分117c的内部埋住的形式沉积钨膜的状态。此时，当第1开口部分117c的半径Rv，大于或等于在第4层间绝缘膜117上沉积的钨膜150的膜厚Tw的值时，在第4连接孔118的中心产生了空洞。因此，所沉积的钨膜150的膜厚Tw，必须在第4层间绝缘膜117上沉积得大于或等于第1开口部分117c的半径Rv的值。
并且，图11表示用于形成具有蜂窝状结构的网状连接孔119的沟状第2开口部分117d。第2开口部分117d的各个中心线L1的交叉点P1，为距第4层间绝缘膜117的距离最大(距离Rh)的点。距离Rh、第1开口部分117c的半径Rv及钨膜150的膜厚Tw的关系，必须为Rv≤Rh＜Tw。这里，如果使距离Rh增大，则必须使钨膜150的膜厚Tw增大。此时，由于将在第4层间绝缘膜117上沉积的钨膜150研磨的研磨量增加，因此制造成本增大。故，最好距离Rh和半径Rv大小相同。通过在满足这种关系的条件下实施制造工序，能够同时形成第4连接孔118和网状连接孔119。
根据本实施例所涉及的半导体器件及其制造方法，如上所述，由于能够抑制在第2衬垫121的底层产生裂纹，因此在本实施例所涉及的半导体器件及其制造方法中，实现了在占有半导体芯片上的很大面积的第2衬垫121的下方形成半导体元件的结构。故，根据本实施例所涉及的半导体器件及其制造方法，能够在对半导体元件不进行小型化等的情况下，用现有的工序大幅度地缩小半导体芯片的面积。
另外，虽然在本实施例所涉及的半导体器件及其制造方法中，对用钨形成连接孔或者网状连接孔的情况，并且用铝形成布线或者衬垫的情况加以了说明，但是也可以用铜形成连接孔、网状连接孔、布线及衬垫中的全部或者任何一个。并且，当用铜形成连接孔、网状连接孔、布线及衬垫时，也能够使用单道金属镶嵌法或者双道金属镶嵌法中的任何一个方法。
(工业上的利用可能性)
如上所述，本发明对于具有在半导体元件上形成衬垫的POE(Pad onelement)型探针衬垫的半导体器件中的电极衬垫与布线层的连接结构有用。

Claims (26)

1、一种半导体器件，其特征在于：
包括：形成在半导体衬底上的第1绝缘膜、
形成在第1绝缘膜上的第1金属图案、
形成在所述第1金属图案上的第2绝缘膜、
形成在所述第2绝缘膜上的第2金属图案、以及
形成在所述第2绝缘膜中且连接所述第1金属图案和所述第2金属图案的第3金属图案；
所述第3金属图案、为一个连续的结构体；
构成所述第3金属图案的金属结晶方向主轴、与所述半导体衬底的主面平行。
2、根据权利要求1所述的半导体器件，其特征在于：
构成所述第3金属图案的金属结晶方向主轴的方位分布，在与所述半导体衬底的主面平行的面内几乎一样。
3、根据权利要求2所述的半导体器件，其特征在于：
构成所述第3金属图案的金属，为体心正方晶体；
构成所述第3金属图案的金属结晶方向主轴，为〔110〕轴。
4、根据权利要求3所述的半导体器件，其特征在于：
构成所述第3金属图案的金属，为钨。
5、根据权利要求1所述的半导体器件，其特征在于：
所述第3金属图案的空间对称性，在与所述半导体衬底的主面平行的面内，为3次旋转对称性。
6、一种半导体器件，其特征在于：
包括：形成在半导体衬底上的第1绝缘膜、
形成在第1绝缘膜上的第1金属图案、
形成在所述第1金属图案上的第2绝缘膜、
形成在所述第2绝缘膜上的第2金属图案、以及
形成在所述第2绝缘膜中且连接所述第1金属图案和所述第2金属图案的第3金属图案；
所述第3金属图案、为一个连续的结构体。
7、一种半导体器件，其特征在于：
包括：形成在半导体衬底上的第1绝缘膜、
形成在第1绝缘膜上的第1金属图案、
形成在所述第1金属图案上的第2绝缘膜、
形成在所述第2绝缘膜上的第2金属图案、以及
形成在所述第2绝缘膜中且连接所述第1金属图案和所述第2金属图案的第3金属图案；
所述第3金属图案的空间对称性，在与所述半导体衬底的主面平行的面内，为3次旋转对称性。
8、一种半导体器件，其特征在于：
包括：形成在半导体衬底上的第1绝缘膜、
形成在第1绝缘膜上的第1金属图案、
形成在所述第1金属图案上的第2绝缘膜、
形成在所述第2绝缘膜上的第2金属图案、以及
形成在所述第2绝缘膜中且连接所述第1金属图案和所述第2金属图案的第3金属图案；
所述第3金属图案，具有蜂窝状结构。
9、根据权利要求6、7或者8所述的半导体器件，其特征在于：
还包括：形成在所述第1金属图案的下方、中间夹着所述第1绝缘膜与所述第1金属图案绝缘的第1布线；
所述第1金属图案和所述第1布线之间的电位不同。
10、根据权利要求6、7或者8所述的半导体器件，其特征在于：
还包括：形成在所述第1金属图案的下方、中间夹着所述第1绝缘膜与所述第1金属图案电气地连接的第2布线；
所述第1金属图案和所述第2布线，通过形成在所述第1绝缘膜中的连接孔连接在一起。
11、根据权利要求6、7或者8所述的半导体器件，其特征在于：
所述第1金属图案的面积，大于所述第2金属图案的面积。
12、根据权利要求6、7或者8所述的半导体器件，其特征在于：
在半导体衬底上的区域中的、从平面布置来看与形成所述第1金属图案的区域重叠的区域上，形成半导体元件。
13、根据权利要求6、7或者8所述的半导体器件，其特征在于：
从平面布置来看，所述第3金属图案在形成所述第2金属图案的区域中占有50％以上的比例。
14、根据权利要求6、7或者8所述的半导体器件，其特征在于：
构成所述第1金属图案的金属，为铝或者铜。
15、根据权利要求6、7或者8所述的半导体器件，其特征在于：
构成所述第2金属图案的金属，为铝或者铜。
16、根据权利要求6、7或者8所述的半导体器件，其特征在于：
构成所述第3金属图案的金属，由钨或者铜构成。
17、一种半导体器件的制造方法，其特征在于：
包括：在半导体衬底上形成第1绝缘膜的工序，
在第1绝缘膜上形成第1金属层的工序，
通过将所述第1金属层图案化来形成第1布线和第1衬垫的工序，
在所述第1布线和所述第1衬垫上形成第2绝缘膜的工序，
在所述第2绝缘膜中同时形成到达所述第1布线的孔状第1开口部分、和到达所述第1衬垫的沟状第2开口部分的工序，
将金属埋入所述第1开口部分形成与所述第1布线连接的第1连接孔、同时、将所述金属埋入所述第2开口部分形成与所述第1衬垫连接的网状连接孔的工序，
在所述第2绝缘膜、所述第1连接孔及所述网状连接孔上形成第2金属层的工序，以及
通过将所述第2金属层图案化来形成与所述第1连接孔连接的第2布线、和与所述网状连接孔连接的第2衬垫的工序；
所述网状连接孔为一个连续的结构体。
18、一种半导体器件的制造方法，其特征在于：
包括：在半导体衬底上形成第1绝缘膜的工序，
在第1绝缘膜上形成第1金属层的工序，
通过将所述第1金属层图案化来形成第1布线和第1衬垫的工序，
在所述第1布线和所述第1衬垫上形成第2绝缘膜的工序，
在所述第2绝缘膜中形成到达所述第1布线的孔状第1开口部分、和到达所述第1衬垫的沟状第2开口部分的工序，
用同一个工序，将金属埋入所述第1开口部分形成与所述第1布线连接的第1连接孔、同时、将所述金属埋入所述第2开口部分形成与所述第1衬垫连接的网状连接孔的工序，
在所述第2绝缘膜、所述第1连接孔及所述网状连接孔上形成第2金属层的工序，以及
通过将所述第2金属层图案化来形成与所述第1连接孔连接的第2布线、和与所述网状连接孔连接的第2衬垫的工序；
所述网状连接孔的空间对称性，在与所述半导体衬底的主面平行的面内，为3次旋转对称性。
19、一种半导体器件的制造方法，其特征在于：
包括：在半导体衬底上形成第1绝缘膜的工序，
在第1绝缘膜上形成第1金属层的工序，
通过将所述第1金属层图案化来形成第1布线和第1衬垫的工序，
在所述第1布线和所述第1衬垫上形成第2绝缘膜的工序，
在所述第2绝缘膜中形成到达所述第1布线的孔状第1开口部分、和到达所述第1衬垫的沟状第2开口部分的工序，
用同一个工序，将金属埋入所述第1开口部分形成与所述第1布线连接的第1连接孔、同时、将所述金属埋入所述第2开口部分形成与所述第1衬垫连接的网状连接孔的工序，
在所述第2绝缘膜、所述第1连接孔及所述网状连接孔上形成第2金属层的工序，以及
通过将所述第2金属层图案化来形成与所述第1连接孔连接的第2布线、和与所述网状连接孔连接的第2衬垫的工序；
所述网状连接孔具有蜂窝状结构。
20、根据权利要求17、18或者19所述的半导体器件的制造方法，其特征在于：
第3布线形成在所述第1衬垫的下方、中间夹着所述第1绝缘膜与所述第1衬垫电气绝缘；
所述第1衬垫和所述第3布线之间的电位不同。
21、根据权利要求17、18或者19所述的半导体器件的制造方法，其特征在于：
第4布线形成在所述第1衬垫的下方、中间夹着所述第1绝缘膜与所述第1衬垫电气地连接；
所述第1衬垫和所述第4布线，通过形成在第1绝缘膜中的第2连接孔电气地连接在一起。
22、根据权利要求17、18或者19所述的半导体器件的制造方法，其特征在于：
所述第1衬垫，以该面积大于所述第2衬垫的面积的形式形成。
23、根据权利要求17、18或者19所述的半导体器件的制造方法，其特征在于：
从平面设置来看，所述网状连接孔在形成所述第2衬垫的区域中占有50％以上的比例。
24、根据权利要求17、18或者19所述的半导体器件的制造方法，其特征在于：
构成所述第1金属层的金属，为铝或者铜。
25、根据权利要求17、18或者19所述的半导体器件的制造方法，其特征在于：
构成所述第2金属层的金属，为铝或者铜。
26、根据权利要求17、18或者19所述的半导体器件的制造方法，其特征在于：
所述第1连接孔、和所述网状连接孔，由钨或者铜构成。
CN2004100826041A 2003-09-26 2004-09-21 半导体器件及其制造方法 Expired - Fee Related CN1601735B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2003-335267 2003-09-26
JP2003335267 2003-09-26
JP2003335267 2003-09-26

Publications (2)

Publication Number Publication Date
CN1601735A true CN1601735A (zh) 2005-03-30
CN1601735B CN1601735B (zh) 2010-06-23

Family

ID=34191523

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2004100826041A Expired - Fee Related CN1601735B (zh) 2003-09-26 2004-09-21 半导体器件及其制造方法

Country Status (6)

Country Link
US (2) US7312530B2 (zh)
EP (1) EP1519411A3 (zh)
JP (1) JP4630919B2 (zh)
KR (1) KR100626923B1 (zh)
CN (1) CN1601735B (zh)
TW (1) TWI265581B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7598569B2 (en) 2005-06-23 2009-10-06 Seiko Epson Corporation Semiconductor device
US7649260B2 (en) 2005-07-06 2010-01-19 Seiko Epson Corporation Semiconductor device
US7777334B2 (en) 2005-07-06 2010-08-17 Seiko Epson Corporation Semiconductor device having active element formation region provided under a bump pad
US7936064B2 (en) 2005-07-19 2011-05-03 Seiko Epson Corporation Semiconductor device
CN104253099A (zh) * 2013-06-27 2014-12-31 台湾积体电路制造股份有限公司 用于半导体器件的焊盘结构布局
CN104576581A (zh) * 2013-10-10 2015-04-29 中芯国际集成电路制造(上海)有限公司 一种接合焊盘结构
CN111584450A (zh) * 2020-05-26 2020-08-25 四川中微芯成科技有限公司 用于引线键合的io焊垫结构

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7692315B2 (en) * 2002-08-30 2010-04-06 Fujitsu Microelectronics Limited Semiconductor device and method for manufacturing the same
US7081679B2 (en) * 2003-12-10 2006-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for reinforcing a bond pad on a chip
US7241636B2 (en) * 2005-01-11 2007-07-10 Freescale Semiconductor, Inc. Method and apparatus for providing structural support for interconnect pad while allowing signal conductance
US7646087B2 (en) * 2005-04-18 2010-01-12 Mediatek Inc. Multiple-dies semiconductor device with redistributed layer pads
US20060244156A1 (en) * 2005-04-18 2006-11-02 Tao Cheng Bond pad structures and semiconductor devices using the same
JP4605378B2 (ja) 2005-07-13 2011-01-05 セイコーエプソン株式会社 半導体装置
JP2007036021A (ja) * 2005-07-28 2007-02-08 Seiko Epson Corp 半導体装置
JP2007087975A (ja) * 2005-09-16 2007-04-05 Ricoh Co Ltd 半導体装置
US7808117B2 (en) * 2006-05-16 2010-10-05 Freescale Semiconductor, Inc. Integrated circuit having pads and input/output (I/O) cells
US20070267748A1 (en) * 2006-05-16 2007-11-22 Tran Tu-Anh N Integrated circuit having pads and input/output (i/o) cells
US7573115B2 (en) * 2006-11-13 2009-08-11 International Business Machines Corporation Structure and method for enhancing resistance to fracture of bonding pads
JP2008177249A (ja) * 2007-01-16 2008-07-31 Sharp Corp 半導体集積回路のボンディングパッド、その製造方法、半導体集積回路、並びに電子機器
JP2008258258A (ja) * 2007-04-02 2008-10-23 Sanyo Electric Co Ltd 半導体装置
KR101349373B1 (ko) * 2007-07-31 2014-01-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20100072624A1 (en) * 2008-09-19 2010-03-25 United Microelectronics Corp. Metal interconnection
JP2010093161A (ja) * 2008-10-10 2010-04-22 Panasonic Corp 半導体装置
US8084858B2 (en) 2009-04-15 2011-12-27 International Business Machines Corporation Metal wiring structures for uniform current density in C4 balls
US8278733B2 (en) * 2009-08-25 2012-10-02 Mediatek Inc. Bonding pad structure and integrated circuit chip using such bonding pad structure
US8748305B2 (en) 2009-11-17 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Pad structure for semiconductor devices
JP5383446B2 (ja) * 2009-11-18 2014-01-08 パナソニック株式会社 半導体装置
US20110156260A1 (en) * 2009-12-28 2011-06-30 Yu-Hua Huang Pad structure and integrated circuit chip with such pad structure
US8659170B2 (en) * 2010-01-20 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having conductive pads and a method of manufacturing the same
KR101046673B1 (ko) * 2010-01-25 2011-07-05 주식회사 티엘아이 파손 가능성을 저감하는 반도체 칩의 본딩 패드
KR101184375B1 (ko) * 2010-05-10 2012-09-20 매그나칩 반도체 유한회사 패드 영역의 크랙 발생을 방지하는 반도체 장치 및 그 제조 방법
US8664113B2 (en) * 2011-04-28 2014-03-04 GlobalFoundries, Inc. Multilayer interconnect structure and method for integrated circuits
US9041204B2 (en) * 2012-03-30 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding pad structure with dense via array
US9699897B2 (en) 2012-09-28 2017-07-04 Taiwan Semiconductor Manufacturing Company Limited Pad structure
FR2996354A1 (fr) * 2012-10-01 2014-04-04 St Microelectronics Crolles 2 Dispositif semiconducteur comprenant une structure d'arret de fissure
US9538633B2 (en) * 2012-12-13 2017-01-03 Nvidia Corporation Passive cooling system integrated into a printed circuit board for cooling electronic components
JP2014212276A (ja) * 2013-04-22 2014-11-13 日本電波工業株式会社 複合電子部品
US20150206855A1 (en) * 2014-01-22 2015-07-23 Mediatek Inc. Semiconductor package
US9245846B2 (en) * 2014-05-06 2016-01-26 International Business Machines Corporation Chip with programmable shelf life
US10804153B2 (en) 2014-06-16 2020-10-13 STATS ChipPAC Pte. Ltd. Semiconductor device and method to minimize stress on stack via
JP6420721B2 (ja) * 2014-07-09 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9673287B2 (en) * 2014-12-15 2017-06-06 Infineon Technologies Americas Corp. Reliable and robust electrical contact
US10038025B2 (en) 2015-12-29 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Via support structure under pad areas for BSI bondability improvement
EP3418706B1 (en) * 2016-02-15 2024-06-19 Kyocera Corporation Pressure sensor
US10192832B2 (en) * 2016-08-16 2019-01-29 United Microelectronics Corp. Alignment mark structure with dummy pattern
US10056332B2 (en) * 2016-09-05 2018-08-21 Renesas Electronics Corporation Electronic device with delamination resistant wiring board
KR20220058757A (ko) 2020-10-30 2022-05-10 삼성디스플레이 주식회사 표시 장치
US11308257B1 (en) 2020-12-15 2022-04-19 International Business Machines Corporation Stacked via rivets in chip hotspots

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6439035A (en) * 1987-08-04 1989-02-09 Nec Corp Semiconductor device
JP2718854B2 (ja) 1992-06-10 1998-02-25 株式会社東芝 半導体装置
JP2916326B2 (ja) 1992-06-11 1999-07-05 三菱電機株式会社 半導体装置のパッド構造
JP3432284B2 (ja) * 1994-07-04 2003-08-04 三菱電機株式会社 半導体装置
JP3457123B2 (ja) * 1995-12-07 2003-10-14 株式会社リコー 半導体装置
US5764485A (en) * 1996-04-19 1998-06-09 Lebaschi; Ali Multi-layer PCB blockade-via pad-connection
US5700735A (en) * 1996-08-22 1997-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bond pad structure for the via plug process
US6507989B1 (en) * 1997-03-13 2003-01-21 President And Fellows Of Harvard College Self-assembly of mesoscale objects
US6143396A (en) 1997-05-01 2000-11-07 Texas Instruments Incorporated System and method for reinforcing a bond pad
JP2964999B2 (ja) * 1997-06-13 1999-10-18 日本電気株式会社 半導体装置及びその製造方法
KR100267105B1 (ko) * 1997-12-09 2000-11-01 윤종용 다층패드를구비한반도체소자및그제조방법
JPH11261010A (ja) * 1998-03-13 1999-09-24 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6448650B1 (en) * 1998-05-18 2002-09-10 Texas Instruments Incorporated Fine pitch system and method for reinforcing bond pads in semiconductor devices
US6552438B2 (en) * 1998-06-24 2003-04-22 Samsung Electronics Co. Integrated circuit bonding pads including conductive layers with arrays of unaligned spaced apart insulating islands therein and methods of forming same
US6163074A (en) * 1998-06-24 2000-12-19 Samsung Electronics Co., Ltd. Integrated circuit bonding pads including intermediate closed conductive layers having spaced apart insulating islands therein
KR100319896B1 (ko) 1998-12-28 2002-01-10 윤종용 반도체 소자의 본딩 패드 구조 및 그 제조 방법
JP2000106397A (ja) * 1998-07-31 2000-04-11 Sony Corp 半導体装置における配線構造及びその形成方法
JP2974022B1 (ja) * 1998-10-01 1999-11-08 ヤマハ株式会社 半導体装置のボンディングパッド構造
US6037668A (en) * 1998-11-13 2000-03-14 Motorola, Inc. Integrated circuit having a support structure
JP2000195896A (ja) 1998-12-25 2000-07-14 Nec Corp 半導体装置
TW430935B (en) * 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
US6031293A (en) * 1999-04-26 2000-02-29 United Microelectronics Corporation Package-free bonding pad structure
JP2001085465A (ja) 1999-09-16 2001-03-30 Matsushita Electronics Industry Corp 半導体装置
JP2001203329A (ja) 2000-01-18 2001-07-27 Toshiba Corp 半導体装置およびその製造方法
JP2001313293A (ja) * 2000-05-01 2001-11-09 Seiko Epson Corp 半導体装置
US6411492B1 (en) * 2000-05-24 2002-06-25 Conexant Systems, Inc. Structure and method for fabrication of an improved capacitor
JP2002016069A (ja) 2000-06-29 2002-01-18 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6477054B1 (en) * 2000-08-10 2002-11-05 Tektronix, Inc. Low temperature co-fired ceramic substrate structure having a capacitor and thermally conductive via
US6586839B2 (en) 2000-08-31 2003-07-01 Texas Instruments Incorporated Approach to structurally reinforcing the mechanical performance of silicon level interconnect layers
JP2002118235A (ja) * 2000-10-10 2002-04-19 Mitsubishi Electric Corp 半導体装置、半導体製造方法、および半導体製造用マスク
JP3408527B2 (ja) 2000-10-26 2003-05-19 松下電器産業株式会社 半導体装置の製造方法
KR100421043B1 (ko) 2000-12-21 2004-03-04 삼성전자주식회사 비정렬되고 소정 거리 이격된 섬형 절연체들의 배열을 갖는 도전막을 포함하는 집적 회로 본딩 패드
CN1175489C (zh) 2001-04-20 2004-11-10 华邦电子股份有限公司 具有垫缘强化结构的接线垫
US20020195723A1 (en) * 2001-06-25 2002-12-26 Daniel Collette Bond pad structure
KR100437460B1 (ko) * 2001-12-03 2004-06-23 삼성전자주식회사 본딩패드들을 갖는 반도체소자 및 그 제조방법
JP3524908B2 (ja) * 2002-01-21 2004-05-10 株式会社半導体理工学研究センター 半導体装置
US6650010B2 (en) * 2002-02-15 2003-11-18 International Business Machines Corporation Unique feature design enabling structural integrity for advanced low K semiconductor chips
US6762466B2 (en) * 2002-04-11 2004-07-13 United Microelectronics Corp. Circuit structure for connecting bonding pad and ESD protection circuit
KR100476900B1 (ko) * 2002-05-22 2005-03-18 삼성전자주식회사 테스트 소자 그룹 회로를 포함하는 반도체 집적 회로 장치
US7023090B2 (en) * 2003-01-29 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding pad and via structure design
TWI220565B (en) * 2003-02-26 2004-08-21 Realtek Semiconductor Corp Structure of IC bond pad and its formation method
US7026664B2 (en) * 2003-04-24 2006-04-11 Power-One, Inc. DC-DC converter implemented in a land grid array package
US7453158B2 (en) * 2003-07-31 2008-11-18 Nvidia Corporation Pad over active circuit system and method with meshed support structure
JP2008258258A (ja) * 2007-04-02 2008-10-23 Sanyo Electric Co Ltd 半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7598569B2 (en) 2005-06-23 2009-10-06 Seiko Epson Corporation Semiconductor device
US7649260B2 (en) 2005-07-06 2010-01-19 Seiko Epson Corporation Semiconductor device
US7777334B2 (en) 2005-07-06 2010-08-17 Seiko Epson Corporation Semiconductor device having active element formation region provided under a bump pad
US7936064B2 (en) 2005-07-19 2011-05-03 Seiko Epson Corporation Semiconductor device
US8441125B2 (en) 2005-07-19 2013-05-14 Seiko Epson Corporation Semiconductor device
CN104253099A (zh) * 2013-06-27 2014-12-31 台湾积体电路制造股份有限公司 用于半导体器件的焊盘结构布局
US9768221B2 (en) 2013-06-27 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Pad structure layout for semiconductor device
CN104253099B (zh) * 2013-06-27 2018-06-05 台湾积体电路制造股份有限公司 用于半导体器件的焊盘结构布局
CN104576581A (zh) * 2013-10-10 2015-04-29 中芯国际集成电路制造(上海)有限公司 一种接合焊盘结构
CN111584450A (zh) * 2020-05-26 2020-08-25 四川中微芯成科技有限公司 用于引线键合的io焊垫结构

Also Published As

Publication number Publication date
JP2008235944A (ja) 2008-10-02
TWI265581B (en) 2006-11-01
EP1519411A3 (en) 2010-01-13
KR100626923B1 (ko) 2006-09-20
US20080284026A1 (en) 2008-11-20
JP4630919B2 (ja) 2011-02-09
KR20050030571A (ko) 2005-03-30
US7312530B2 (en) 2007-12-25
US20050067707A1 (en) 2005-03-31
TW200512857A (en) 2005-04-01
US7741207B2 (en) 2010-06-22
CN1601735B (zh) 2010-06-23
EP1519411A2 (en) 2005-03-30

Similar Documents

Publication Publication Date Title
CN1601735A (zh) 半导体器件及其制造方法
CN1309070C (zh) 半导体器件及其制造方法
CN1260789C (zh) 电路板,半导体装置制造方法,及电镀系统
CN1199264C (zh) 内插器及其制造方法
CN1779469A (zh) 探针卡、测试垫及保护结构
CN1574257A (zh) 半导体装置及其制造方法
CN1967800A (zh) 半导体集成电路器件的制造方法
CN101030573A (zh) 半导体晶片、半导体器件及半导体器件的制造方法
CN1612333A (zh) 连接垫结构
CN1767171A (zh) 刻蚀停止结构及制造方法，以及半导体器件及制造方法
CN2793923Y (zh) 半导体元件
CN1645607A (zh) 半导体器件及其制造方法
CN1750251A (zh) 半导体装置的设计方法及半导体装置
CN1779960A (zh) 半导体装置及其制造方法
CN1976019A (zh) 在电极衬垫之下集成电子器件的半导体装置
CN1670953A (zh) 半导体装置
CN1716589A (zh) 半导体器件
CN1957464A (zh) 半导体器件、配线基板及其制造方法
CN1444279A (zh) 半导体器件及其制作方法
CN1433072A (zh) 配线构造及制造方法、带配线构造的半导体装置及配线基板
CN100336199C (zh) 半导体装置的制造方法
CN1118095C (zh) 利用化学机械抛光工艺的半导体器件制造方法
CN1716620A (zh) 半导体芯片及其制造方法以及半导体器件
CN1507055A (zh) 集成电路电容器
CN100338817C (zh) 具有微带线结构的衬底及其制作方法和具有微带线结构的半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100623

Termination date: 20120921