KR100421043B1 - 비정렬되고 소정 거리 이격된 섬형 절연체들의 배열을 갖는 도전막을 포함하는 집적 회로 본딩 패드 - Google Patents

비정렬되고 소정 거리 이격된 섬형 절연체들의 배열을 갖는 도전막을 포함하는 집적 회로 본딩 패드 Download PDF

Info

Publication number
KR100421043B1
KR100421043B1 KR10-2001-0035764A KR20010035764A KR100421043B1 KR 100421043 B1 KR100421043 B1 KR 100421043B1 KR 20010035764 A KR20010035764 A KR 20010035764A KR 100421043 B1 KR100421043 B1 KR 100421043B1
Authority
KR
South Korea
Prior art keywords
bonding pad
island
conductive film
insulators
layer
Prior art date
Application number
KR10-2001-0035764A
Other languages
English (en)
Other versions
KR20020051816A (ko
Inventor
유재철
박광면
정무진
전병구
김영필
왕선종
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US09/745,241 external-priority patent/US6552438B2/en
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20020051816A publication Critical patent/KR20020051816A/ko
Application granted granted Critical
Publication of KR100421043B1 publication Critical patent/KR100421043B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05085Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089Disposition of the additional element
    • H01L2224/05093Disposition of the additional element of a plurality of vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05085Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089Disposition of the additional element
    • H01L2224/05093Disposition of the additional element of a plurality of vias
    • H01L2224/05095Disposition of the additional element of a plurality of vias at the periphery of the internal layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05085Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089Disposition of the additional element
    • H01L2224/05093Disposition of the additional element of a plurality of vias
    • H01L2224/05096Uniform arrangement, i.e. array
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 소정 거리 이격된 제1 도전막 및 제2 도전막, 상기 소정 거리 이격된 제1 도전막 및 제2 도전막 사이에 존재하며 상기 소정 거리 이격된 제1 도전막 및 제2 도전막에 전기적으로 연결된 연속적인 제3 도전막, 및 상기 연속적인 제3 도전막내에 존재하며 상기 연속적인 제3 도전막을 관통하면서 연장되어 그 측벽이 상기 연속적인 제3 도전막으로 둘러싸인 비정렬되고 소정 거리 이격된 섬형 절연체들의 배열을 포함하는 집적 회로를 위한 본딩 패드에 관하여 개시한다. 상기 배열은 비정렬되고 소정 거리 이격된 섬형 절연체들의 가로 배열을 포함할 수 있다. 상기 배열은 비정렬되고 소정 거리 이격된 섬형 절연체들의 가로 배열 및 비정렬되고 소정 거리 이격된 섬형 절연체들의 세로 배열을 포함할 수 있다. 상기 비정렬되고 소정 거리 이격된 섬형 절연체들의 배열은 또한 제1 방향의 제1 모서리를 갖는 제1 섬형 절연체, 및 상기 제1 방향의 상기 제1 섬형 절연체에 인접하고 제1 모서리와 비정렬된 제1 방향의 제2 모서리를 갖는 제2 섬형 절연체를 포함할 수 있다.

Description

비정렬되고 소정 거리 이격된 섬형 절연체들의 배열을 갖는 도전막을 포함하는 집적 회로 본딩 패드{Integrated circuit bonding pads including conductive layers with arrays of unaligned spaced apart insulating islands therein}
본 발명은 집적 회로 및 그 형성방법에 관한 것으로, 특히 집적 회로의 본딩 패드 및 그 제조 방법에 관한 것이다.
"칩(chip)"이라 또한 지칭되는 집적 회로는 소비 및 상업적 전자 제품에 널리 사용되고 있다. 당업자에게 잘 알려진 바와 같이, 집적 회로는 일반적으로 반도체 기판과 같은 기판과 기판상의 본딩 패드 배열을 포함한다. 상기 본딩 패드는 집적 회로 외부를 집적 회로 내부의 마이크로전자 회로들과 전기적으로 연결시킨다.
도 1은 복수개의 본딩 패드를 포함하는 집적 회로 패키지의 개략도이다. 도 1에 도시되어 있는 바와 같이, 집적 회로(100), 예를 들면 메모리 셀 어레이부(110)와 주변회로부(115)를 포함하는 메모리 집적 회로는 복수개의 본딩 패드(200)를 포함한다. 본딩 패드(200)는 집적 회로(100)의 회로 단자에 대한 게이트 역할을 하고 주변회로부(115)내의 입/출력(IO) 버퍼 회로에 내부적으로 연결된다. 도 1에 도시된 바와 같이, 집적 회로(100)는 리드 프레임(300)에 접합(attach)된다. 와이어 본딩 또는 다른 종래의 기술들이 각각의 와이어(320)를 본딩 패드(200)와 리드 프레임(300)의 내부 리드 팁(inner lead tip)(310)에 연결하는데 사용된다.
도 2는 도 1의 본딩 패드(200)의 확대 평면도이다. 도 3은 도 2에 도시된 본딩 패드의 투시도이다. 도 4는 도 2의 IV-IV'선을 따라 자른 본딩 패드의 단면도이다. 도 5는 도 2의 V-V'선을 따라 자른 본딩 패드의 단면도이다.
도 2 내지 도 5에 도시되어 있는 바와 같이 종래의 본딩 패드 구조에서, 독립적인 도전성 플러그들(245), 예컨대 텅스텐 플러그들이 배선간 절연막(250)내의복수개의 비아홀(240)들을 채우고 있다. 도전성 플러그(245)들은 하부 알루미늄 배선(230)과 상부 알루미늄 배선(260)을 전기적으로 연결한다. 참조 부호 210은 집적 회로 기판을, 220은 층간 절연막을, 270은 와이어 본딩 영역을 각각 나타낸다.
도 2 내지 도 5에 도시되어 있는 패드 구조는 다음과 같은 문제점들을 갖고 있다. 예를 들면, 웨이퍼로부터 양호한 집적 회로(100)를 분리해내는 소팅(sorting)시, 와이어 본딩 영역(270)상에 놓여지는 검사기의 프로브 핀(미도시)에 의해 가해지는 힘 때문에 배선간 절연막(250)에 균열(cracks)이 발생한다. 균열(330)은 또한 와이어 본딩 영역(270)에 와이어(320)를 본딩하는 동안 가해지는 기계적인 충격(impact)과 압력에 의해 발생하는 스트레스에 의해서도 배선간 절연막(250)내에 발생한다.
균열은 상대적으로 연성인 상부 알루미늄 배선(260)과 하부 알루미늄 배선(230)이 소팅(sorting) 또는 와이어 본딩시 가해지는 스트레스에 의해 형태가 변형되기 때문에 발생한다. 그러나, 상대적으로 단단한 배선간 절연막(250)은 쉽게 형태가 변형되지 않는다. 따라서, 일정 값 이상의 스트레스가 가해지면, 불안정한 텅스텐 플러그들(245)이 빠지거나 배선간 절연막(250)에 균열이 발생한다. 이러한 균열은 도 5에 도시되어 있는 바와 같이, 텅스텐 플러그들(245)을 감싸고 있는 절연막(250) 내부로 전파된다.
배선간 절연막(250)에 생긴 균열은 상부 및 하부 배선(260, 230)이 떨어져 나가는 배선 오픈 문제를 야기한다. 혹은, 와이어(320)와 상부 알루미늄 배선(260)간의 접촉이 불량해져서 와이어(320)가 상부 알루미늄 배선(260)으로부터 떨어지는패드 오픈(pad-open) 문제가 발생할 수도 있다.
도 6은 배선간 절연막의 균열을 감소시키고 배선막 또는 와이어가 떨어져 나가는 것을 감소시키기 위해 텅스텐 플러그들(245)을 중앙의 와이어 본딩 영역 외부 주위의 주변 영역에만 형성한 종래의 다른 본딩 패드 구조의 평면도이다. 도 7은 도 6의 VII-VII'선을 따라 자른 본딩 패드 구조의 단면도이다. 이러한 본딩 패드 구조는 미국 특허 제5,248,903 및 제5,502,337호에 개시되어 있다.
도 6 및 도 7과 상기 두 특허에 따른 본딩 패드 구조는 배선간 절연막(250)의 균열을 일정 정도 감소시킬 수 있다. 그러나, 텅스텐 플러그들(245)의 수가 감소하기 때문에, 텅스텐 플러그(245)와 상부 알루미늄 배선막(260)간의 부착력이 약하다. 그 결과, 와이어 본딩시 상부 알루미늄 배선막(260)이 깨지는 배선 오픈 현상이 자주 발생한다. 또한, 플러그들의 수가 감소하기 때문에 상부 알루미늄 배선막(260)과의 접촉 면적이 감소하여 저항(Rs)이 증가하고 전류가 감소한다. 따라서, 충분한 양의 전류가 집적 회로내의 스위칭 소자에 공급될 수 없고, 이는 소자의 동작을 열화시킨다.
본 발명이 이루고자 하는 기술적 과제는 칩 분류 및 와이어 본딩시 배선간 절연막내의 균열을 최소화할 수 있으면서 충분한 양의 전류를 칩내로 공급할 수 있고, 사진 식각 공정시 회절되는 빛의 양을 감소시킬 수 있으며, 검사 프로브에 의한 반복적인 접촉으로 인해 상부 배선이 상부 도전성 플러그로부터 떨어져 나가는 현상을 줄임으로써 집적 회로의 신뢰성을 증가시킬 수 있는 집적회로를 위한 본딩패드 구조를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 배선간 절연막내의 균열을 최소화할 수 있으면서 충분한 양의 전류를 칩내로 공급할 수 있고, 사진 식각 공정시 회절되는 빛의 양을 감소시킬 수 있으며, 검사 프로브에 의한 반복적인 접촉으로 인해 상부 배선이 상부 도전성 플러그로부터 떨어져 나가는 현상을 줄임으로써 집적 회로의 신뢰성을 증가시킬 수 있는 본딩 패드 구조의 제조에 적합한 제조 방법을 제공하는데 있다.
도 1은 리드 프레임에 접합된 집적 회로의 개략도이다.
도 2는 도 1에 도시된 종래의 본딩 패드 구조의 확대 평면도(enlarged top view)이다.
도 3은 도 2에 도시된 본딩 패드 구조의 투시도(perspective view)이다.
도 4는 도 2의 IV-IV'선을 따라 자른 본딩 패드 구조의 단면도이다.
도 5는 도 2의 V-V'선을 따라 자른 본딩 패드 구조의 단면도이다.
도 6은 종래의 다른 본딩 패드 구조의 평면도이다.
도 7은 도 6의 VII-VII'선을 따라 자른 본딩 패드 구조의 단면도이다.
도 8은 본 발명의 제1 실시예에 따른 본딩 패드 구조의 평면도이다.
도 9는 도 8에 도시된 본딩 패드 구조의 투시도이다.
도 10은 도 8의 X-X'선을 따라 자른 본딩 패드 구조의 단면도이다.
도 11은 도 8의 XI-XI'선을 따라 자른 본딩 패드 구조의 단면도이다.
도 12는 본 발명의 제2 실시예에 따른 본딩 패드 구조의 평면도이다.
도 13은 도 12에 도시된 본딩 패드 구조의 투시도이다.
도 14는 도 12의 XIV-XIV'선을 따라 자른 본딩 패드 구조의 단면도이다.
도 15는 도 12의 XV-XV'선을 따라 자른 본딩 패드 구조의 단면도이다.
도 16은 본 발명의 제3 실시예에 따른 본딩 패드 구조의 평면도이다.
도 17은 본 발명의 제4 실시예에 따른 본딩 패드 구조의 평면도이다.
도 18은 본 발명의 제5 실시예에 따른 본딩 패드 구조의 평면도이다.
도 19는 본 발명의 제6 실시예에 따른 본딩 패드 구조의 평면도이다.
도 20은 본 발명에 따른 본딩 패드 구조의 제조 방법을 나타내는 블록도이다.
도 21은 본 발명에 따른 본딩 패드 구조에 본딩된 와이어의 당김 강도를 종래의 본딩 패드와 비교하여 나타낸 그래프이다.
도 22는 본 발명에 따른 본딩 패드 구조와 종래의 본딩 패드 구조에서 패드 오픈과 배선 오픈을 종래의 본딩 패드와 비교하여 나타낸 그래프이다.
도 23 내지 도 26은 본 발명에 따른 비정렬되고 소정 거리 이격된 섬형 절연체들의 배열을 포함하는 본딩 패드 구조의 실시예들을 설명하는 평면도들이다.
도 27 내지 도 30은 본 발명에 따른 금속 범퍼층(metal bumper layer)들을 포함하는 본딩 패드 구조의 실시예들을 설명하는 단면도들이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 집적 회로를 위한 본딩 패드는 소정 거리 이격된 제1 도전막 및 제2 도전막과, 상기 소정 거리 이격된 제1 도전막 및 제2 도전막 사이에 존재하며 상기 소정 거리 이격된 제1 도전막 및 제2 도전막에 전기적으로 연결된 연속적인 제3 도전막, 및 상기 연속적인 제3 도전막내에 존재하며 상기 연속적인 제3 도전막을 관통하면서 연장되어 그 측벽이 상기 연속적인 제3 도전막으로 둘러싸인 비정렬되고 소정 거리 이격된 섬형 절연체들의 배열을 포함한다.
상기 배열은 비정렬되고 소정 거리 이격된 섬형 절연체들의 가로 배열 및 비정렬되고 소정 거리 이격된 섬형 절연체들의 세로 배열을 포함할 수 있다. 상기 비정렬되고 소정 거리 이격된 섬형 절연체들의 배열은 또한 제1 방향의 제1 모서리를 갖는 제1 섬형 절연체 및 상기 제1 방향의 제1 섬형 절연체에 인접하고, 제1 모서리와 비정렬된 제1 방향의 제2 모서리를 갖는 제2 섬형 절연체를 포함할 수 있다.
상기 본딩 패드는 상기 연속적인 제3 도전막 및 상기 제2 도전막 사이에 존재하며 상기 연속적인 제3 도전막 및 상기 제2 도전막에 전기적으로 연결된 연속적인 제4 도전막을 더 포함할 수 있다. 소정 거리 이격된 섬형 절연체들의 제2 배열은 상기 연속적인 제4 도전막내에 존재하며 상기 연속적인 제4 도전막을 관통하면서 연장되어 상기 섬형 절연체들의 측벽이 상기 연속적인 제4 도전막으로 둘러싸여져 있으며, 상기 소정 거리 이격된 섬형 절연체들의 제2 배열은 상기 비정렬되고 소정 거리 이격된 섬형 절연체들의 제1 배열과 비정렬되어 있을 수 있다.
상기 본딩 패드는 상기 제1 도전막 상의 금속 범퍼층 및 와이어와 본딩하기 위하여 형성된 상기 금속 범퍼층 상의 상부 본딩 패드층을 더 포함할 수 있다. 상기 금속 범퍼층은 텅스텐일 수 있다. 상기 금속 범퍼층은 4000Å 정도의 두께를 가질 수 있다. 상기 금속 범퍼층 및 상기 상부 본딩 패드층은 12000Å 내지 14000Å 정도 범위의 두께를 갖는 단일층으로 되어 있을 수 있다. 상기 상부 본딩 패드층은 상기 금속 범퍼층 바로 상부에 있을 수 있다.
상기 금속 범퍼층은 상기 금속 범퍼층의 외부 모서리를 향하여 위치된 섬형 절연체들을 포함할 수 있다. 상기 금속 범퍼층의 내부 영역은 섬형 절연체들이 없을 수 있다.
본 발명에 따른 본딩 패드 구조는 소정 거리 이격된 제1 도전막 및 제2 도전막, 및 상기 소정 거리 이격된 제1 도전막 및 제2 도전막 사이에 존재하며, 상기 소정 거리 이격된 제1 도전막 및 제2 도전막에 전기적으로 연결된 연속적인 제3 도전막을 포함할 수 있다. 상기 본딩 패드 구조는 상기 연속적인 제3 도전막내에 지그-재그 형태로 배열되며, 상기 연속적인 제3 도전막을 관통하면서 연장되어 그 측벽이 상기 연속적인 제3 도전막으로 둘러싸인 소정 거리 이격된 섬형 절연체들의 배열을 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 집적 회로를 위한 본딩 패드 제조방법은 먼저 집적 회로 기판 상에 하부 도전막을 형성한다. 이어서, 상기 하부 도전막 상에 상기 하부 도전막에 전기적으로 연결되는 연속적인 도전막을 형성한다. 상기 연속적인 도전막은 그 내부에 상기 연속적인 도전막을 관통하면서 연장되어 섬형 절연체들의 측벽이 상기 연속적인 도전막에 의해 둘러싸여져 있는 비정렬되고 소정 거리 이격된 섬형 절연체들의 배열을 포함한다. 다음에, 상기 연속적인 도전막 상에 상기 연속적인 도전막에 전기적으로 연결되는 상부 도전막을 형성한다.
상기 연속적인 도전막을 형성하는 단계는 비정렬되고 소정 거리 이격된 섬형 절연체들의 가로 배열을 포함하는 연속적인 도전막을 형성하는 단계를 포함할 수 있다. 상기 연속적인 도전막을 형성하는 단계는 비정렬되고 소정 거리 이격된 섬형 절연체들의 가로 배열 및 비정렬되고 소정 거리 이격된 섬형 절연체들의 세로 배열을 포함하는 연속적인 도전막을 형성하는 단계를 포함할 수 있다.
상기 연속적인 도전막을 형성하는 단계는 상기 연속적인 도전막내에 제1 방향의 제1 모서리를 갖는 제1 섬형 절연체를 형성하는 단계와, 상기 제1 방향의 상기 제1 섬형 절연체에 인접하고 상기 연속적인 도전막내에 제1 모서리와 비정렬된 제1 방향의 제2 모서리를 갖는 제2 섬형 절연체를 형성하는 단계를 포함할 수 있다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다. 또한 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있다. 도면에서 동일참조부호는 동일부재를 나타낸다.
도 8은 본 발명의 제1 실시예에 따른 본딩 패드 구조의 평면도이고, 도 9는 도 8에 도시된 본딩 패드 구조의 투시도이고, 도 10은 도 8의 X-X'선을 따라 자른 본딩 패드 구조의 단면도이고, 도 11은 도 8의 XI-XI'선을 따라 자른 본딩 패드 구조의 단면도이다.
도 8에서 참조 번호 920은 하부 배선을, 925I는 하부 섬형 절연체를, 930은 하부 일체형 도전성 플러그를, 940은 중간 배선을 각각 나타낸다. 참조 번호 945I는 상부 섬형 절연체를, 950은 상부 일체형 도전성 플러그를, 960은 최상부 배선을, 970은 와이어 본딩 영역을 각각 나타낸다. 참조 번호 925 및 945는 하부 및 상부 일체형 도전성 플러그 패턴의 외벽을 감싸고 있는 층간 절연막을 각각 나타낸다. 일체형 도전성 플러그는 또한 연속적인 도전막으로 지칭될 수 있다. 배선은 도전막으로도 지칭될 수 있고 섬형 절연체(island insulator)는 절연 섬(insulatingisland)으로 지칭될 수 있다. "상부(upper)"/"하부(lower)" 및 "상(top)"/"하(bottom)" 등의 용어는 절대적인 방향을 나타내는 것이 아니라, 집적 회로 기판으로부터 인접하냐 아니면 떨어져 있느냐의 상대적인 관계를 나타내는 것이다.
도 9, 10 및 11을 참고하면, 집적 회로 기판(900)상에 층간 절연막(910)이 형성되어 있으며, 층간 절연막(910)상에 하부 배선(920), 중간 배선(940) 및 최상부 배선(960)을 포함하는 3층 배선을 갖는 본딩 패드 구조가 형성되어 있다. 최상부 배선(960)은 와이어(990)가 본딩되는 와이어 본딩 영역(970)을 구비한다. 와이어(990)는 주변회로를 구성하는 입출력 버퍼 회로(도 1의 115 참고)등과 연결된 회로 단자의 게이트 역할을 할 수 있다.
최상부 배선(960)의 하면(bottom surface)과 중간 배선(940)의 상면(top surface) 사이에 상부 일체형 도전성 플러그(950)가 배치되어 최상부 배선(960)과 중간 배선(940)을 전기적으로 연결하고 있다. 상부 일체형 도전성 플러그(950) 내에는 일체형 도전성 플러그에 의해 그 측벽이 완전히 둘러싸이고 최상부 배선(960)과 중간 배선(940)에 의해 상면 및 하면이 둘러싸여져 있는 적어도 하나 이상의 상부 섬형 절연체(945I)가 형성되어 있다. 도시된 바와 같이, 상부 섬형 절연체(945I)의 배치가 바람직하게 제공된다.
상부 섬형 절연체(945I)의 숫자 및/또는 크기는 상부 일체형 도전성 플러그(950)와 최상부 배선(960)이 접촉하는 면적이 최상부 배선(960) 면적의 10% 이상이 되게 할 수 있는 범위내에서 결정한다. 접촉 면적을 10% 이상이 되도록 함으로써 일정 값 이상의 전류가 본딩 패드부로 흐르도록 할 수 있다. 바람직하기로는 이격된 섬형 절연체들의 배열로 또한 일컬어지는 복수개의 섬형 절연체(945I)들은 섬형 절연체(945I)의 폭을 감소시킬 수 있다. 즉, 최상부 배선(960)과 중간 배선(940) 사이에 개재되는 절연막은 상부 일체형 도전성 플러그(950)내에 복수개의 섬형 절연체들(945I)로 구획된다. 따라서, 만약 하나의 섬형 절연체(945I)에 균열이 생기더라도 나머지 섬형 절연체들(945I)은 균열되지 않을 수 있다. 일반적으로 본딩 패드로 기능하는 최상부 배선(960)은 사각형 형태로 100㎛×100㎛ 크기를 갖는다. 상부 섬형 절연체(945I)들간의 간격은 0.3㎛ 내지 10㎛ 정도가 되도록 하는 것이 바람직하다. 특히, 복수개의 섬형 절연체(945I)들은 상부 일체형 도전성 플러그(950)가 체(mesh) 형태로 형성되고, 따라서 섬형 절연체(945I)들이 소정 값 이상의 스트레스 하에서도 균열되지 않도록 매트릭스 형태로 배열된다.
중간 배선(940)과 하부 배선(920)간의 연결 구조도 중간 배선(940)과 최상부 배선(960)간의 연결 구조와 동일하게 구성한다. 즉, 적어도 하나 이상의 하부 섬형 절연체(925I)들을 내재한 하부 일체형 도전성 플러그(930)에 의해 중간 배선(940)과 하부 배선(920)이 전기적으로 연결되도록 한다.
상술한 본딩 패드 구조는 본 발명의 제1 실시예에 따른 3층 배선이다. 그러나, 상기 본딩 패드 구조는 최상부 배선(960)과 중간 배선(940)을 포함하는 2층 배선 또는 다층 배선일 수도 있다.
본 발명의 제1 실시예에 따른 본딩 패드 구조의 효과를 최상부 배선(960)과 중간 배선(940)을 연결하는 구조를 참조하여 설명한다. 본 발명에 따른 본딩 패드구조는, 최상부 배선(도 3의 260 참고)과 최하부 배선(도 3의 230 참고)이 일체형 절연막(도 3의 250 참고)에 의해 절연되고 절연막(250)내의 독립적인 복수개의 도전성 플러그들(도 3의 245참고)이 최상부 배선(260)과 최하부 배선(230)을 연결하는 종래의 본딩 패드 구조와는 완전히 반대의 구조를 채택하고 있다. 즉, 본 발명에 따라, 최상부 배선(960)과 중간 배선(940)을 연결하는 도전성 플러그(950)는 연속적인 도전성 플러그로 되어 있고, 최상부 배선(960)과 중간 배선(940) 사이에 개재되는 절연막의 대부분이 일체형 도전성 플러그(950)내에 적어도 하나 이상의 섬형 절연체(945I)들로 구획된다.
섬형 절연체(945I)는 일체형 도전성 플러그(950)에 의해 측벽이 완전히 감싸여져 있고 배선들(960, 940)에 의해 상면 및 하면이 덮여 있기 때문에 매우 안정적인 구조를 지니고 있다. 따라서, 칩 분류 및/또는 와이어 본딩시 일정한 기계적 스트레스(mechanical stress)가 가해지더라도 섬형 절연체(945I)에는 균열이 발생하지 않는다. 또한, 섬형 절연체(945I)에 균열이 발생한다 할지라도 균열이 인접한 섬형 절연체(945I)로는 전파되지 않는다.
도 12는 본 발명의 제2 실시예에 따른 본딩 패드 구조의 평면도이고, 도 13은 도 12에 도시된 본딩 패드 구조의 투시도이고, 도 14는 도 12의 XIV-XIV'선을 따라 자른 본딩 패드 구조의 단면도이고, 도 15는 도 12의 XV-XV'선을 따라 자른 본딩 패드 구조의 단면도이다.
도 12 내지 도 15를 참조하면, 제2 실시예에서, 중간 배선(940')은 연속적인 판형으로 형성되는 것이 아니라 상부 및 하부 일체형 도전성 플러그들(950, 930)처럼 섬형 절연체(935I)를 포함한다. 따라서, 중간 배선 내의 섬형 절연체들은 상부 및 하부 일체형 도전성 플러그들(950, 930)내의 섬형 절연체들과 중첩될 수 있다. 바람직하기로는 상부 일체형 도전성 플러그(950)내의 섬형 절연체(945I)와 하부 일체형 도전성 플러그(930)내의 섬형 절연체(925I)가 중간 배선(940')내의 섬형 절연체(935I)에 연결되어 하나의 섬형 절연체(I)를 구성한다. 상부 및 하부 도전성 플러그들(930, 950)내의 섬형 절연체들(945I, 925I)과 중간 배선내에 내재된 섬형 절연체(935I)가 연결되어 하나의 섬형 절연체(I)를 구성할 경우, 섬형 절연체(I)의 두께가 3개의 절연체들(925I, 935I, 945I)의 두께의 합이 되므로 스트레스에 대한 내성이 커진다.
도 16은 본 발명의 제3 실시예에 따른 본딩 패드 구조의 평면도이다.
도 16을 참조하면, 제3 실시예에서, 복수개의 섬형 절연체들(925I, 945I)은 지그-재그(zig-zag) 형태의 배열로 엇갈리게 형성된다.
도 17은 본 발명의 제4 실시예에 따른 본딩 패드 구조의 평면도이다.
도 17을 참조하면, 제4 실시예에서, 섬형 절연체들(945I', 925I')은 원기둥 형태이다. 또한, 상기 섬형 절연체들은 삼각기둥 또는 오각기둥과 같은 다양한 다각기둥 형태로 형성될 수도 있다.
도 18은 본 발명의 제5 실시예에 따른 본딩 패드 구조의 평면도이다.
도 18을 참조하면, 제5 실시예에서, 일체형 도전성 플러그들(930', 950')은 최상부 배선의 와이어 본딩 영역(970)에 의해 덮여진 영역의 외부 주위의 주변 영역 하부에만 형성되고, 절연체들(929, 949)은 와이어 본딩 영역(970) 중앙의 하부에 형성된다. 제5 실시예에 따르면, 와이어 본딩 영역(970)의 하부에는 균열의 진원지(seed)로 기능하는 플러그가 형성되어 있지 않기 때문에 절연체(929, 949)에 균열이 발생하지 않으며, 와이어 본딩 영역 주변의 영역 하부에 형성된 일체형 도전성 플러그들(930', 950')에 의해 최상부 배선(960)과의 소정 접촉 면적이 확보될 수 있다.
도 19는 본 발명의 제6 실시예에 따른 본딩 패드 구조의 평면도이다.
도 19를 참조하면, 제6 실시예에서, 일체형 도전성 플러그(930', 950')의 내부에 형성되는 섬형 절연체(925I', 945I')가 신장되어(elongated) 있다.
도 20을 참조하여, 본 발명의 제1 실시예에 따른 본딩 패드 구조(도 9 참고)를 형성하는 방법을 설명한다.
중간 배선(940)과 최상부 배선(960)을 형성하는 단계를 먼저 설명한다. 하지층들(910, 920, 930)이 형성되어 있는 집적 회로 기판(900)상에 중간 배선(940)을 형성한다(2000 단계). 이어서, 중간 배선(940)상에 배선간 절연막(945)을 형성한다(2010 단계). 배선간 절연막(945)은 중간 배선(940)상에 절연물을 침적한 후, 이를 에치-백(etchback) 및/또는 화학 기계적 연마 공정으로 평탄화하여 형성한다.
다음에, 상부 일체형 도전성 플러그가 형성될 영역을 정의하는 마스크를 사용하여 배선간 절연막(945)을 패터닝한다(2020 단계). 따라서, 중간 배선(940)이 부분적으로 노출되고, 적어도 하나 이상의 섬형 절연체(945I)를 정의하는 연속적인 트렌치(trench)가 형성된다.
복수개의 섬형 절연체(945I)들은 매트릭스 형태로 또는 지그-재그 형태로 배열되도록 패터닝하는 것이 바람직하다. 섬형 절연체(945I)들간의 간격, 즉 트렌치의 폭은 0.3㎛ 내지 10㎛ 정도 일 수 있다. 0.3㎛ 또는 그 이상의 간격으로 형성하는 이유는 하나의 섬형 절연체(945I)에서 발생한 균열이 다른 섬형 절연체(945I)로 전파되지 않도록 하기 위함이다. 또한, 10㎛ 또는 그 이하의 간격으로 형성하는 이유는 섬형 절연체를 사이의 트렌치를 도전성 플러그로 충분히 채우기 위함이다.
이어서, 도전물질, 예컨대, 텅스텐, 구리 또는 알루미늄 등을 사용하여 트렌치를 채우는 도전막을 형성한다(2030 단계). 계속해서, 트렌치를 채우는 도전막을 에치-백 및/또는 화학 기계적 연마 공정으로 평탄화하여 섬형 절연체(945I)들의 측벽을 둘러싸는 상부 일체형 도전성 플러그(950)를 완성한다(2040 단계). 상부 도전성 플러그(950) 상면의 총 면적은 형성되는 최상부 배선(960) 면적의 10% 이상이 되도록 하는 것이 바람직하다.
또 다른 방법으로는, 하부의 도전막과 전기적으로 연결되는 고체 도전막을 상기 하부의 도전막상에 형성한다. 상기 고체 도전막을 식각하여 상기 고체 도전막을 관통하며, 서로 소정 거리 이격된 복수개의 비아들을 형성한다. 이어서, 절연막을 상기 고체 도전막상에 그리고 상기 비아들내에 형성한다. 마지막으로, 상기 절연막을 예를 들면, 에치-백 및/또는 화학 기계적 연마를 사용하여 상기 고체 도전막으로부터 제거하여 상기 절연막이 비아들내에 남도록 한다.
도 20의 설명을 계속하면, 상부 일체형 도전성 플러그(950)의 상면에 본딩 패드로 기능하는 최상부 배선(960)을 형성한다(2050 단계). 이어서, 최상부배선(960)의 전면에 패시베이션막(980)을 형성한다(2060 단계). 패시베이션막(980)은 수분을 침투시키지 않고 스트레스에 내성이 있으며, 단차 도포성이 크고, 균일하게 형성될 수 있는 막으로 형성하는 것이 바람직하다. 계속해서, 패시베이션막(980)을 패터닝하여 최상부 배선(960)의 와이어 본딩 영역(970)을 노출시킨다(2070 단계).
중간 배선(940) 하부의 층들, 즉, 하부 배선(920) 및 하부 일체형 도전성 플러그(930)를 형성하는 방법은 2000 단계(배선 형성 단계) 내지 2040 단계(일체형 도전성 플러그 및 섬형 절연체 형성 단계)와 동일한 공정에 의해 중간 배선(940) 형성 단계 전에 수행된다. 하부 층상 구조를 형성하는 단계를 반복 실시함으로써 다층 배선 구조의 본딩 패드 구조를 형성할 수 있음은 물론이다.
제2 실시예에 따른 본딩 패드 구조(도 13 및 도 14 참고)의 제조 방법의 경우에, 중간배선(940')은 상부 및 하부 일체형 도전성 플러그(930, 950)와 동일한 형태로 형성한다. 즉, 2000 내지 2040 단계를 거쳐 하부 섬형 절연체(925I)를 내재한 하부 일체형 도전성 플러그(930)을 형성한 후, 2010 내지 2040과 동일한 단계를 진행하여 하부 일체형의 도전성 플러그(930)와 부분적으로 중첩하는 중간 섬형 절연체(935I)를 내재한 일체형의 중간 배선(940')을 형성한다. 상부 일체형 도전성 플러그(950) 및 최상부 배선(960) 형성 단계는 제1 실시예와 동일하게 진행한다. 바람직하기로는, 하부, 중간 및 상부 섬형 절연체(925I, 935I, 945I)가 하나로 연결되도록 형성한다.
본 발명은 하기의 실험예를 참고로 더욱 상세히 설명되며, 이 실험예가 본발명을 제한하려는 것은 아니다.
<실험예 1>
본 발명에 따른 본딩 패드 구조를 갖는 제1 시료를 준비하였다. 즉, 기판상에 4층의 알루미늄 배선을 형성하고, 3.4㎛ 간격으로 이격된 섬형 절연체들이 내재된 일체형 체형 텅스텐 플러그들(single bodied and meshed tungsten plug)을 각 배선 사이에 형성하여, 각 배선을 전기적으로 연결하였다. 최상부 배선상에 패시베이션막을 형성한 후, 이를 패터닝하여 와이어 본딩 영역을 노출시켰다. 다음에, 웨지(wedge) 방법으로 와이어를 본딩하여 시료를 준비하였다.
본딩 패드 구조를 완성한 후, 와이어 당김 강도(wire-pulling strength) 측정 장치를 사용하여 와이어 당김 강도를 측정하였다.
본 발명에 따른 본딩 패드 구조를 갖는 제1 시료의 수는 170개이다. 또한, 도 3에 도시되어 있는 바와 같은 종래의 본딩 패드를 갖는 제1 대조 시료 197개와 도 7에 도시되어 있는 바와 같은 종래의 본딩 패드 구조를 지니는 제2 대조 시료 170개를 각각 준비하였다. 대조 시료들에 대해서도 동일한 방법으로 와이어 당김 강도를 측정하였다.
측정 결과를 하기 표 1과 도 21에 나타내었다. 도 21에서 -○-는 본 발명에 따른 본딩 패드(제1 시료)의 와이어 당김 강도를, -△-는 종래의 본딩 패드(제1 대조 시료)의 와이어 당김 강도를, -□-로 표시된 그래프는 다른 종래의 본딩 패드(제2 대조 시료)의 와이어 당김 강도를 각각 나타낸다. 누적 분포(%)는 당기는 힘을 0 g중에서부터 10 g중까지 증가시키면서 와이어가 떨어져 나오는 시료의 수를 백분율로 나타낸 값이다. 표 1에서 누적 분포는 당김 강도의 6 g중 이하 값에서 와이어가 분리되어 나오는 시료의 수를 백분율로 나타낸 값이다.
제1 시료 제1 대조 시료 제2 대조 시료
와이어가 분리된 시료의 수 (6 g중 이하) 5 34 21
누적 분포(%) 2.94 17.26 21.35
표 1과 도 21의 결과로부터 본 발명에 따른 패드가 종래의 패드보다 와이어의 당김 강도가 큼을 알 수 있다.
<실험예 2>
실험예 1과 동일하게 형성한 제1 시료와 제1 및 제2 대조 시료들을 대상으로 와이어와 본딩 패드로 기능하는 알루미늄 배선간의 접촉이 불량해서 와이어가 떨어져 나가는 패드 오픈 현상과 본딩시 배선막이 떨어져 나가는 배선 오픈 현상을 각각 측정하였다. 패드 오픈과 배선 오픈을 측정한 후, 제1 시료 158개, 제1 대조 시료 140 및 제2 대조 시료 142개에 대하여 최상부 알루미늄 배선 하부의 섬형 절연체 또는 배선간 절연막에서 발생하는 균열의 수를 측정하였다. 균열의 수는 각 시료들의 패시베이션막과 최상부 알루미늄 배선을 적절한 식각액을 사용하여 제거한 후, 주사 전자 현미경을 사용하여 측정하였다. 그 결과를 하기 표 2와 도 22에 나타내었다.
제1 시료 제1 대조 시료 제2 대조 시료
배선 오픈 시료 수 0 17 0
누적 분포 0 8.63 0
패드 오픈 시료 수 62 90 97
누적 분포 36.47 45.69 57.06
균열 시료 수 0 139 5
누적 분포 0 87.97 3.57
표 2와 도 22를 참조하면, 종래의 패드 구조를 채용한 제1 대조 시료와 제2 대조 시료에서는 균열이 다수 발생한 반면, 본 발명에 따른 패드 구조를 채용한 제1 시료에서는 균열이 전혀 발생하지 않았다. 또한, 균열이 발생하지 않았기 때문에 제1 시료에서는 배선 오픈 현상도 나타나지 않았으며, 패드 오픈 현상의 빈도도 종래의 패드 구조에 비해 현저하게 감소하였다.
본 발명의 본딩 패드 구조에 따르면, 최상부 배선과 최상부 배선 하부의 배선이 연속적인 도전성 플러그에 의해 연결되기 때문에, 소정 크기 이상의 접촉 면적을 확보할 수 있다. 따라서, 충분한 양의 전류를 본딩 패드 구조내로 전달할 수 있다.
또한, 최상부 배선과 하부 배선 사이의 절연막이 일체형 도전성 플러그내에 가두어진 섬형 절연체로 형성된다. 따라서, 칩 분류를 위하여 프로브 핀이 놓여질 때 또는 와이어가 본딩될 때 가해지는 물리적 스트레스에 의해 절연체내에 균열이 발생하는 것이 감소된다. 더구나, 절연체가 섬형으로 형성되기 때문에 주변의 다른 절연체로 균열이 전파되는 것이 방지된다.
도 8 내지 도 11을 참조하면, 본 발명에 따른 여러 가지 실시예들에서, 복수개의 섬형 절연체((945I)들이 일렬로 배열되어 상부 일체형 도전성 플러그(950)가 체(mesh) 패턴으로 되어 있다. 상부 일체형 도전성 플러그(950)와 섬형절연체(945I)들 사이에 스트레스가 있더라도, 상부 일체형 도전성 플러그(950)의 체 배열은 불안정한 상부 일체형 도전성 플러그(950)가 벗겨져 떨어져나갈 가능성을 감소시킨다. 따라서, 소정 값 이상의 스트레스 하에서도 섬형 절연체(945I)들에 균열이 발생하지 않는다. 혹은, 균열이 발생하더라도, 다른 섬형 절연체(945I)들로 균열이 전파되지 않는다.
도 8에 도시된 바와 같이, 섬형 절연체들(945I) 사이의 간격(D1)은 다른 섬형 절연체들(945I)로의 균열 전파 여부 및 제조 공정 조건을 고려하여 결정될 수 있다. 즉, 섬형 절연체(945I)들간의 간격(D1)은 하나의 섬형 절연체(945I)에서 발생한 균열이 다른 섬형 절연체(945I)로 전파되지 않도록 충분히 커야 한다. 또한, 섬형 절연체(945I)들을 먼저 형성하고 이들 사이 및 상부에 텅스텐과 같은 도전물질을 형성한 후 상기 도전물질을 평탄화하여 상부 일체형 도전성 플러그(950)를 형성하는 본 발명에 따른 실시예들에서, 섬형 절연체(945I)가 상기 도전물질로 더욱 완전히 둘러싸이도록 섬형 절연체(945I)들간의 최대 간격은 제조 공정 동안에 형성되는 도전물질 두께의 2배 이하가 되는 것이 바람직하다.
상부 섬형 절연체(945I)들간의 간격(D1)은 0.3㎛ 내지 10㎛ 정도가 되도록 하는 것이 바람직하다. 상부 일체형 도전성 플러그(950)를 형성하기 위하여 사용되는 도전물질이 0.4㎛ 내지 1㎛ 정도 사이의 두께를 갖는 본 발명에 따른 실시예들에서, 상부 섬형 절연체(945I)들간의 간격은 0.3㎛ 내지 2㎛ 정도가 되도록 하는 것이 바람직하다. 일반적으로, 상부 배선(960)은 본딩 패드로서 기능을 하고 사각형 형태로 100㎛×100㎛ 정도의 크기일 수 있다.
도 23 내지 도 26은 본 발명에 따른 비정렬된 또는 소정 거리 이격된 섬형 절연체들의 배열을 도시한 평면도들이다. 도 23 및 도 24에 도시된 바와 같이, 본 발명에 따른 여러 가지 실시예들에서, 가로 배열의 섬형 절연체들은 서로 비정렬되어 있거나 또는 오프셋(offset)되어 있다. 따라서, 섬형 절연체들의 꼭지점 부분이 2개씩만이 서로 인접하여 있다. 서로 인접한 섬형 절연체들의 꼭지점 부분 또는 모퉁이의 수를 줄이는 것은 사진 식각 공정시 회절되는 빛의 양을 감소시킬 수 있다.
본 발명에 따른 여러 가지 실시예들에서, 세로 배열의 섬형 절연체들도 서로 비정렬되어 있거나 또는 오프셋되어 있을 수 있다. 다른 실시예들에서도, 가로 및 세로 배열의 섬형 절연체들은 또한 비정렬되어 있다. 본 발명에 따른 다른 실시예들에서, 이웃하는 가로 배열은 예를 들면, 반거리(half spacing) 만큼 서로 오프셋되어 있다. 교대적인 가로 배열 및/또는 세로 배열은 정렬되어 있고 이웃하는 가로 배열 및/또는 세로 배열은 또한 그 사이가 반거리 만큼 비정렬되어 있거나 오프셋되어 있을 수 있다. 다른 간격들이 사용될 수 있음은 물론이다.
본 발명에 따른 또 다른 실시예들에서, 섬형 절연체들의 모서리들은 예를 들면, 도 25에 도시된 바와 같이 비정렬되어 있을 수 있다. 도 25에 도시된 바와 같이, 비정렬된 배열의 가로 방향의 모서리들(2501-2506)은 서로에 대하여 비정렬되어 있다. 비정렬된 모서리들(2501-2506)은 사진 식각 공정 동안 회절의 양을 더욱 감소시킬 수 있다. 비정렬된 배열의 세로 방향의 모서리들도 또한 비정렬되어 있을 수 있다.
도 26에 도시된 바와 같이, 가로 방향과 세로 방향의 모서리들(2601-2605)은모두 본 발명에 따라 서로에 대하여 비정렬되어 있을 수 있다. 특히, 비정렬된 배열의 가로 방향의 모서리들(2601-2605)들은 서로에 대하여 비정렬되어 있고, 비정렬된 배열의 세로 방향의 모서리들(2606-2609)도 서로에 대하여 비정렬되어 있다. 가로 및 세로 방향 모두의 비정렬된 모서리들은 사진 식각 공정 동안 회절의 양을 더욱 감소시킬 수 있다.
본 발명의 도 25 및 도 26에 따른 실시예들과 대비하여, 도 8에서 예를 들어 설명한 섬형 절연체들의 가로 배열 및 세로 배열은 정렬되어 있다. 그러한 정렬된 배열에서, 섬형 절연체들의 4개의 꼭지점들은 서로 인접한다. 따라서, 사진 식각 공정에서 섬형 절연체들의 각 꼭지점에서 발생하는 회절은 중첩되어 꼭지점에 상응하는 패턴부가 라운드(round)되도록 하여 섬형 절연체들의 임계 치수를 변화시킨다. 따라서, 섬형 절연체들을 둘러싸는 도전막의 두께는 섬형 절연체들을 도전막으로 완전히 둘러싸기 위하여 두꺼울 필요가 있다. 요약하면, 종래의 배열에서, 4개의 꼭지점들은 서로 인접하고 있으며, 따라서 더욱 많은 회절을 야기하고, 이는 잘 한정되지 않은 모퉁이를 만들 수 있다.
상부 섬형 절연체(945I)들 및 하부 섬형 절연체(925I)들은 또한 서로에 대하여 비정렬되어 있을 수 있다. 예를 들면, 상부 섬형 절연체(945I)들은 도 23에 도시된 바와 같이 비정렬된 배열로 배열될 수 있고, 하부 섬형 절연체(925I)들은 예를 들면, 도 8에 도시된 바와 같이 정렬된 배열로 배열될 수 있다.
도 24를 다시 참고하면, 검사기의 프로브 핀이 와이어 본딩 영역(970)에 가로 방향으로 놓여질 경우, 검사기의 프로브 핀에 의해 가해지는 힘은 하부 및 상부일체형 도전성 플러그들(930,950)를 따라 연속적으로 전파되지 못하고 상부 및 하부 섬형 절연체들(945I, 925I)에 의해 차단된다. 따라서, 프로브 핀의 힘(즉, 전단력)에 대한 저항이 예를 들면, 도 8에 도시된 정렬된 배열의 저항에 비하여 증가한다. 바람직하기로는 섬형 절연체들 사이의 간격(D2)은 하나의 섬형 절연체에서 발생한 균열이 다른 섬형 절연체로 전파되지 않을 만큼 충분히 크도록 한다. 섬형 절연체들간의 최대 간격은 하부 및 상부 일체형 도전성 플러그들을 형성하기 위한 도전물질 두께의 2배 이하가 되도록 하는 것이 바람직하다.
이 실시예에서 고체 중간 배선(940)을 도 8을 참조하여 설명한 바와 같이 형성할 수 있으며, 또는 도 12을 참조하여 설명하였고 도 12에 도시된 바와 같이 고체 중간 배선을 섬형 절연체가 내재되도록 형성할 수도 있다. 따라서, 고체 중간 배선(940)은 상부 및 하부 일체형 도전성 플러그들(950,930)과 실질적으로 중첩되거나, 더 나아가 고체 중간 배선(940')은 상부 및 하부 일체형 도전성 플러그들(950,930)과 일치할 수 있다.
본 발명에 따른 또 다른 실시예들에 따라, 본딩 패드는 도 27에 도시된 바와 같이 금속 범퍼층(2700)을 포함할 수 있다. 금속 범퍼층(2700)은 절연물질(2745)에 의해 둘러싸인 도전성 플러그(2750) 상에 형성된 상부 배선(2760) 상에 있다. 상부 본딩 패드층(2705)은 금속 범퍼층(2700) 상에 형성된다. 상부 본딩 패드층(2705)은 금속 범퍼층(2700) 바로 상부에 있을 수 있다.
제조시, 검사 프로브는 집적 회로의 부분들이 검사될 수 있도록 상부 본딩 패드층(2705)과 반복적으로 접촉한다. 결과적으로, 와이어는 예를 들면 도 10에 도시된 바와 같이, 상부 본딩 패드층(2705)에 본딩될 수 있다. 금속 범퍼층(2700)은 검사 프로브의 반복적인 접촉이 상부 도전성 플러그(2750)와 상부 배선(2760) 사이의 기계적 커플링(mechanical coupling)을 감소시킬 가능성을 줄일 수 있다. 따라서, 본 발명에 따른 실시예들은 검사 프로브에 의한 반복적인 접촉의 결과로 상부 배선(2760)이 상부 도전성 플러그(2750)로부터 떨어져 나갈 가능성을 줄임으로써 집적 회로의 신뢰성을 증가시킬 수 있다.
종래의 본딩 패드 구조들에서, 검사 프로브는 상부 도전성 플러그 및 절연물질의 부분들이 노출되도록 상부 배선을 침식시킬 수 있다. 따라서, 본딩 패드에 와이어를 본딩하는데 사용되는 솔더(solder)는 충분한 본딩 접착력을 제공하지 않는 노출된 절연물질과 접촉하여 상부 배선은 상부 도전성 플러그로부터 떨어져 나간다.
본 발명에 따른 본딩 패드 구조는 제1 절연막(2710) 상에 하부 배선(2740)을 형성함으로써 제조될 수 있다. 하부 배선(2740)은 알루미늄 또는 구리와 같은 금속일 수 있다. 다른 금속들이 사용될 수도 있다. 하부 배선(2740)이 패터닝되고 산화막과 같은 제2 절연막(2745)이 그 상부에 형성된다. 제2 절연막(2745)은 그 내부에 비아를 형성하기 위하여 패터닝된다. 상부 도전성 플러그(2750)들은 에치백(etch back) 공정 또는 화학기계적 연마(CMP)를 사용하여 비아내에 형성된다. 상부 도전성 플러그(2750)들은 텅스텐(W), 알루미늄(Al), 구리(Cu)와 같은 도전물질일 수 있다. 다른 도전물질도 사용될 수 있다. Ti 또는 TiN과 같은 배리어층(미도시)이 하부 배선(2740)과 제2 절연막(2745) 사이에 증착될 수 있다.
제2 배선(2760)은 제2 절연막(2745) 및 상부 도전성 플러그(2750) 상에 형성된다. 금속 범퍼층(2700)은 도 27에 도시된 바와 같이 에치백(etch back) 공정 또는 도 28에 도시된 바와 같이 화학기계적 연마(CMP)를 사용하여 제2 배선(2760) 상에 형성된다. 금속 범퍼층(2700)은 4000Å 정도의 두께일 수 있다. 여러 가지 실시예들에서, 금속 범퍼층(2700)은 집적 회로의 내부 영역에 플러그들과 동시에 형성될 수 있다. 상부 본딩 패드층(2705)은 8000Å 내지 10000Å 정도의 두께로 금속 범퍼층(2700) 상에 형성될 수 있다. 여러 가지 실시예들에서, 금속 범퍼층(2700)과 상부 본딩 패드층(2705)의 결합 두께는 12000Å 내지 14000Å 정도의 범위에 있다. 도 28에 도시된 바와 같이, 금속 범퍼층(2700) 및 상부 본딩 패드층(2705)의 두께는 에치백 공정 또는 화학기계적 연마(CMP)를 보상하도록 조절될 수 있다.
여러 가지 실시예들에서, 금속 범퍼층(2700)은 텅스텐을 포함한다. 다른 금속들도 사용될 수 있다. 금속 범퍼층(2700)은 또한 도 8 내지 도 22 및 도 23 내지 도 26을 참조하여 설명한 바와 같은 본 발명에 따른 소정 거리 이격된 섬형 절연체들과 일체형 도전성 플러그를 포함하는 본딩 패드 구조의 일부로서 형성될 수 있다.
도 29는 본 발명에 따른 섬형 절연체(2905)가 내재된 금속 범퍼층(2900)을 갖는 본딩 패드 구조의 실시예들을 설명하는 단면도이다. 도 29에 도시된 바와 같이, 섬형 절연체(2905)들은 금속 범퍼층(2900) 내에 위치되어 외부 모서리를 향하고 있을 수 있다. 따라서, 금속 범퍼층(2900)의 내부 영역은 외부 모서리를 향하여 위치되는 섬형 절연체(2905)들보다 적은 수의 섬형 절연체(2905)들을 가질 수도 있다. 여러 가지 실시예들에서, 금속 범퍼층(2900)의 내부 영역에는 섬형 절연체(2900)가 없다. 따라서, 본 발명에 따른 실시예들은 금속 범퍼층(2900)의 내부 영역에 가해진 스트레스에 덜 민감하고, 따라서 접착에서 떨어져 나갈 가능성은 거의 없다.
도 30은 본 발명에 따른 금속 범퍼층(300)을 갖는 본딩 패드 구조의 실시예들을 설명하는 단면도이다. 도 30에 도시된 바와 같이, 제2 도전막(3010) 및 상부 도전성 플러그(3020)들은 다마신(damascene) 공정을 사용하여 형성될 수 있다. 금속 범퍼층(3000) 및 상부 본딩 패드층(3005) 상부는 12000Å 내지 14000Å 정도의 범위인 두께를 갖는 단일층으로 결합될 수 있다.
본 발명의 본딩 패드 구조에 따르면, 최상부 배선과 최상부 배선 하부의 배선이 연속적인 도전성 플러그에 의해 연결되기 때문에, 소정 크기 이상의 접촉 면적을 확보할 수 있다. 따라서, 충분한 양의 전류를 본딩 패드 구조내로 전달할 수 있다.
또한, 최상부 배선과 하부 배선 사이의 절연막은 일체형 도전성 플러그내에 가두어진 섬형 절연체로 형성된다. 따라서, 칩 분류를 위하여 프로브 핀이 놓여질 때 또는 와이어가 본딩될 때 가해지는 물리적 스트레스에 의해 절연체내에 균열이 발생하는 것이 감소된다. 더구나, 절연체가 섬형으로 형성되기 때문에 주변의 다른 절연체로 균열이 전파되는 것이 방지된다.
상부 일체형 도전성 플러그는 복수개의 섬형 절연체들이 일렬로 배열되어체(mesh) 형태로 되어 있을 수 있다. 상부 일체형 도전성 플러그와 섬형 절연체들 사이에 스트레스가 있더라도, 상부 일체형 도전성 플러그의 체 배열은 불안정한 상부 일체형 도전성 플러그가 벗겨져 떨어져나갈 가능성을 감소시킨다. 따라서, 소정 값 이상의 스트레스 하에서도 섬형 절연체들에 균열이 발생하지 않는다. 혹은, 균열이 발생하더라도, 다른 섬형 절연체들로 균열이 전파되지 않는다.
한편, 가로 배열 및/또는 세로 배열의 섬형 절연체들은 서로 비정렬되어 있거나 또는 오프셋(offset)되어 있을 수 있으며, 이때 섬형 절연체들의 꼭지점 부분이 2개씩만이 서로 인접하여 있다. 따라서, 서로 인접한 섬형 절연체들의 꼭지점 부분 또는 모퉁이의 수를 줄임으로써 사진 식각 공정시 회절되는 빛의 양을 감소시킬 수 있다.
본딩 패드는 금속 범퍼층을 포함할 수 있는데, 금속 범퍼층은 검사 프로브의 반복적인 접촉이 상부 도전성 플러그와 상부 배선 사이의 기계적 커플링(mechanical coupling)을 감소시키는 것을 줄일 수 있다. 따라서, 본 발명은 검사 프로브에 의한 반복적인 접촉의 결과로 상부 배선이 상부 도전성 플러그로부터 떨어져 나가는 것을 줄임으로써 집적 회로의 신뢰성을 증가시킬 수 있다.
또한, 본 발명은 섬형 절연체가 내재된 금속 범퍼층을 갖는 본딩 패드 구조일 수 있는데, 섬형 절연체가 내재된 금속 범퍼층을 갖는 본딩 패드 구조는 금속 범퍼층의 내부 영역에 가해진 스트레스에 덜 민감하며, 따라서 접착에서 떨어져 나갈 가능성은 거의 없다.
도면 및 발명의 상세한 설명에서, 본 발명의 전형적인 바람직한 실시예들이개시되어 있고, 특별한 용어들이 사용되었으나, 그것들은 단지 일반적이고 설명적인 면에서 사용되었고 한정하기 위한 목적이 아니며, 본 발명의 범위는 다음의 청구범위에서 정해진다.

Claims (25)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 소정 거리 이격된 제1 도전막 및 제2 도전막;
    상기 소정 거리 이격된 제1 도전막 및 제2 도전막 사이에 존재하며, 상기 소정 거리 이격된 제1 도전막 및 제2 도전막에 전기적으로 연결된 연속적인 제3 도전막;
    상기 연속적인 제3 도전막내에 존재하며, 상기 연속적인 제3 도전막을 관통하면서 연장되어 그 측벽이 상기 연속적인 제3 도전막으로 둘러싸인 비정렬되고 소정 거리 이격된 섬형 절연체들의 배열;
    상기 제1 도전막 상의 금속 범퍼층; 및
    와이어와 본딩하기 위하여 상기 금속 범퍼층 상에 형성된 상부 본딩 패드층을 포함하는 것을 특징으로 하는 집적 회로를 위한 본딩 패드.
  7. 제6항에 있어서, 상기 금속 범퍼층은 텅스텐을 포함하는 것을 특징으로 하는 집적 회로를 위한 본딩 패드.
  8. 제6항에 있어서, 상기 금속 범퍼층은 4000Å 정도의 두께를 갖는 것을 특징으로 하는 집적 회로를 위한 본딩 패드.
  9. 제6항에 있어서, 상기 금속 범퍼층 및 상기 상부 본딩 패드층은 12000Å 내지 14000Å 정도 범위의 두께를 갖는 단일층을 포함하는 것을 특징으로 하는 집적 회로를 위한 본딩 패드.
  10. 제6항에 있어서, 상기 상부 본딩 패드층은 상기 금속 범퍼층 바로 상부에 있는 것을 특징으로 하는 집적 회로를 위한 본딩 패드.
  11. 제6항에 있어서, 상기 금속 범퍼층은 상기 금속 범퍼층의 외부 모서리를 향하여 위치된 섬형 절연체들을 포함하는 것을 특징으로 하는 집적 회로를 위한 본딩 패드.
  12. 제11항에 있어서, 상기 금속 범퍼층의 내부 영역은 섬형 절연체들이 없는 것을 특징으로 하는 집적 회로를 위한 본딩 패드.
  13. 내부에 절연부들을 포함하는 도전막;
    상기 도전막 및 그 내부의 상기 절연부들 상의 금속 범퍼층; 및
    와이어와 본딩하기 위하여 상기 금속 범퍼층 상에 형성된 상부 본딩 패드층을 포함하는 것을 특징으로 하는 집적 회로를 위한 본딩 패드.
  14. 제13항에 있어서, 상기 금속 범퍼층은 텅스텐을 포함하는 것을 특징으로 하는 집적 회로를 위한 본딩 패드.
  15. 제13항에 있어서, 상기 상부 본딩 패드층은 상기 금속 범퍼층 바로 상부에 있는 것을 특징으로 하는 집적 회로를 위한 본딩 패드.
  16. 제13항에 있어서, 상기 금속 범퍼층은 상기 금속 범퍼층의 외부 모서리를 향하여 위치된 섬형 절연체들을 포함하는 것을 특징으로 하는 집적 회로를 위한 본딩 패드.
  17. 제16항에 있어서, 상기 금속 범퍼층의 내부 영역은 섬형 절연체들이 없는 것을 특징으로 하는 집적 회로를 위한 본딩 패드.
  18. 제13항에 있어서, 상기 금속 범퍼층은 고체 금속막을 포함하는 것을 특징으로 하는 집적 회로를 위한 본딩 패드.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
KR10-2001-0035764A 2000-12-21 2001-06-22 비정렬되고 소정 거리 이격된 섬형 절연체들의 배열을 갖는 도전막을 포함하는 집적 회로 본딩 패드 KR100421043B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/745,241 US6552438B2 (en) 1998-06-24 2000-12-21 Integrated circuit bonding pads including conductive layers with arrays of unaligned spaced apart insulating islands therein and methods of forming same
US09/745,241 2000-12-22

Publications (2)

Publication Number Publication Date
KR20020051816A KR20020051816A (ko) 2002-06-29
KR100421043B1 true KR100421043B1 (ko) 2004-03-04

Family

ID=24995845

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0035764A KR100421043B1 (ko) 2000-12-21 2001-06-22 비정렬되고 소정 거리 이격된 섬형 절연체들의 배열을 갖는 도전막을 포함하는 집적 회로 본딩 패드

Country Status (3)

Country Link
JP (1) JP3952260B2 (ko)
KR (1) KR100421043B1 (ko)
TW (1) TW510015B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1519411A3 (en) * 2003-09-26 2010-01-13 Panasonic Corporation Semiconductor device and method for fabricating the same
JP4579621B2 (ja) * 2003-09-26 2010-11-10 パナソニック株式会社 半導体装置
US6960836B2 (en) * 2003-09-30 2005-11-01 Agere Systems, Inc. Reinforced bond pad
KR100689857B1 (ko) 2005-02-28 2007-03-08 삼성전자주식회사 반도체 장치에서의 패드 구조
JP2006332533A (ja) 2005-05-30 2006-12-07 Fujitsu Ltd 半導体素子及びその製造方法
JP5261926B2 (ja) * 2006-12-08 2013-08-14 株式会社デンソー 半導体装置およびその製造方法
JP5034740B2 (ja) 2007-07-23 2012-09-26 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US8053900B2 (en) * 2008-10-21 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias (TSVs) electrically connected to a bond pad design with reduced dishing effect
JP5168265B2 (ja) * 2009-11-02 2013-03-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
CN112687677A (zh) * 2019-10-18 2021-04-20 凌通科技股份有限公司 整合静电放电电路的焊垫以及使用其的集成电路
KR102654727B1 (ko) * 2021-07-21 2024-04-03 세메스 주식회사 다이 본딩 방법 및 다이 본딩 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06196526A (ja) * 1992-12-25 1994-07-15 Toyota Motor Corp 半導体装置の製造方法
US5736791A (en) * 1995-02-07 1998-04-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and bonding pad structure therefor
US5739587A (en) * 1995-02-21 1998-04-14 Seiko Epson Corporation Semiconductor device having a multi-latered wiring structure
KR19990048276A (ko) * 1997-12-09 1999-07-05 윤종용 다층 패드를 구비한 반도체 소자 및 그 제조방법
US5928088A (en) * 1998-04-15 1999-07-27 Matthews; David Paul Golf putter head
KR20000009043A (ko) * 1998-07-21 2000-02-15 윤종용 다층 패드를 구비한 반도체 소자 및 그 제조방법
KR20000048406A (ko) * 1998-12-28 2000-07-25 윤종용 반도체 소자의 본딩 패드 구조 및 그 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06196526A (ja) * 1992-12-25 1994-07-15 Toyota Motor Corp 半導体装置の製造方法
US5736791A (en) * 1995-02-07 1998-04-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and bonding pad structure therefor
US5739587A (en) * 1995-02-21 1998-04-14 Seiko Epson Corporation Semiconductor device having a multi-latered wiring structure
KR19990048276A (ko) * 1997-12-09 1999-07-05 윤종용 다층 패드를 구비한 반도체 소자 및 그 제조방법
US5928088A (en) * 1998-04-15 1999-07-27 Matthews; David Paul Golf putter head
KR20000009043A (ko) * 1998-07-21 2000-02-15 윤종용 다층 패드를 구비한 반도체 소자 및 그 제조방법
KR20000048406A (ko) * 1998-12-28 2000-07-25 윤종용 반도체 소자의 본딩 패드 구조 및 그 제조 방법

Also Published As

Publication number Publication date
JP3952260B2 (ja) 2007-08-01
KR20020051816A (ko) 2002-06-29
TW510015B (en) 2002-11-11
JP2002208610A (ja) 2002-07-26

Similar Documents

Publication Publication Date Title
US6552438B2 (en) Integrated circuit bonding pads including conductive layers with arrays of unaligned spaced apart insulating islands therein and methods of forming same
US6163074A (en) Integrated circuit bonding pads including intermediate closed conductive layers having spaced apart insulating islands therein
US5700735A (en) Method of forming bond pad structure for the via plug process
JP5209224B2 (ja) 半導体素子のボンディングパッド構造の製造方法
US6313537B1 (en) Semiconductor device having multi-layered pad and a manufacturing method thereof
US7741207B2 (en) Semiconductor device with multilayered metal pattern
KR100329407B1 (ko) 반도체 소자의 전극 구조
US7233075B2 (en) Bonding pad structure
US6815325B2 (en) Semiconductor device and test method for manufacturing same
US7843066B2 (en) Semiconductor device
US9337090B2 (en) Semiconductor device
EP0880173B1 (en) Improved integrated multi-layer test pads and methods therefor
KR100421043B1 (ko) 비정렬되고 소정 거리 이격된 섬형 절연체들의 배열을 갖는 도전막을 포함하는 집적 회로 본딩 패드
US20030218259A1 (en) Bond pad support structure for a semiconductor device
US6566752B2 (en) Bonding pad and method for manufacturing it
US7777340B2 (en) Semiconductor device
WO2009042447A1 (en) A bonding pad structure allowing wire bonding over an active area in a semiconductor die and method of manufacturing same
US6921976B2 (en) Semiconductor device including an island-like dielectric member embedded in a conductive pattern
KR100471171B1 (ko) 반도체 소자의 다층 본딩 패드 구조 및 그 제조 방법
KR100505614B1 (ko) 다층 패드 구조를 갖는 반도체 장치 및 그 제조방법
US20100224997A1 (en) Semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130131

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150202

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee