KR100471171B1 - 반도체 소자의 다층 본딩 패드 구조 및 그 제조 방법 - Google Patents

반도체 소자의 다층 본딩 패드 구조 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 다층 본딩 패드 구조 및 그 제조 방법을 개시한다. 이 본딩 패드 구조는 반도체 기판 상에 차례로 형성된 적어도 3개의 금속 패드들; 및 상기 적어도 3개의 금속 패드들 사이에 개재된 금속 층간 절연막들, 와이드 비아를 구비한다. 본 발명에 따른 제조 방법은 반도체 기판의 소정영역 상에 제 1 금속 패드를 형성하고; 상기 제 1 금속 패드를 갖는 반도체 기판의 전면 상에 상기 제 1 금속 패드를 노출시키는 제 1 와이드 비아홀을 갖는 제 1 금속 층간 절연막을 형성하고; 상기 제 1 와이드 비아홀을 덮으면서 상기 제 1 금속 패드와 중첩되는 제 2 금속 패드를 형성하고; 상기 제 2 금속 패드를 갖는 반도체 기판의 전면 상에 상기 제 2 금속 패드를 노출시키는 제 2 와이드 비아홀을 갖는 제 2 금속 층간 절연막을 형성하며; 그리고 상기 제 2 와이드 비아홀을 덮으면서 상기 제 2 금속 패드와 중첩되는 제 3 금속 패드를 형성하는 것을 포함한다. 여기서 상기 제 2 금속 층간 절연막은 차례로 적층된 하부 절연막, 식각 저지막 및 상부 절연막을 구비한다.

Description

반도체 소자의 다층 본딩 패드 구조 및 그 제조 방법{Bonding pad structure of a semiconductor device and a method of fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 다층 본딩 패드 구조 및 그 제조 방법에 관한 것이다.
일반적으로 고집적 반도체 회로는 도전막과 절연막의 적층으로 형성되고, 서로 상하위 도전막을 접촉하는 방식으로 제조된다. 제품들이 더욱 정교해지고 복잡해짐에 따라, 서로 적층되는 도전막의 수가 증가하게 되며, 요구되는 도전막의 수만큼 적층하고 패터닝하는 공정을 진행한 후에야 비로소 다층의 도전막을 갖는 본딩 패드가 형성된다. 이러한 본딩 패드를 형성한 후에 와이어 본딩 등을 할 수 있다.
종래기술의 한 예로 도 1을 참고하면, 반도체 기판(1)상의 패드 형성부에, 도전막인 메탈 층들(3, 9, 15, 21)과 층간절연막들(2, 5, 11, 17)이 교대로 형성되어 있으며, 층간 절연막들(5, 11, 17)을 관통하여 복수개의 비아들(7, 13, 19)이 어레이 구조로 각각 형성되어 메탈 층들(3, 9, 15, 21)을 연결해 준다. 그리고 보호막(23)이 최상부 메탈층(21)의 가장자리를 덮으며 형성되어 있고, 최상부 메탈층(21)위의 패드 오픈 영역(25)는 노출되어 있다.
이러한 구조에서 패드 오픈 영역 상에 와이어 본딩시 패드내의 메탈이 뜯겨져 나가는 메탈 오픈(metal open)현상이 발생한다. 왜냐하면 메탈층들(3, 9, 15, 21)을 연결하는 복수개의 비아들(7, 13, 19)이 패드 오픈 영역(25) 아래에 균일하게 분포되어 있어, 메탈 층간의 부착력이 약하게 되기 때문이다. 그리고 이러한 약한 메탈 부착력은 제품 신뢰성 시험중의 와이어 본딩을 잡아당기는 항목에서도 패드 메탈이 뜯겨져 나가게 된다.
또한, 층간 절연막들(5, 11, 17)이 복수개의 비아들(7, 13, 19)에 의해 나누어져 있어 칩을 검사하는 과정에서 검사기의 프로브 핀(probe pin)이 패드 오픈 영역에 놓이면서 밀리게 되는 힘 또는 와이어 본딩시의 충격으로 인하여 층간 절연막에 도 1과 같이 균열(crack)이 발생한다.
이러한 단점을 개선하기 위하여 도 1의 복수개의 상층 비아들(19)을 하나의 와이드 비아(wide via)의 형태로 바꾼 것이 도 2에 나타나 있다. 이는 대한민국 공개특허공보 제 1999-48276호에 개시되어 있다. 도 2를 참고하면, 최상부 메탈층(21) 하부의 상층비아를 와이드 비아 타입으로 바꾸어, 최상부 메탈층(21)과 그 아래의 메탈층(15)간의 접착력을 높이고 충격을 완하하여 메탈 오픈 현상및 층간절연막의 균열을 방지하고자 하였다. 그러나, 와이어 본딩시 메탈 오픈 현상및 검사시 프로브 핀(probe pin)에 의한 균열등의 문제는 크게 개선되지 않는다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 메탈 오픈 현상 및 균열을 방지하기에 적합한 다층 본딩 패드 구조를 갖는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명은 상기 기술적 과제를 달성하기 위하여, 적어도 2개의 와이드 비아홀을 갖는 다층 본딩 패드 구조체 및 그 제조 방법을 제공한다.
본 발명에 의한 일 양태에 따른 다층 본딩 패드 구조체(multi-layered bonding pad structure)는 반도체 기판; 상기 반도체 기판 상에 차례로 형성된 적어도 3개의 금속 패드들; 및 상기 적어도 3개의 금속 패드들 사이에 개재된 금속 층간 절연막들을 포함하되, 상기 금속 층간 절연막들의 각각은 그 하부에 위치하는 상기 금속 패드를 노출시키는 하나의 와이드 비아홀을 구비한다. 여기서 상기 적어도 3개의 금속 패드들은 상기 와이드 비아홀을 통하여 서로 전기적으로 접속된다.
상기 적어도 3개의 금속 패드들 중 하부로부터 두번째 금속 패드와 최상부 금속 패드 사이의 금속 층간 절연막들 각각은 차례로 적층된 하부절연막, 식각저지막, 및 상부절연막을 포함하는 것이 바람직하다. 상기 식각 저지막은 상기 하부 절연막 및 상기 상부 절연막과 식각선택비를 갖는 절연막인 것이 바람직하다. 상기 식각 저지막은 SiN 및 SiON 중에서 선택되는 하나로 형성된다.
본 발명에 의한 다층 본딩 패드 구조체는 상기 금속 패드들 사이에 개재되고 상기 와이드 비아홀들의 바닥 및 측벽을 덮는 콘포말한 금속 패턴들을 더 포함할 수 있다.
또한 본 발명에 의한 다층 본딩 패드 구조체는 상기 반도체 기판 및 상기 적어도 3개의 금속 패드들 중 최하부 금속 패드 사이에 개제된 하부 층간 절연막을 더 포함할 수 있다.
게다가, 본 발명에 의한 다층 본딩 패드 구조체는 상기 하부 층간 절연막 및 상기 반도체 기판 사이에 개재되고, 상기 최하부 금속 패드와 중첩된 하부 도전막 패턴; 및 상기 하부 층간 절연막을 관통하는 복수개의 비아 플러그들을 더 포함하며, 상기 최하부 금속 패드는 상기 복수개의 비아 플러그들을 통하여 상기 하부 도전막 패턴과 전기적으로 접속된다.
본 발명에 의한 다층 본딩 패드 구조체는 상기 적어도 3개의 금속 패드들 및 상기 금속 층간 절연막들을 갖는 반도체 기판의 전면 상에 형성된 보호막을 더 포함하되, 상기 보호막은 상기 적어도 3개의 금속패드들 중 최상부 금속패드를 노출시키는 패드 개구부(pad opening)를 갖는다.
본 발명에 따른 비아 플러그와 금속 패턴은 텅스텐, Al 합금 또는 Cu 합금과 같은 도전성 물질로 이루어지며, 하부 층간 절연막들은 산화막들로 이루어진다. 본 발명에 따른 금속 패드와 하부도전막 패턴은 주로 알루미늄이나 구리 같은 금속이나 그 합금으로 형성된다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 다층 패드 구조를 갖는 반도체 소자의 제조 방법은 반도체 기판의 소정영역 상에 제 1 금속 패드를 형성하고; 상기 제 1 금속 패드를 갖는 반도체 기판의 전면 상에 상기 제 1 금속 패드를 노출시키는 제 1 와이드 비아홀을 갖는 제 1 금속 층간 절연막을 형성하고; 상기 제 1 와이드 비아홀을 덮으면서 상기 제 1 금속 패드와 중첩되는 제 2 금속 패드를 형성하고; 상기 제 2 금속 패드를 갖는 반도체 기판의 전면 상에 상기 제 2 금속 패드를 노출시키는 제 2 와이드 비아홀을 갖는 제 2 금속 층간 절연막을 형성하며; 그리고 상기 제 2 와이드 비아홀을 덮으면서 상기 제 2 금속 패드와 중첩되는 제 3 금속 패드를 형성하는 것을 포함한다. 여기서 상기 제 2 금속 층간 절연막은 차례로 적층된 하부 절연막, 식각 저지막 및 상부 절연막을 구비한다.
본 발명에 의한 상기 방법은 상기 제 1 금속 패드와 상기 반도체 기판 사이에 하부 층간 절연막, 상기 제 1 금속 패드와 중첩된 하부 도전막 패턴, 및 상기 하부 층간 절연막을 관통하여 상기 제 1 금속 패드와 상기 하부 도전막 패턴을 전기적으로 연결하는 복수개의 비아 플러그들을 형성하는 것을 더 포함한다.
상기 금속 패턴을 형성하는 방법은, 상기 와이드 비아 홀을 포함하는 상기 금속 층간 절연막의 전면 상에 CVD 방법 등으로 도전성 물질을 적층하고, 상기 결과물 전면 상에 산화막을 적층하여 상기 도전성 물질이 적층된 상기 와이드 비아홀을 채우고, CMP공정을 이용하여 상기 결과물을 평탄화하여 상기 금속 층간 절연막을 노출시키고 상기 와이드 비아 홀 안에 산화막 패턴을 남기고, 상기 산화막 패턴을 습식 식각에 의해 제거하는 것을 포함한다.
이렇게 형성된 패드 위에 직접 와이어가 본딩되거나 범프가 형성된 후 리드에 연결될수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
여기서는 본 발명에 의한 한 예로, 4층 구조의 본딩 패드를 구비한 반도체 소자에 관한 단면도 및 제조 방법을 나타낸다.
도 3은 본 발명에 의한 다층 본딩 패드 구조를 갖는 반도체 소자의 패드 부분을 나타내는 단면도이다. 도 3을 참고하여, 반도체 기판(10)의 소정영역 상에 하부 도전막 패턴(30), 및 제 1 내지 제 3 금속 패드(90, 150, 210) 들이 상기 반도체 기판(10)으로부터 차례대로 위치한다. 상기 반도체 기판(10)과 상기 하부 도전막 패턴(30) 사이에는 층간 절연막(20)이 개재되어 있다. 상기 제 1 금속 패드(90)과 상기 하부 도전막 패턴(30) 사이에는 이들을 연결하는 복수개의 비아 플러그(70)들을 포함하는 하부 층간 절연막(50)이 있으며, 상기 제 1 내지 제 3 금속 패드들(90, 150, 210) 사이에 각각 제 1 및 제 2 금속 층간 절연막들(110, 170)이 위치한다. 상기 제 1 내지 제 3 금속 패드들(90, 150, 210)은 상기 금속 패드들(90, 150, 210) 사이에 개재되고, 제 1 및 제 2 와이드 비아홀(120, 180)의 측면과 바닥을 각각 콘포말하게 덮는 서로 제 1 금속 패턴(130) 및 제 2 금속 패턴(190)을 통해서 전기적으로 접속된다. 상기 제 2 금속 층간 절연막(170)은 하부절연막(170a), 식각저지막(170b), 상부절연막(170c)으로 이루어진다. 또한 상기 제 2 금속 층간 절연막을 덮으면서 제 3 금속패드(210)를 노출시키는 패드 개구부(pad opening)를 갖는 보호막(passivation layer, 230)이 존재한다.
도 4a 내지 도 4g는 도 3의 구조를 갖는 반도체 소자를 제조하는 방법을 순차적으로 나타내는 패드 부분의 공정 단면도들이다.
도4a 내지 도4d를 참고하여, 반도체 기판(10)의 소정영역 상에 층간절연막(20)을 형성하고 그 위에 하부 도전막이 스퍼터링 방법등에 의해 형성한다. 패터닝 공정을 진행하여 하부 도전막 패턴(30)을 형성한다. 상기 하부 도전막 패턴(30)과 상기 패터닝 공정등에 의해서 노출된 상기 층간절연막(20)을 덮도록 하부 층간 절연막(50)을 BPSG등의 산화막으로 형성한다. 상기 하부 층간절연막(50)을 패터닝하여, 상기 도전막 패턴(30)의 소정부분들을 노출시키는 복수개의 비아홀(60)들을 형성한다. 상기 복수개의 비아홀(60)들을 포함하는 반도체 기판(10)의 전면에 텅스텐, Al합금, 또는 Cu합금등의 도전성 물질을 CVD, 스퍼터링 또는 전기도금등의 방법으로 적층하여 상기 복수개의 비아홀(60)들을 채우고, CMP등의 방법을 이용하여 평탄화하여, 어레이 구조의 복수개의 비아 플러그(70)들을 형성한다. 상기 결과물위에 금속막을 형성하고 패터닝하여 상기 하부 도전막 패턴(30)과 중첩된 제 1 금속 패드(90)를 형성한다. 상기 결과물을 덮도록 제 1 금속 층간 절연막(110)을 형성하고, 상기 제 1 금속 층간 절연막(110)을 패터닝하여 상기 금속 패드(90)를 노출시키는 제 1 와이드 비아홀(120)을 형성한다. 상기 제 1 와이드 비아홀(120)에 텅스텐, Al합금, Cu합금등의 금속으로 콘포말하게 금속막을 CVD, 스퍼터링 또는 전기도금등과 같은 방법으로 적층한다. 상기 결과물의 전면에 희생막을 적층하여 상기 금속막을 포함하는 상기 와이드 비아홀을 채운다. CMP 공정으로 상기 결과물을 평탄화하여, 상기 제 1 금속 층간 절연막(110)을 노출시키고 상기 제 1 와이드 비아홀(120) 안에 제 1 금속 패턴(130)과 희생막 패턴을 남긴다. 습식 식각으로 상기 제 1 와이드 비아홀(120) 안의 상기 희생막 패턴을 제거하여 상기 제 1 와이드 비아홀(120) 안에 제 1 금속 패턴(130)만을 남긴다. 상기 제 1 금속 패턴(130)처럼 와이드 비아홀 안에 형성된 도전막 패턴을 와이드 비아라고 한다. 상기 결과물 위에 상기 제 1 금속 패드(90)와 중첩된 제 2 금속 패드(150)를 형성한다. 상기 제 1 금속 패턴(130)에 의해 형성되는 홀의 저면은 주변의 상기 제 1 금속 층간 절연막(110)의 상부면에 비해 낮아 단차가 형성되므로, 상기 제 2 금속 패드(150)는 가운데 부분이 움푹 패이게 형성된다.
도 5는 본 발명에 의한 반도체 소자에 있어서, 패드 부분이 아닌, 주변의 내부 회로 영역의 한 부분의 단면도이다. 반도체 기판(10)위에 층간절연막(20), 하부 층간 절연막(50), 제 1 금속 층간 절연막(110), 제 2 금속 층간 절연막(170)이 차례대로 위치하며, 도전성 패턴들(150', 210')이 비아 플러그(190')들에 의해 전기적으로 접속된다. 상기 제 2 금속 층간 절연막(170)은 하부절연막(170a), 식각저지막(170b), 상부 절연막(170c)로 이루어 지며 최상부 도전성 패턴(210')은 보호막(230)에 의해 덮여 있다.
도 3의 구조가 도 4a 내지 도 4g의 과정에 걸쳐 형성될 때, 도 5의 구조도 동시에 형성된다. 따라서, 도 5에는 도시되지 않았으나, 주변의 내부 회로 영역의 또 다른 부분에서, 도 3에서의 하부 도전막 패턴(30)과 제 1 금속 패드(90)에 해당되는 도전성 패턴들이 상기 도전성 패턴(150', 210')들과 비아 플러그나 콘택 플러그에 의해 전기적으로 접속될 것은 자명하다.
도 4e 내지 도 4g, 및 도 5를 참고하여, 제 2 금속패드(150)를 갖는 패드 영역 및 그에 해당하는 도전성 패턴(150')을 갖는 내부 회로 영역을 갖는 반도체 기판의 전면 상에 제 2 금속 층간 절연막(170)을 적층한다. 상기 제 2 금속 층간 절연막(170)을 식각하여 패드 영역에 제 2 와이드 비아홀(180)을 형성할때, 도 5의 내부 회로 영역에서 도전성 패턴들(150', 210')을 전기적으로 연결하는 비아 플러그(190')들을 위한 비아홀도 동시에 형성된다. 하지만, 상기 패드 영역에서 제 1 금속 패턴(130)에 의한 단차로 인해 패드 영역과 내부 회로 영역에서 식각해야 할 층간 절연막(170)의 두께가 다르기에 상기 도전성 패턴(150')이 손상된다. 따라서, 내부 회로 영역의 구조를 보호하기 위하여 식각 저지막이 필요하다. 즉, 하부 절연막(170a)을 형성하고, 그 위에 식각저지막(170b)을 적층하고, 그 위에 상부 절연막(170c)을 형성한다. 이때, 상기 식각저지막(170b)은 상기 하부 절연막(170a) 및 상기 상부 절연막(170c)과 식각선택비가 좋아야 하며, SiN 및 SiON 중에 선택되는 하나로 형성된다. 이러한 3개의 층(170a, 170b, 170c)은 상기 제 2 금속 층간절연막(170)을 구성한다. 상기 3개의 층(170a, 170b, 170c)을 차례대로 패터닝하여 제 2 와이드 비아홀(180)을 형성하고, 텅스텐, Al합금, Cu합금등의 도전성 물질로 상기 제 2 와이드 비아홀(180)의 측면과 바닥을 콘포말하게 덮는 제 2 금속 패턴(190)을 형성한다. 상기 결과물위에 상기 제 2 금속 패드(150)와 중첩된 제 3 금속 패드(210)를 형성한다. 상기 결과물의 전면에 상기 제 3 금속 패드(210)의 패드 개구부(pad opening)를 노출시키는 보호막(passivation layer, 230)을 형성하여 도3의 구조의 반도체 소자를 형성할 수 있다.
후속 공정으로, 상기 패드 개구부에 직접 와이어를 본딩하거나, 범프를 형성하여 리드에 연결할 수 있다.
본 발명에 따라, 다층 본딩 패드 구조에서 금속 패드들 사이에 적어도 2개 이상의 와이드 비아홀의 측벽과 바닥을 덮는 금속 패턴(와이드 비아)을 형성하여, 금속 패드 사이의 접착력을 높이고, 최상부 금속 패드의 상부에 외력이 작용한다하더라도, 하부의 층간 절연막들의 균열을 방지할 수 있다.
도 1은 종래의 다층 본딩 패드 구조의 단면도를 나타낸다.
도 2는 또 다른 종래의 다층 본딩 패드 구조의 단면도를 나타낸다.
도 3은 본 발명에 의한 다층 본딩 패드를 구비한 반도체 소자의 패드 부분을 나타내는 단면도이다.
도 4a 내지 도 4g는 본 발명에 의한 다층 본딩 패드를 구비한 반도체 소자의 제조방법을 나타내는 패드부분의 공정단면도들이다.
도 5는 본 발명에 의한 반도체 소자에 있어서 패드 부분 주변의 내부회로 영역의 한 부분을 나타내는 단면도이다.

Claims (19)

  1. 반도체 기판;
    상기 반도체 기판 상에 차례로 형성된 적어도 3개의 금속 패드들; 및
    상기 적어도 3개의 금속 패드들 사이에 개재된 금속 층간 절연막들을 포함하되,
    상기 금속 층간 절연막들은 상기 금속 층간 절연막들의 각각에 형성되어 그 하부에 위치하는 상기 금속 패드를 노출시키는 적어도 2개의 와이드 비아홀들을 갖고, 상기 적어도 3개의 금속 패드들은 상기 와이드 비아홀들을 통하여 서로 전기적으로 연결되는 것을 특징으로 하는 반도체 장치의 다층 본딩 패드 구조체(multi-layered bonding pad structure).
  2. 제 1 항에 있어서,
    상기 적어도 3개의 금속 패드들 중 하부로부터 두번째 금속 패드와 최상부 금속 패드 사이의 금속 층간 절연막들의 각각은 하부절연막, 식각저지막, 및 상부절연막으로 구성되는 것을 특징으로 하는 반도체 장치의 다층 본딩 패드 구조체.
  3. 제 2 항에 있어서,
    상기 식각 저지막은 상기 하부 절연막 및 상기 상부 절연막과 식각률이 다른 것을 특징으로 하는 반도체 장치의 다층 본딩 패드 구조체.
  4. 제 3항에 있어서,
    상기 식각 저지막은 SiN 및 SiON 중에서 하나 선택되는 것을 특징으로 하는 반도체 장치의 다층 본딩 패드 구조체.
  5. 제 1 항에 있어서,
    상기 금속 패드들 사이에 개재되고 상기 와이드 비아홀들의 바닥 및 측벽을 덮는 콘포말한 금속 패턴들을 포함하는 것을 특징으로 하는 반도체 장치의 다층 본딩 패드 구조체.
  6. 제 1 항에 있어서,
    상기 반도체 기판 및 상기 적어도 3개의 금속 패드들 중 최하부 금속 패드 사이에 개제된 하부 층간 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치의 다층 본딩 패드 구조체.
  7. 제 6 항에 있어서,
    상기 하부 층간 절연막 및 상기 반도체 기판 사이에 개재되고, 상기 최하부 금속 패드와 중첩된 하부 도전막 패턴; 및
    상기 하부 층간 절연막을 관통하는 복수개의 비아 플러그들을 더 포함하되, 상기 최하부 금속 패드는 상기 복수개의 비아 플러그들을 통하여 상기 하부 도전막 패턴과 전기적으로 접속되는 것을 특징으로 하는 반도체 장치의 다층 본딩 패드 구조체.
  8. 제 1 항에 있어서,
    상기 적어도 3개의 금속 패드들 및 상기 금속 층간 절연막들을 갖는 반도체 기판의 전면 상에 형성된 보호막을 더 포함하되, 상기 보호막은 상기 적어도 3개의 금속패드들 중 최상부 금속패드를 노출시키는 패드 개구부(pad opening)를 갖는 것을 특징으로 하는 반도체 장치의 다층 본딩 패드 구조체.
  9. 반도체 기판의 소정영역 상에 형성된 제 1 금속 패드;
    상기 제 1 금속패드를 갖는 반도체 기판의 전면 상에 형성되고 상기 제 1 금속패드를 노출시키는 제 1 와이드 비아홀을 갖는 제 1 금속 층간 절연막;
    상기 제 1 와이드 비아홀을 덮으면서 상기 제 1 금속 패드와 중첩되고 상기 제 1 와이드 비아홀을 통하여 상기 제 1 금속 패드와 전기적으로 접속된 제 2 금속 패드;
    상기 제 2 금속 패드를 갖는 반도체 기판의 전면상에 형성되되 상기 제 2 금속 패드를 노출시키는 제 2 와이드 비아홀을 갖고 차례로 적층된 하부 절연막, 식각 저지막 및 상부 절연막으로 구성된 제 2 금속 층간 절연막; 및
    상기 제 2 와이드 비아홀을 덮으면서 상기 제 2 금속 패드와 중첩되고 상기 제 2 와이드 비아홀을 통하여 상기 제 2 금속패드와 전기적으로 접속된 제 3 금속 패드를 포함하는 반도체 장치의 다층 본딩 패드 구조체(multi-layered bonding pad structure).
  10. 제 9 항에 있어서,
    상기 식각 저지막은 상기 하부 절연막 및 상기 상부 절연막과 식각률이 다른 것을 특징으로 하는 반도체 장치의 다층 본딩 패드 구조체.
  11. 제 10항에 있어서,
    상기 식각 저지막은 SiN 및 SiON 중에서 선택된 하나로 형성하는 것을 특징으로 하는 반도체 장치의 다층 본딩 패드 구조체.
  12. 제 9 항에 있어서,
    상기 제 1 금속 패드 및 상기 반도체 기판 사이에 개재된 하부 층간 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치의 다층 본딩 패드 구조체.
  13. 제 12 항에 있어서,
    상기 하부 층간 절연막 및 상기 반도체 기판 사이에 개재되고 상기 제 1 금속 패드와 중첩된 하부 도전막 패턴; 및
    상기 하부 층간 절연막을 관통하는 복수개의 비아 플러그들을 더 포함하되, 상기 제 1 금속 패드는 상기 복수개의 비아 플러그들을 통하여 상기 하부 도전막 패턴과 전기적으로 접속되는 것을 특징으로 하는 반도체 장치의 다층 본딩 패드 구조체.
  14. 제 9 항에 있어서,
    상기 제 1 금속 패드 및 상기 제 2 금속 패드 사이에 개재되고 상기 제 1 와이드 비아홀의 바닥 및 측벽을 덮는 콘포말한 제 1 금속 패턴; 및
    상기 제 2 금속 패드 및 상기 제 3 금속 패드 사이에 개재되고 상기 제 2 와이드 비아홀의 바닥 및 측벽을 덮는 콘포말한 제 2 금속 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치의 다층 본딩 패드 구조체.
  15. 제 9항에 있어서,
    상기 제 3 금속 패드를 갖는 반도체 기판의 전면에 형성되고 상기 제 3 금속 패드를 노출시키는 패드 개구부(pad opening)를 갖는 보호막(passivation layer)을 더 포함하는 것을 특징으로 하는 반도체 장치의 다층 본딩 패드 구조체.
  16. 반도체 기판의 소정영역 상에 제 1 금속 패드를 형성하고,
    상기 제 1 금속 패드를 갖는 반도체 기판의 전면 상에 상기 제 1 금속 패드를 노출시키는 제 1 와이드 비아홀을 갖는 제 1 금속 층간 절연막을 형성하고,
    상기 제 1 와이드 비아홀을 덮으면서 상기 제 1 금속 패드와 중첩되는 제 2 금속 패드를 형성하고,
    상기 제 2 금속 패드를 갖는 반도체 기판의 전면 상에 상기 제 2 금속 패드를 노출시키는 제 2 와이드 비아홀을 갖는 제 2 금속 층간 절연막을 형성하되 상기 제 2 금속 층간 절연막은 차례로 적층된 하부 절연막, 식각 저지막 및 상부 절연막을 갖고,
    상기 제 2 와이드 비아홀을 덮으면서 상기 제 2 금속 패드와 중첩되는 제 3 금속 패드를 형성하는 것을 포함하는 반도체 장치의 다층 본딩 패드 구조체 형성 방법.
  17. 제 16 항에 있어서,
    상기 식각 저지막은 상기 하부 절연막 및 상기 상부 절연막과 식각률이 다른 물질로 형성하는 것을 특징으로 하는 반도체 장치의 다층 본딩 패드 구조체 형성 방법.
  18. 제 17 항에 있어서,
    상기 식각 저지막은 SiN 및 SiON 중에서 선택되는 하나의 물질로 형성하는 것을 특징으로 하는 반도체 장치의 다층 본딩 패드 구조체 형성 방법.
  19. 제 16 항에 있어서,
    상기 제 1 금속 패드와 상기 반도체 기판 사이에 하부 층간 절연막;
    상기 제 1 금속 패드와 중첩된 하부 도전막 패턴; 및
    상기 하부 층간 절연막을 관통하여 상기 제 1 금속 패드와 상기 하부 도전막 패턴을 전기적으로 연결하는 복수개의 비아 플러그들을 형성하는 것을 더 포함하는 반도체 장치의 다층 본딩 패드 구조체 형성 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US8730656B2 (en) * 2010-11-12 2014-05-20 Apple Inc. Unitary housing for electronic device
CN103779234A (zh) * 2012-10-18 2014-05-07 中芯国际集成电路制造(上海)有限公司 一种半导体器件封装结构以及制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163034A (ja) * 1997-11-28 1999-06-18 Mitsubishi Electric Corp 半導体集積回路
KR19990048273A (ko) * 1997-12-09 1999-07-05 윤종용 다층 패드를 구비한 반도체 소자 및 그 제조방법
KR20000048078A (ko) * 1998-12-25 2000-07-25 가네꼬 히사시 반도체 소자의 전극 구조
JP2002246411A (ja) * 2001-02-16 2002-08-30 Ricoh Co Ltd 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163034A (ja) * 1997-11-28 1999-06-18 Mitsubishi Electric Corp 半導体集積回路
KR19990048273A (ko) * 1997-12-09 1999-07-05 윤종용 다층 패드를 구비한 반도체 소자 및 그 제조방법
KR20000048078A (ko) * 1998-12-25 2000-07-25 가네꼬 히사시 반도체 소자의 전극 구조
JP2002246411A (ja) * 2001-02-16 2002-08-30 Ricoh Co Ltd 半導体装置及びその製造方法

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