KR100276191B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 목적은 더머신 프로세스에 의한 디바이스의 본딩 불량을 없애기 위한 것이다. 본딩 패드(21)는 격자 모양으로 형성되어 있다. 패시베이션층(22)의 바로 아래에는 에칭 스토퍼층이 배치되어 있다. 패시베이션층(22) 및 에칭 스토퍼층에는 본딩 패드(21) 상에 개구(23)가 설치되어 있다. 격자 모양의 본딩 패드(21)의 사이에는 절연층(27)이 충전되어 있다. 본딩 와이어는 격자 모양의 본딩 패드(21)에 결합되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 더머신 프로세스 또는 듀얼 더머신 프로세스에 의한 다층 배선 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.
초 대규모 집적 회로(ULSI)에서는 통상, 3개 이상의 레벨로 배선층이 형성되는 다층 배선 구조가 채용된다.
도 22 및 도 23은 종래의 배선 프로세스에 의한 반도체 장치를 나타내고 있다. 또한, 도 23은 도 22의 XXIII-XXIII선을 따라 절결한 단면도이다.
반도체 기판(11) 상에는 필드 산화물(12)이 형성되어 있다. 이 필드 산화물(12)로 둘러 쌓인 소자 영역에는 소스 및 드레인 영역(13) 및 게이트 전극(14)을 갖는 MOS 트랜지스터가 형성되어 있다.
반도체 기판(11) 상에는 MOS 트랜지스터를 완전히 덮는 절연층(15)이 형성되어 있다. 절연층(15)에는 그 표면으로부터 소스 및 드레인 영역(13)까지 달하는 콘택트 홀(16)이 형성되어 있다. 절연층(15) 상에는 복수의 배선(17)을 갖는 제1 레벨의 배선층이 형성되어 있다. 복수의 배선(17) 각각은 콘택트 홀(16)을 경유해서 MOS 트랜지스터의 소스 및 드레인 영역(13)에 접속되어 있다.
절연층(15) 상에는 복수의 배선(17)을 완전히 덮는 절연층(Interlayer Dielectric)(18)이 형성되어 있다. 절연층(18)에는 그 표면으로부터 복수의 배선(17)까지 달하는 콘택트 홀(19)이 형성되어 있다. 절연층(18) 상에는 복수의 배선(20)을 갖는 제2 레벨의 배선층이 형성되어 있다. 복수의 배선(20) 각각은 콘택트 홀(19)을 경유해서 제1 레벨의 배선층의 배선(17)에 접속되어 있다.
또, 절연층(18) 상에는 본딩 패드(21)가 형성되어 있다. 절연층(18) 상에는 배선층(20) 및 본딩 패드(21)를 완전하게 덮는 절연층(Passivation Dielectric)(22)이 형성되어 있다. 절연층(22)에는 본딩 패드(21) 상에 개구(23)가 형성되어 있다.
종래의 배선 프로세스에 의한 반도체 장치에서는 제1 레벨의 배선층의 복수의 배선(17), 제2 레벨의 배선층의 복수의 배선(20) 및 본딩 패드(21)는 각각 사진 식각 공정(PEP) 즉, 레지스트 패턴을 형성하고, 그 레지스트 패턴을 마스크로 해서 이방성 에칭 (RIE 등)에 의해서 금속층을 에칭하는 공정에 의해서 형성된다.
그러나, ULSI에서는 동일한 레벨에서의 배선끼리의 간격은 대단히 좁게 되어 있다.
이 때문에 첫째로, 각 배선층의 배선(17, 20)을 정확하게 패터닝하는 일이 곤란하였다. 그 이유는 레지스트 패턴을 형성하는 노광 장치의 해상도가 미세한 배선 패턴을 따라가지 못하는 상태로 되어 있기 때문이다.
둘째로, 동일한 레벨의 배선간의 구멍을 절연층에 의해 충전하는 일이 곤란하며, 그 배선 사이에 공동이 형성된다. 그 이유는 절연층의 스탭 커버리지가 열악하기 때문이다. 이 공동은 다층 배선 기술에 악영향을 준다.
도 24 및 도 25는 듀얼 더머신 프로세스에 의한 반도체 장치를 나타내고 있다. 또, 도 25는 도 24의 XXV-XXV선을 따라 절결한 단면도이다.
반도체 기판(11) 상에는 필드 산화층(12)이 형성되어 있다. 필드 산화층(12)에 의해 둘러 쌓인 소자 영역에는 소스 및 드레인 영역(13) 및 게이트 전극(14)을 갖는 MOS 트랜지스터가 형성되어 있다.
반도체 기판(11) 상에는 MOS 트랜지스터를 완전히 덮는 절연층(15, 24)이 형성되어 있다. 절연층(15, 24)에는 그 표면으로부터 소스 및 드레인 영역(13)까지 달하는 콘택트 홀(16a)이 형성되어 있다.
절연층(24) 상에는 절연층(25)이 형성되어 있다. 절연층(25)에는 제1 레벨의 배선층을 형성하기 위한 복수의 구멍(16b)이 형성되어 있다. 복수의 구멍(16b)의 저부는 콘택트 홀(16a)까지 달한다.
콘택트 홀(16a) 및 구멍(16b)의 내면에는 베리어 메탈(17a)이 형성되어 있다. 또, 베리어 메탈(17a) 상에는 콘택트 홀(16a) 및 구멍(16b)을 완전히 충전하는 금속 (또는 금속 합금)(17b)이 형성되어 있다. 제1 레벨의 배선층이 될 복수의 배선은 베리어 메탈(17a) 및 금속(17b)으로 구성된다.
또, 절연층(25)과 제1 레벨의 배선층의 표면은 일치하고, 또한 평탄하게 되어 있다. 제1 레벨의 배선층이 될 복수의 배선 각각은 MOS 트랜지스터의 소스 및 드레인 영역(13)에 접속되어 있다.
절연층(25) 위 및 제1 레벨의 배선층 위에는 절연층(Interlayer Dielectric)(18) 및 절연층(26)이 형성되어 있다. 절연층(18, 26)에는 그 표면으로부터 제1 레벨의 배선층까지 달하는 콘택트 홀(19a)이 형성되어 있다.
절연층(26) 상에는 절연층(27)이 형성되어 있다. 절연층(27)에는 제2 레벨의 배선층을 형성하기 위한 복수의 구멍(19b)이 형성되어 있다. 복수의 구멍(19b)의 저부는 콘택트 홀(19a)까지 달하고 있다.
콘택트 홀(19a) 및 구멍(19b)의 내면에는 베리어 메탈(20a)이 형성되어 있다. 또, 베리어 메탈(20a) 상에는 콘택트 홀(19a) 및 구멍(19b)을 완전히 충전하는 금속 (또는 금속 합금)(20b)이 형성되어 있다. 제2 레벨의 배선층이 될 복수의 배선은 베리어 메탈(20a) 및 금속(20b)으로 구성된다.
또, 절연층(27)과 제2 레벨의 배선층의 표면은 일치하며, 평탄하게 되어 있다. 제2 레벨의 배선층이 될 복수의 배선 각각은 제1 레벨의 배선층에 접속되어 있다.
제2 레벨의 배선층을 최상층으로 한 경우에 제2 레벨의 배선층의 일부는 본딩 패드(21)를 구성하고 있다. 본딩 패드(21)는 제2 레벨의 배선층과 동일하게 금속 (또는 금속 합금)으로 구성되어 있다.
절연층(27) 위, 제2 레벨의 배선층의 위 및 본딩 패드(21) 위에는 절연층(Passivation Dielectric)(22)이 형성되어 있다. 절연층(22)에는 본딩 패드(21) 상에 개구(23)가 형성되어 있다.
이러한 듀얼 더머신 프로세스에 의한 반도체 장치에서는 종래의 배선 프로세스와 같은 노광 시의 배선 패턴의 선명하지 못한 문제나 배선간의 공동의 문제를 해결하는 것이 가능하다.
그러나, 듀얼 더머신 프로세스나 더머신 프로세스에서는 CMP(화학적 기계적 연마) 기술이 사용된다. 이 CMP 기술을 사용하여 본딩 패드(21)를 형성하는 경우, 본딩 패드(21)의 중앙부가 과도하게 에칭되어 본딩 패드(21)가 접시 모양으로 되는 소위 딧싱(Dishing)이 발생한다.
도 26은 딧싱이 발생한 모양을 나타낸 것이다.
즉, CMP는 기계적으로 금속층(21')을 에칭하는 외에 화학적으로도 금속층(21')을 에칭하는 것이다. 따라서, 깊이에 비례해서 충분히 큰 폭 (통상, 본딩 패드의 크기는 100㎛ × 100㎛ 정도이다)을 갖는 구멍(19b)에 금속(본딩 패드)(21)을 남기는 경우에는 구멍(19b)의 중앙부의 금속(21)은 주로 화학적 에칭에 의해서 과도하게 에칭된다.
이 딧싱은 와이어 본딩 시에 있어서, 와이어가 본딩 패드(21)에 정확히 결합되지 않는 본딩 불량을 일으키게 되어 제조 효율의 저하의 원인이 된다.
도 27 및 도 28은 상기 딧싱의 문제를 해결하기 위해 발명된 듀얼 더머신 프로세스에 의한 반도체 장치를 나타내고 있다. 또한, 도 28은 도 27의 XXVIII-XXVIII선을 따라 절단한 단면도이다.
반도체 기판(11) 상에는 필드 산화물(12)이 형성되어 있다. 필드 산화물(12)로 둘러쌓인 소자 영역에는 소스 및 드레인 영역(13) 및 게이트 전극(14)을 갖는 MOS 트랜지스터가 형성되어 있다.
반도체 기판(11) 상에는 MOS 트랜지스터를 완전히 덮는 절연층(15, 24)이 형성되어 있다. 절연층(15, 24)에는 그 표면으로부터 소스 및 드레인 영역(13)까지 달하는 콘택트 홀(16a)이 형성되어 있다.
절연층(24) 상에는 절연층(25)이 형성되어 있다. 절연층(15)에는 제1 레벨의 배선층을 형성하기 위한 복수의 구멍(16b)이 형성되어 있다. 복수의 구멍(16b)의 저부는 콘택트 홀(16a)까지 달하고 있다.
콘택트 홀(16a) 및 구멍(16b)의 내면에는 베리어 메탈(17a)이 형성되어 있다. 또, 베리어 메탈(17a) 상에는 콘택트 홀(16a) 및 구멍(16b)을 완전히 충전하는 금속 (또는 금속 합금)(17b)이 형성되어 있다. 제1 레벨의 배선층이 될 복수의 배선은 베리어 메탈(17a) 및 금속(17b)으로 구성된다.
또, 절연층(25)과 제1 레벨의 배선층의 표면은 일치하며, 평탄하게 되어 있다. 제1 레벨의 배선층이 될 복수의 배선 각각은 MOS 트랜지스터의 소스 및 드레인 영역(13)에 접속되어 있다.
절연층(25) 위 및 제1 레벨의 배선층 위에는 절연층(Interlayer Dielectric)(18) 및 절연층(26)이 형성되어 있다. 절연층(18, 26)에는 그 표면으로부터 제1 레벨의 배선층까지 달하는 콘택트 홀(19a)이 형성되어 있다.
절연층(26) 상에는 절연층(27)이 형성되어 있다. 절연층(27)에는 제2 레벨의 배선층을 형성하기 위한 복수의 구멍(19b)이 형성되어 있다. 복수의 구멍(19b)의 저부는 콘택트 홀(19a)까지 달하고 있다.
콘택트 홀(19a) 및 구멍(19b)의 내면에는 베리어 메탈(20a)이 형성되어 있다. 또, 베리어 메탈(20a) 상에는 콘택트 홀(19a) 및 구멍(19b)을 완전히 충전하는 금속 (또는 금속 합금)(20b)이 형성되어 있다. 제2 레벨의 배선층이 될 복수의 배선은 베리어 메탈(20a) 및 금속(20b)으로 구성된다.
또, 절연층(27)과 제2 레벨의 배선층의 표면은 일치하며, 평탄하게 되어 있다. 제2 레벨의 배선층이 될 복수의 배선 각각은 제1 레벨의 배선층에 접속되어 있다.
제2 레벨의 배선층을 최상층으로 한 경우, 제2 레벨의 배선층의 일부는 본딩 패드(21)를 구성하고 있다. 본딩 패드(21)는 제2 레벨의 배선층과 동일하게 금속 (또는 금속 합금)으로 구성되어 있다.
단, CMP 시에 있어서의 딧싱을 방지하기 위해서, 본딩 패드(21)는 격자 모양으로 형성되어 있다. 즉, 본딩 패드(21)에는 행열 형태로 배치되는 도트 형태의 복수의 구멍이 마련되어 있다.
또, 절연층(27) 위 및 제2 레벨의 배선층 위에는 절연층(Passivation Dielectric)(22)이 형성되어 있다. 절연층(22)에는 본딩 패드(21) 상에 개구(23)가 형성되어 있다.
이러한 듀얼 더머신 프로세스에 의한 반도체 장치에서는 본딩 패드(21)가 격자 형태로 형성되어 있다. 따라서, CMP 기술을 이용해서 본딩 패드(21)를 형성하는 경우, 본딩 패드(21)에, 과도하게 에칭되는 부분이 생기는 일이 없고, 딧싱을 유효하게 방지할 수 있다.
이어서, 도 27 및 도 28의 반도체 장치의 제조 방법에 대해서 설명한다.
먼저, 도 29에 도시한 바와 같이 LOCOS법에 의해서, 실리콘 기판(11) 상에 필드 산화층(12)을 형성한다. 그 후에, 필드 산화층(12)으로 둘러쌓인 소자 영역에 소스 및 드레인 영역(13) 및 게이트 전극(14)을 갖는 MOS 트랜지스터를 형성한다.
또, 예를 들면, CVD법을 이용해서, 실리콘 기판(11) 위에 MOS 트랜지스터를 완전히 덮는 1㎛ 정도의 절연층(BPSG(Borophospho Silicate Glass)) 등)(15)을 형성한다. 절연층(15)의 표면은 CMP에 의해서 평탄화된다.
이어서, 도 30에 도시한 바와 같이 예를 들면, CVD법에 의해서 절연층(15) 상에 에칭 스토퍼층(24) 및 절연층(25)이 연속해서 형성된다. 절연층(25)은 예를 들면, 산화 실리콘으로 구성된다. 절연층(25)이 산화 실리콘으로 구성되는 경우, 에칭 스토퍼층(24)은 RIE(반응성 이온 에칭)에서의 산화 실리콘에 대한 에칭 선택비가 큰 재료, 예를 들면 질화 실리콘으로 구성된다.
에칭 스토퍼층(24)의 두께는 50㎚ 정도로 설정되며, 절연층(25)의 두께는 제1 레벨의 배선층을 구성하는 배선의 두께와 동일한 두께로, 예를 들면 0.6㎛ 정도로 형성된다.
이어서, 도 31에 도시한 바와 같이 절연층(25)에 복수의 구멍(16b)을 형성한다. 이 복수의 구멍(16b)은 사진 식각 공정 즉, 절연층(25) 상에의 레지스트의 도포 및 해당 레지스트의 패터닝 및 해당 레지스트를 마스크로 한 RIE에 의한 절연층(25)의 에칭 및 레지스트의 박리에 의해 형성된다. 에칭 스토퍼층(24)은 이 RIE에서의 에칭 스토퍼로서의 기능을 한다.
또, 복수의 구멍(16b)의 패턴은 제1 레벨의 배선층을 구성하는 배선의 패턴과 동일하게 되어 있다.
이어서, 도 32에 도시한 바와 같이, 절연층(15, 24)에 콘택트 홀(16a)을 형성한다. 콘택트 홀(16a)도 복수의 구멍(16b)의 형성과 동일하게 사진 식각 공정에 의해서 형성된다. 즉, 콘택트 홀(16a)은 절연층(25) 위 및 구멍(16b) 내로의 레지스트의 도포 및 해당 레지스트의 패터닝 및 해당 레지스트를 마스크로 한 RIE에 의한 절연층(15, 24)의 에칭 및 레지스트의 박리에 의해서 형성된다.
이어서, 도 33에 도시한 바와 같이, CVD법 또는 PVD법에 의해서, 절연층(25) 위, 콘택트 홀(16a)의 내면 및 구멍(16b)의 내면에 베리어 메탈(17a)이 형성된다. 베리어 메탈(17a)은 예를 들면 티탄과 질화 티탄의 적층이나, 질화 티탄 실리콘 등으로 구성된다.
이어서, 도 34에 도시한 바와 같이, CVD법 또는 PVD법에 의해서, 베리어 메탈(17a) 위에, 콘택트 홀(16a) 및 구멍(16b)을 완전하게 충전하는 금속 (또는 금속 합금)(17')이 형성된다. 금속(17')은 예를 들면, 알루미늄, 동 또는 이들의 합금 등으로 구성된다.
금속(17')의 형성에 PVD법을 이용하는 경우에는 고온 PVD법이나, 콘택트 홀(16a) 및 구멍(16b)을 완전히 충전하는 온도 처리를 포함하는 PVD법이 사용된다.
이어서, 도 35에 도시한 바와 같이, CMP법에 의해서, 콘택트 홀(16a) 및 구멍(16b)의 외부에 존재하는 베리어 메탈(17a) 및 금속(17b)을 에칭하고, 콘택트 홀(16a) 및 구멍(16b)의 내부에만 베리어 메탈(17a) 및 금속(17b)을 잔존시킨다.
이것에 의해서, 제1 레벨의 배선층이 형성됨과 동시에, 제1 레벨의 배선층과 기판 중의 확산층 (소스 및 드레인 영역)을 전기적으로 접속하는 콘택트 플러그가 형성된다.
이어서, 도 36에 도시한 바와 같이, CVD법을 이용하여, 절연층(25) 위 및 제1 레벨의 배선층 위에 두께 약 1㎛의 절연층 (산화 실리콘 등)(18)을 형성한다. 또, 예를 들면 CVD법에 의해서 절연층(18) 상에 에칭 스토퍼층(26) 및 절연층(27)이 연속해서 형성된다. 절연층(27)은 예를 들면, 산화 실리콘으로 구성된다. 절연층(27)이 산화 실리콘으로 구성되는 경우, 에칭 스토퍼층(26)은 RIE(반응성 이온 에칭)에서의 산화 실리콘에 대한 에칭 선택비가 큰 재료, 예를 들면 질화 실리콘으로 구성된다.
에칭 스토퍼층(26)의 두께는 50㎚ 정도로 설정되고, 절연층(27)의 두께는 제2 레벨의 배선층을 구성하는 배선의 두께와 동일한 두께로서 예를 들면 0.6㎛ 정도로 형성된다.
이어서, 도 37 및 도 38에 도시한 바와 같이, 절연층(25)에 복수의 구멍(19b, 19b')을 형성한다. 이 복수의 구멍(19b, 19b')은 사진 식각 공정 즉, 절연층(27) 상으로의 레지스트의 도포 및 해당 레지스트의 패터닝 및 해당 레지스트를 마스크로 한 RIE에 의한 절연층(27)의 에칭 및 레지스트의 박리에 의해서 형성된다. 에칭 스토퍼층(26)은 이 RIE에서의 에칭 스토퍼로서의 기능을 한다.
또한, 구멍(19b)의 패턴은 제2 레벨의 배선층을 구성하는 배선의 패턴과 동일하게 되어 있고, 구멍(19')의 패턴은 본딩 패드 (격자 모양)의 패턴과 동일하게 되어 있다 (제2 레벨의 배선층이 최상층인 경우).
또, 절연층(18, 26)에 콘택트 홀(19a)을 형성한다. 콘택트 홀(19a)도 복수의 구멍(19b, 19b')의 형성과 동일하게 사진 식각 공정에 의해서 형성된다. 즉, 콘택트 홀(19a)은 절연층(27) 위 및 구멍(19b, 19b') 내로의 레지스트의 도포 및 해당 레지스트의 패터닝 및 해당 레지스트를 마스크로 한 RIE에 의한 절연층(18, 26)의 에칭 및 레지스트의 박리에 의해서 형성된다.
이어서, 도 39 및 도 40에 도시한 바와 같이, CVD법 및 PVD법에 의해서, 절연층(27) 위, 콘택트 홀(19a)의 내면 및 구멍(19b, 19b')의 내면에 베리어 메탈(20a)이 형성된다. 베리어 메탈(20a)은 예를 들면 티탄과 질화 티탄의 적층이나, 질화 티탄 실리콘 등으로 구성된다.
또, CVD법 또는 PVD법에 의해서 베리어 메탈(20a) 상에, 콘택트 홀(19a) 및 구멍(19b, 19b')을 완전히 충전하는 금속 (또는 금속 합금)(20b, 21)이 형성된다. 금속(20b, 21)은 예를 들면 알루미늄, 동 또는 이들의 합금 등으로 구성된다.
금속(20b, 21)의 형성에 PVD법을 사용하는 경우에는 고온 PVD법이나, 콘택트 홀(19a) 및 구멍(19b, 19b')을 완전히 충전하는 온도 처리를 포함하는 PVD법이 사용된다.
그 후에, CMP법에 의해서, 콘택트 홀(19a) 및 구멍(19b, 19b')의 외부에 존재하는 베리어 메탈(20a) 및 금속(20b, 21)을 에칭하고, 콘택트 홀(19a) 및 구멍(19b, 19b')의 내부에만 베리어 메탈(20a) 및 금속(20b, 21)을 잔존시킨다.
이것에 의해서, 제2 레벨의 배선층 및 격자 모양의 본딩 패드가 형성됨과 동시에 제1 레벨의 배선층과 제2 레벨의 배선층을 전기적으로 접속하는 콘택트 플러그가 형성된다.
이어서, 도 41에 도시한 바와 같이 예를 들면 CVD법에 의해서 절연층(27) 위, 제2 레벨의 베선층 위 및 본딩 패드 위에 패시베이션층(22)을 형성한다. 이 패시베이션층(22)은 산화 실리콘 등으로 구성된다.
이어서, 도 42 및 도 43에 도시한 바와 같이, 패시베이션층(22)에 개구(23)가 형성된다. 이 개구(23)는 격자 모양의 본딩 패드(21) 위에 위치하며, 사진 식각 공정에 의해서 형성된다. 즉, 개구(23)는 절연층(22) 상에의 레지스트의 도포 및 해당 레지스트의 패터닝 및 해당 레지스트를 마스크로 한 RIE에 의한 절연층(22)의 에칭 및 레지스트의 박리에 의해서 형성된다.
이 개구(23)를 형성하기 위한 RIE에서는 통상, 절연층(27)도 동시에 에칭되어 버린다. 이것은 절연층(22)과 절연층(27)이 동일한 재료 (예를 들면 산화 실리콘)으로 구성되어 있기 때문이다.
상기 듀얼 더머신 프로세스 또는 더머신 프로세스에서의 반도체 장치의 특징은 배선이 될 금속 자체는 패턴화되지 않고, 절연층이 패턴화되는 점에 있다. 요컨대, 배선 사이에 절연층을 충전한다고 하는 프로세스가 존재하지 않기 때문에 배선간에 공동이 형성되는 일도 없다.
또, 배선에 저 저항의 동을 사용한 경우에, 동의 패터닝은 대단히 곤란하다고 알려져 있다. 듀얼 더머신 프로세스 또는 더머신 프로세스에서는 동의 패터닝은 행하지 않고, 절연층의 구멍 내에 동을 매립하는 것에 의해서 배선을 형성하고 있기 때문에 동으로 구성되는 배선을 실현 가능하게 한다.
또, 듀얼 더머신 프로세스에서는 배선과 콘택트 플러그를 동시에 형성할 수 있으므로 제조 비용이 저감되는 이점이 있다.
상기 듀얼 더머신 프로세스에 있어서, 본딩 패드(21) 상에 개구(23)를 설치할 때의 RIE에서는 절연층(27)도 동시에 에칭되어 버린다. 이것은 상술한 바와 같이 절연층(22)과 절연층(27)이 동일한 재료 (예를 들면 산화 실리콘)로 구성되어 있기 때문이다.
이 경우에, 도 44 및 도 45에 도시한 바와 같이 와이어 본딩을 행하면, 와이어(28)가 격자 모양의 본딩 패드(21)를 눌러 뭉게 뜨리기 때문에 본딩 불량을 발생시키는 경우가 있다. 이것은 격자 모양의 본딩 패드(21)의 사이가 공간으로 되어 있어서, 본딩 패드(21)에 변형이 생기기 쉽게 되어 있기 때문이다.
본 발명은, 상기 결점을 해결하기 위해서 이루어진 것으로, 그 목적은 듀얼 더머신 프로세스 또는 더머신 프로세스에 의한 반도체 장치에 있어서, 본딩 패드를 격자 모양으로 함과 동시에 격자 모양의 본딩 패드의 변형을 방지하고, 본딩 불량을 없애서 신뢰성이나 제조 효율의 향상을 도모하는 데 있다.
상기 목적을 달성하기 위해서, 본 발명의 반도체 장치는 표면이 평탄한 절연층의 구멍 내에 충전된 도전체로 구성되는 본딩 패드, 상기 절연층 상에 형성되며 상기 본딩 패드 상에 개구를 갖는 에칭 스토퍼층, 및 상기 에칭 스토퍼층 상에 형성되며 상기 본딩 패드 상에 개구를 갖는 패시베이션층을 구비하고 있다.
상기 절연층의 구멍은 격자 모양을 하고 있으며, 상기 본딩 패드도 격자 모양을 하고 있다. 상기 절연층 및 패시베이션층은 산화 실리콘으로 구성되며, 상기 에칭 스토퍼층은 질화 실리콘으로 구성되어 있다.
본 발명의 반도체 장치의 제조 방법은 표면이 평탄한 절연층에 구멍을 마련하고, 상기 구멍 내에 도전체를 충전함으로써 본딩 패드를 형성하고, 상기 절연층 위 및 상기 본딩 패드 위에 적어도 상기 절연층을 구성하는 재료에 대하여 선택적으로 에칭할 수 있는 재료로 구성되는 에칭 스토퍼층을 형성하며, 상기 에칭 스토퍼층 상에 적어도 상기 에칭 스토퍼층을 구성하는 재료에 대해서 선택적으로 에칭할 수 있는 재료로 구성되는 패시베이션층을 형성하고, 상기 본딩 패드 위에 위치하는 상기 패시베이션층만을 제거하며, 상기 본딩 패드 위에 위치하는 상기 에칭 스토퍼층만을 제거하는 일련의 공정을 구비한다.
상기 본딩 패드는 상기 절연층 상에 상기 구멍을 완전히 충전하는 도전체를 형성한 후에 CMP에 의해서 상기 도전체를 연마함으로써 형성된다. 상기 패시베이션층은 RIE에 의해서 에칭되며, 상기 에칭 스토퍼층은 RIE 또는 CDE에 의해서 에칭된다.
상기 구멍 내에 도전체를 충전함으로써, 상기 본딩 패드가 형성됨과 동시에 최상층의 배선층도 동시에 형성된다.
도 1은 본 발명의 실시예에 관계된 반도체 장치를 도시한 평면도.
도 2는 도 1의 II-II선을 따라 절결한 단면도.
도 3은 본 발명의 실시예에 관계된 제조 방법의 한 공정을 나타낸 단면도.
도 4는 본 발명의 실시예에 관계된 제조 방법의 한 공정을 나타낸 단면도.
도 5는 본 발명의 실시예에 관계된 제조 방법의 한 공정을 나타낸 단면도.
도 6은 본 발명의 실시예에 관계된 제조 방법의 한 공정을 나타낸 단면도.
도 7은 본 발명의 실시예에 관계된 제조 방법의 한 공정을 나타낸 단면도.
도 8은 본 발명의 실시예에 관계된 제조 방법의 한 공정을 나타낸 단면도.
도 9는 본 발명의 실시예에 관계된 제조 방법의 한 공정을 나타낸 단면도.
도 10은 본 발명의 실시예에 관계된 제조 방법의 한 공정을 나타낸 단면도.
도 11은 본 발명의 실시예에 관계된 제조 방법의 한 공정을 나타낸 평면도.
도 12는 도 11의 XII-XII선을 따라 절결한 단면도.
도 13은 본 발명의 실시예에 관계된 제조 방법의 한 공정을 나타낸 평면도.
도 14는 도 13의 XIV-XIV선을 따라 절결한 단면도.
도 15는 본 발명의 실시예에 관계된 제조 방법의 한 공정을 나타낸 단면도.
도 16은 본 발명의 실시예에 관계된 제조 방법의 한 공정을 나타낸 평면도.
도 17은 도 16의 XVII-XVII선을 따라 절결한 단면도.
도 18은 본 발명의 실시예에 관계된 제조 방법의 한 공정을 나타낸 평면도.
도 19는 도 18의 XIX-XIX선을 따라 절결한 단면도.
도 20은 도 1의 반도체 장치에서 와이어 본딩을 행한 상태를 나타낸 평면도.
도 21은 도 20의 XXI-XXI선을 따라 절결한 단면도.
도 22는 종래의 반도체 장치를 나타낸 평면도.
도 23은 도 22의 XXIII-XXIII선을 따라 절결한 단면도.
도 24는 종래의 반도체 장치를 나타낸 평면도.
도 25는 도 24의 XXV-XXV선을 따라 절결한 단면도.
도 26은 종래의 더머신 프로세스에서의 딧싱 현상을 나타내는 도면.
도 27은 종래의 반도체 장치를 나타내는 평면도.
도 28은 도 27의 XXVIII-XXVIII선을 따라 절결한 단면도.
도 29는 종래의 제조 방법의 한 공정을 나타낸 단면도.
도 30은 종래의 제조 방법의 한 공정을 나타낸 단면도.
도 31은 종래의 제조 방법의 한 공정을 나타낸 단면도.
도 32는 종래의 제조 방법의 한 공정을 나타낸 단면도.
도 33은 종래의 제조 방법의 한 공정을 나타낸 단면도.
도 34는 종래의 제조 방법의 한 공정을 나타낸 단면도.
도 35는 종래의 제조 방법의 한 공정을 나타낸 단면도.
도 36은 종래의 제조 방법의 한 공정을 나타낸 단면도.
도 37은 종래의 제조 방법의 한 공정을 나타낸 평면도.
도 38은 도 37의 XXXVIII-XXXVIII선을 따라 절결한 단면도.
도 39는 종래의 제조 방법의 한 공정을 나타내는 평면도.
도 40은 도 39의 XL-XL선을 따른 단면도.
도 41은 종래의 제조 방법의 한 공정을 나타내는 단면도.
도 42는 종래의 제조 방법의 한 공정을 나타내는 평면도.
도 43은 도 42의 XLIII-XLIII선을 따라 절결한 단면도.
도 44는 도 27의 장치에서 와이어 본딩을 행한 상태를 나타낸 평면도.
도 45는 도 44의 XLV-XLV선을 따라 절결한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 실리콘 기판
12 : 필드 절연층
13 : 소스 및 드레인 영역
14 : 게이트 전극
15, 18, 25, 27 : 절연층
16, 16a, 19, 19a : 콘택트 홀
16b, 19b : 배선 구멍
17a, 20a : 베리어 메탈
17b, 20b : 금속
17, 20 : 배선
21 : 본딩 패드(금속)
22 : 패시베이션층
23 : 개구
24, 26, 29 : 에칭 스토퍼층
이하 도면을 참조하면서 본 발명의 반도체 장치 및 그 제조 방법에 대해서 상세히 설명한다.
도 1 및 도 2는 본 발명의 실시예에 관한 듀얼 더머신 프로세스에 의한 반도체 장치를 나타내고 있다. 또한, 도 2는 도 1의 II-II선을 따라 절단한 단면도이다.
반도체 기판(11) 상에는 필드 산화물(12)이 형성되어 있다. 필드 산화물(12)에 의해서 둘러 쌓인 소자 영역에는 소스 및 드레인 영역(13) 및 게이트 전극(14)을 갖는 MOS 트랜지스터가 형성되어 있다.
반도체 기판(11) 상에는 MOS 트랜지스터를 완전히 덮는 절연층(15, 24)이 형성되어 있다. 절연층(15, 24)에는 그 표면으로부터 소스 및 드레인 영역(13)까지 달하는 콘택트 홀(16a)이 형성되어 있다.
절연층(24) 상에는 절연층(25)이 형성되어 있다. 절연층(25)에는 제1 레벨의 배선층을 형성하기 위한 복수의 구멍(16b)이 형성되어 있다. 복수의 구멍(16b)의 저부는 콘택트 홀(16a)까지 달하고 있다.
콘택트 홀(16a) 및 구멍(16b)의 내면에는 베리어 메탈(17a)이 형성되어 있다. 또, 베리어 메탈(17a)위에는 콘택트 홀(16a) 및 구멍(16b)을 완전히 충전하는 금속 (또는 금속 합금)(17b)이 형성되어 있다. 제1 레벨의 배선층이 될 복수의 배선은 베리어 메탈(17a) 및 금속(17b)으로 구성된다.
또, 제1 레벨의 배선층과 MOS 트랜지스터의 소스 및 드레인 영역(13)을 접속하는 콘택트 플러그도 베리어 메탈(17a) 및 금속(17b)으로 구성된다. 또, 절연층(25)과 제1 레벨의 배선층의 표면은 일치하며 평탄하게 되어 있다.
절연층(25) 위 및 제1 레벨의 배선층 위에는 절연층(Interlayer Dielectric)(18) 및 절연층(26)이 형성되어 있다. 절연층(18, 26)에는 그 표면으로부터 제1 레벨의 배선층에까지 달하는 콘택트 홀(19a)이 형성되어 있다.
절연층(26) 위에는 절연층(27)이 형성되어 있다. 절연층(27)에는 제2 레벨의 배선층을 형성하기 위한 복수의 구멍(19b)이 형성되어 있다. 복수의 구멍(19b)의 저부는 콘택트 홀(19a)까지 달하고 있다.
콘택트 홀(19a) 및 구멍(19b)의 내면에는 베리어 메탈(20a)이 형성되어 있다. 또, 베리어 메탈(20a) 상에는 콘택트 홀(19a) 및 구멍(19b)을 완전히 충전하는 금속 (또는 금속 합금)(20b)이 형성되어 있다. 제2 레벨의 배선층이 될 복수의 배선은 베리어 메탈(20a) 및 금속(20b)으로 구성된다.
또, 제1 레벨의 배선층과 제2 레벨의 베선층을 접속하는 콘택트 플러그도 베리어 메탈(20a) 및 금속(20b)으로 구성된다. 또, 절연층(27)과 제2 레벨의 배선층의 표면은 일치하며, 평탄하게 되어 있다.
제2 레벨의 배선층을 최상층으로 한 경우, 제2 레벨의 배선층의 일부가 본딩 패드(21)를 구성하고 있다. 본딩 패드(21)는 제2 레벨의 배선층과 동일하게 금속 (또는 금속 합금)으로 구성되어 있다. 단, CMP 시에 있어서의 딧싱을 방지하기 위해서, 본딩 패드(21)는 격자 모양으로 형성되어 있다.
또, 절연층(27) 위 및 제2 레벨의 배선층 위에는 에칭 스토퍼층(29)이 형성되어 있다. 에칭 스토퍼층(29) 위에는 패시베이션층(Passivation Dielectric)(22)이 형성되어 있다.
에칭 스토퍼층(29)은 절연층(27) 및 패시베이션층(22)을 구성하는 재료에 대하여 선택적으로 에칭이 가능한 재료로 구성된다. 예를 들면, 절연층(27) 및 패시베이션층(22)이 산화 실리콘으로 구성되도록 하는 경우, 에칭스토퍼층(29)은 질화 실리콘으로 구성된다. 에칭 스토퍼층(29)은 약 50㎚의 두께로 형성된다.
본딩 패드(21) 위에 있어서, 패시베이션층(22) 및 에칭 스토퍼층(29)에는 개구(23)가 형성되어 있다.
이러한 듀얼 더머신 프로세스에 의한 반도체 장치에서는 본딩 패드(21)가 격자 모양으로 형성되어 있다. 따라서, CMP 기술을 사용해서 본딩 패드(21)를 형성하는 경우, 본딩 패드(21)에 과도하게 에칭되는 부분이 생기는 일이 없어, 딧싱을 유효하게 방지할 수 있다.
또, 격자 모양의 본딩 패드(21)의 사이에는 절연층(27)이 완전히 충전되어 있다. 이 때문에 와이어 본딩에서의 와이어의 압착 시에, 본딩 패드(21)가 눌려 뭉게지거나 변형되는 일이 없다. 따라서, 본딩 불량의 발생을 억제할 수 있고, 신뢰성이나 제조 효율 향상에 공헌할 수 있다.
또, 패시베이션층(22)의 바로 아래에는, 패시베이션층(22) 및 절연층(27)을 구성하는 재료에 대하여 선택적으로 에칭할 수 있는 재료로 구성되는 에칭 스토퍼층(29)이 배치되어 있다. 따라서, 패시베이션층(22)에 개구(23)를 설치할 때에 격자 모양의 본딩 패드(21)의 사이의 절연층(27)이 에칭되는 일도 없다.
이어서, 도 1 및 도 2의 반도체 장치의 제조 방법에 대해서 설명한다.
먼저, 도 3에 도시한 바와 같이, LOCOS법에 의해서, 실리콘 기판(11) 위에 필드 산화층(12)을 형성한다. 그 후에 필드 산화층(12)으로 둘러 쌓인 소자 영역에 소스 및 드레인 영역(13) 및 게이트 전극(14)을 갖는 MOS 트랜지스터를 형성한다.
또, 예를 들면, CVD법을 사용하여, 실리콘 기판(11) 위에 MOS 트랜지스터를 완전히 덮도록 하는 1㎛ 정도의 절연층(BPSG(Borophospho Silicate glass) 등)(15)을 형성한다. 절연층(15)의 표면은 CMP에 의해서 평탄화된다.
이어서, 도 4에 도시한 바와 같이, 예를 들면 CVD법에 의해서 절연층(15) 상에 에칭 스토퍼층(24) 및 절연층(25)이 연속해서 형성된다. 절연층(25)은 예를 들면 산화 실리콘으로 구성된다. 절연층(25)이 산화 실리콘으로 구성되는 경우, 에칭 스토퍼층(24)은 RIE(반응성 이온 에칭)에서의 산화 실리콘에 대한 에칭 선택비가 큰 재료, 예를 들면 질화 실리콘으로 구성된다.
에칭 스토퍼층(24)의 두께는 50㎚ 정도로 설정되며, 절연층(25)의 두께는 제1 레벨의 배선층을 구성하는 배선의 두께와 동일한 두께로서 예를 들면 0.6㎛ 정도로 형성된다.
이어서, 도 5에 도시한 바와 같이, 절연층(25)에 복수의 구멍(16b)을 형성한다. 이 복수의 구멍(16b)은 사진 식각 공정 즉, 절연층(25) 상에의 레지스트 도포 및 해당 레지스트의 패터닝 및 해당 레지스트를 마스크로 한 RIE에 의한 절연층(25)의 에칭 및 레지스트의 박리에 의해서 형성된다. 에칭 스토퍼층(24)은 이 RIE에서의 에칭 스토퍼로서의 기능을 한다.
또, 복수의 구멍(16b)의 패턴은 제1 레벨의 배선층을 구성하는 배선의 패턴과 동일하게 되어 있다.
이어서, 도 6에 도시한 바와 같이, 절연층(15, 24)에 콘택트 홀(16a)을 형성한다. 콘택트 홀(16a)도 복수의 구멍(16b)의 형성과 동일하게 사진 식각 공정에 의해서 형성된다. 즉, 콘택트 홀(16a)은 절연층(25) 위 및 구멍(16b) 내로의 레지스트의 도포 및 해당 레지스트의 패터닝 및 해당 레지스트를 마스크로 한 RIE에 의한 절연층(15, 24)의 에칭 및 레지스트의 박리에 의해서 형성된다.
이어서, 도 7에 도시한 바와 같이, CVD법 또는 PVD법에 의해서 절연층(25) 위, 콘택트 홀(16a)의 내면 및 구멍(16b)의 내면에 베리어 메탈(17a)이 형성된다. 베리어 메탈(17a)은 예를 들면 티탄과 질화 티탄의 적층이나, 질화 티탄 실리콘 등으로 구성된다.
이어서, 도 8에 도시한 바와 같이, CVD법 또는 PVD법에 의해서, 베리어 메탈(17a) 위에, 콘택트 홀(16a) 및 구멍(16b)을 완전히 충전하는 금속 (또는 금속 합금)(17')이 형성된다. 금속(17')은 예를 들면 알루미늄, 동 또는 이들의 합금 등으로 구성된다.
금속(17')의 형성에 PVD법을 사용하는 경우에는 고온 PVD법이나, 콘택트 홀(16a) 및 구멍(16b)을 완전히 충전하도록 하는 고온 처리를 포함하는 PVD법이 사용된다.
이어서, 도 9에 도시한 바와 같이, CMP법에 의해서, 콘택트 홀(16a) 및 구멍(16b)의 외부에 존재하는 베리어 메탈(17a) 및 금속(17b)을 에칭하고, 콘택트 홀(16a) 및 구멍(16b)의 내부에만 베리어 메탈(17a) 및 금속(17b)을 잔존시킨다.
이것에 의해서, 제1 레벨의 배선층이 형성됨과 동시에 제1 레벨의 배선층과 기판 중의 확산층 (소스 및 드레인 영역)을 전기적으로 접속하는 콘택트 플러그가 형성된다.
이어서, 도 10에 도시한 바와 같이, CVD법을 사용해서, 절연층(25) 위 및 제1 레벨의 배선층 위에 두께 약 1㎛의 절연층 (산화 실리콘 등)(18)을 형성한다. 또, 예를 들면, CVD법에 의해서 절연층(18) 위에 에칭 스토퍼층(26) 및 절연층(27)이 연속해서 형성된다. 절연층(27)은 예를 들면, 산화 실리콘으로 구성된다. 절연층(27)이 산화 실리콘으로 구성되는 경우, 에칭 스토퍼층(26)은 RIE(반응성 이온 에칭)에서의 산화 실리콘에 대한 에칭 선택비가 큰 재료, 예를 들면, 질화 실리콘으로 구성된다.
에칭 스토퍼층(26)의 두께는 50㎚ 정도로 설정되며, 절연층(27)의 두께는 제2 레벨의 배선층을 구성하는 배선의 두께와 동일한 두께로 형성된다.
이어서, 도 11 및 도 12에 도시한 바와 같이, 절연층(25)에 복수의 구멍(19b, 19b')을 형성한다. 이 복수의 구멍(19b, 19b')은 사진 식각 공정 즉, 절연층(27) 상에의 레지스트 도포 및 해당 레지스트의 패터닝 및 해당 레지스트를 마스크로 한 RIE에 의한 절연층(27)의 에칭 및 레지스트의 박리에 의해서 형성된다. 에칭 스토퍼층(26)은 이 RIE에서 에칭 스토퍼로서의 기능을 한다.
또, 구멍(19b)의 패턴은 제2 레벨의 배선층을 구성하는 배선의 패턴과 동일하게 되어 있고, 구멍(19b')의 패턴은 본딩 패드 (격자 모양)의 패턴과 동일하게 되어 있다 (제2 레벨의 배선층이 최상층인 경우).
이어서, 도 13 및 도 14에 도시한 바와 같이, 절연층(18, 26)에 콘택트 홀(19a)을 형성한다. 콘택트 홀(19a)도 복수의 구멍(19b, 19b')의 형성과 동일하게 사진 식각 공정에 의해 형성된다. 즉, 콘택트 홀(19a)은 절연층(27) 위 및 구멍(19b,19b') 내로의 레지스트의 도포 및 해당 레지스트의 패터닝 및 해당 레지스트를 마스크로 한 RIE에 의한 절연층(18, 26)의 에칭 및 레지스트의 박리에 의해서 형성된다.
그 후, CVD법이나 PVD법에 의해서 절연층(27) 위, 콘택트 홀(19a)의 내면 및 구멍(19b, 19b')의 내면에 베리어 메탈(20a)이 형성된다. 베리어 메탈(20a)은 예를 들면 티탄과 질화 티탄의 적층이나, 질화 티탄 실리콘 등으로 구성된다.
또, CVD법 또는 PVD법에 의해 베리어 메탈(20a) 위에 콘택트 홀(19a) 및 구멍(19b, 19b')을 완전히 충전하는 금속 (또는 금속 합금)(20b,21)이 형성된다. 금속(20b, 21)은 예를 들면 알루미늄, 동 또는 이들의 합금 등으로 구성된다.
금속(20b, 21)의 형성에 PVD법을 사용하는 경우에는 고온 PVD법이나 콘택트 홀(19a) 및 구멍(19b, 19b')을 완전히 충전하도록 하는 온도 처리를 포함하는 PVD법이 사용된다.
그 후, CMP법에 의해, 콘택트 홀(19a) 및 구멍(19b, 19b')의 외부에 존재하는 베리어 메탈(20a) 및 금속(20b, 21)을 에칭하고, 콘택트 홀(19a) 및 구멍(19b, 19b')의 내부에만 베리어 메탈(20a) 및 금속(20b, 21)을 잔존시킨다.
이것에 의해서, 제2 레벨의 배선층 및 격자 모양의 본딩 패드가 형성됨과 동시에 제1 레벨의 배선층과 제2 레벨의 배선층을 전기적으로 접속하는 콘택트 플러그가 형성된다.
이어서, 도 15에 도시한 바와 같이, 예를 들면, CVD법에 의해 절연층(27) 위, 제2 레벨의 배선층 위 및 본딩 패드 위에 에칭 스토퍼층(29) 및 패시베이션층(22)이 연속해서 형성된다.
패시베이션층(22)은 예를 들면, 산화 실리콘으로 구성된다. 패시베이션층(22)이 산화 실리콘으로 구성되는 경우, 에칭 스토퍼층(29)은 RIE(반응성 이온 에칭)에서의 산화 실리콘에 대한 에칭 선택비가 큰 재료, 예를 들면 질화 실리콘으로 구성된다. 에칭 스토퍼층(29)의 두께는 50㎚ 정도로 설정된다.
이어서, 도 16 및 도 17에 도시한 바와 같이, 패시베이션층(22)에 개구(23)가 형성된다. 이 개구(23)는 격자 모양의 본딩 패드(21) 위에 위치하며, 사진 식각 공정에 의해 형성된다. 즉, 개구(23)는 절연체(22) 상에의 레지스트의 도포 및 해당 레지스트의 패터닝 및 해당 레지스트를 마스크로 한 RIE에 의한 절연층(22)의 에칭 및 레지스트의 박리에 의해 형성된다.
이 개구(23)를 형성하기 위한 RIE에서는 에칭 스토퍼(29)가 존재하기 때문에 절연층(27)이 에칭되는 일은 없다.
이어서, 도 18 및 도 19에 도시한 바와 같이, 패시베이션층(22)의 개구(23)의 저부에 존재하는 에칭 스토퍼층(29)만을 제거한다. 에칭 스토퍼층(29)의 제거는 RIE 등의 이방성 에칭에 의해 행할 수 있음은 물론 CDE(케미컬 드라이 에칭) 등의 등방성 에칭에 의해 행하는 것도 가능하다.
이상의 공정에 의해, 상술한 도 1 및 도 2의 반도체 장치가 완성된다.
상기 제조 방법의 특징은 패시베이션층(22)의 바로 아래에 에칭 스토퍼층(29)을 설치한 점에 있다. 이 때문에 본딩 패드(21) 상에 개구(23)를 설치하기 위한 RIE에 있어서, 격자 모양의 본딩 패드(21) 사이의 절연층(27)이 에칭되는 일이 없다.
요컨대, 도 20 및 도 21에 도시한 바와 같이, 격자 모양의 본딩 패드(21) 사이에는 절연층(27)이 충전된 상태이며, 그 후, 와이어 본딩을 행해도 와이어(28)가 격자 모양의 본딩 패드(21)를 눌러 뭉개거나 변형시키는 일이 없다.
따라서, 본딩 불량이 발생되지 않고, 신뢰성 및 제조 효율의 향상을 도모할 수 있다.
이상 설명한 바와 같이 본 발명의 반도체 장치 및 그 제조 방법에 의하면, 다음과 같은 효과가 있다.
패시베이션층의 바로 아래에는 에칭 스토퍼층이 설치되어 있다. 이 때문에 본딩 패드 상에 개구를 설치할 때의 RIE에서는 격자 모양의 본딩 패드 사이의 절연층이 에칭되지 않는다. 즉, 격자 모양의 본딩 패드의 사이에는 절연층이 충전되어 있다. 따라서, 그 후에 와이어 본딩을 행해도 와이어가 격자 모양의 본딩 패드를 눌러 뭉개거나 변형시키는 일이 없기 때문에, 본딩 불량이 발생되지 않으며, 신뢰성 및 제조 효율의 향상을 도모할 수 있다.

Claims (4)

  1. 표면이 평탄한 절연층의 구멍 내에 충전된 도전체에 의해서 본딩 패드가 구성되는 반도체 장치에 있어서,
    상기 절연층 상에 적층되며, 상기 본딩 패드 상에 개구를 갖는 에칭 스토퍼층, 및
    상기 에칭 스토퍼층 바로 위에 적층되며, 상기 본딩 패드 상에 개구를 갖는 패시베이션층
    을 포함하되,
    상기 절연층의 구멍은 격자 모양이고, 상기 본딩 패드도 격자 모양이며, 상기 격자 모양의 본딩 패드 사이에 상기 절연층이 충전되어 있어 상기 본딩 패드 사이에는 공간이 형성되지 않고,
    상기 절연층 및 상기 패시베이션층과, 상기 에칭 스토퍼층의 재료는 선택적으로 에칭할 수 있도록 구성되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 절연층 및 상기 패시베이션층은 산화 실리콘으로 구성되며, 상기 에칭 스토퍼층은 질화 실리콘으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 표면이 평탄한 절연층에 구멍을 설치하고, 상기 구멍 내에 도전체를 충전해서 본딩 패드를 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 절연층 위 및 상기 본딩 패드 위에, 적어도 상기 절연층을 구성하는 재료에 대하여 선택적으로 에칭할 수 있는 재료로 구성되는 에칭 스토퍼층을 적층하는 단계,
    상기 에칭 스토퍼층 바로 위에, 적어도 상기 에칭 스토퍼층을 구성하는 재료에 대하여 선택적으로 에칭할 수 있는 재료로 구성되는 패시베이션층을 적층하는 단계,
    상기 본딩 패드 상에 위치하는 상기 패시베이션층만을 제거하는 단계, 및
    상기 본딩 패드 상에 위치하는 상기 에칭 스토퍼층만을 제거하는 단계
    를 포함하되,
    상기 본딩 패드는
    상기 구멍을 완전히 충전하도록 상기 절연층 상에 도전체를 형성하는 단계, 및
    CMP에 의해서 상기 도전체를 연마하는 단계
    에 의해서 형성되고,
    상기 구멍 내에 도전체를 충전함으로써, 상기 본딩 패드를 형성함과 동시에 최상층의 배선층을 형성하는 것을 특징으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 패시베이션층은 RIE에 의해서 에칭되며, 상기 에칭 스토퍼층은 RIE 또는 CDE에 의해서 에칭되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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