JPH01308036A - ボンデイングパッド及びその製造方法 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置の電極ホンディングパッドとその
製造方法に関するものである。
製造方法に関するものである。
（従来の技術）
ボンディングパッドは、半導体装置と外部回路を電気的
に接続するための必要不可欠なものである。
に接続するための必要不可欠なものである。
光通信における半導体レーザや受光素子又は演算処理に
おけるＬＳＩ等は、近年高速化技術開発が盛んである。
おけるＬＳＩ等は、近年高速化技術開発が盛んである。
これらの素子の高速性を制限する一因としてボンディン
グパッド部での寄生容量がある。
グパッド部での寄生容量がある。
従来のボンディングパッド構造を第５図に示す。
第６図は第５図のＡＡＩ断面図である。１は導電性半導
体基板、２は絶縁被膜、３Ｆｉポンデイングパツド金属
、４はボンディング金属である。この場合、ボンデイン
、グパッド３は１００μｍ程度の径を持ちその面積に対
して絶縁被膜２の誘電率で１の導電性半導体基板との間
に寄生容量を持つ１．そのため寄生容量による応答速度
の制限があシ、半導体素子本来の応答速度よりも低い周
波数で限界を生じることがあった。
体基板、２は絶縁被膜、３Ｆｉポンデイングパツド金属
、４はボンディング金属である。この場合、ボンデイン
、グパッド３は１００μｍ程度の径を持ちその面積に対
して絶縁被膜２の誘電率で１の導電性半導体基板との間
に寄生容量を持つ１．そのため寄生容量による応答速度
の制限があシ、半導体素子本来の応答速度よりも低い周
波数で限界を生じることがあった。
（発明が解決しようとする課題）
本発明はこのようなボンディングパッドのもつ寄生容量
を低減し、半導体装置の高速化を可能とするボンディン
グパッドを提供することを目的とする。
を低減し、半導体装置の高速化を可能とするボンディン
グパッドを提供することを目的とする。
（課題を解決するだめの手段）
本発明は、導電性半導体基板上に絶縁被膜を介して形成
されるボンディングパッドにおいて、ボンディング金属
下の絶縁被膜及び前記導電性半導体基板のいずれか１つ
或いは２つ以上の構造物を部分的にくり抜くことにより
、実質的なボンディングパッド面積を減少させ、ボンデ
ィングパッドの寄生容量を低減させるものである。
されるボンディングパッドにおいて、ボンディング金属
下の絶縁被膜及び前記導電性半導体基板のいずれか１つ
或いは２つ以上の構造物を部分的にくり抜くことにより
、実質的なボンディングパッド面積を減少させ、ボンデ
ィングパッドの寄生容量を低減させるものである。
（作用）
本発明によればボンディングパッドの機能及び作業性を
低下させることなく不要な寄生容量を低減することがで
き、従って半導体装置の高速化限界を向上できる効果を
奏する。
低下させることなく不要な寄生容量を低減することがで
き、従って半導体装置の高速化限界を向上できる効果を
奏する。
（実施例）
第１図に本発明実施例によるボンディングパッドの平面
図を示す。第２図は第１図のＡＡＩ断面図テする。第１
図において、ボンディングパッド３は導電性半導体基板
ｌの面方位性に合わせた十字型であシ、前記十字型の中
は多数の小さな穴を設けている。穴としては例えば５μ
ｍ で５μｍ間隔に設ける。ボンディングパッド３中の
小さな穴の領域においては絶縁被膜及び導電性半導体基
板の一部が除去、即ちくシ抜かれている。第２図におい
て、１は導電性半導体基板、２は絶縁被膜、５はエツチ
ングによシ＜シ抜かれた領域である。
図を示す。第２図は第１図のＡＡＩ断面図テする。第１
図において、ボンディングパッド３は導電性半導体基板
ｌの面方位性に合わせた十字型であシ、前記十字型の中
は多数の小さな穴を設けている。穴としては例えば５μ
ｍ で５μｍ間隔に設ける。ボンディングパッド３中の
小さな穴の領域においては絶縁被膜及び導電性半導体基
板の一部が除去、即ちくシ抜かれている。第２図におい
て、１は導電性半導体基板、２は絶縁被膜、５はエツチ
ングによシ＜シ抜かれた領域である。
このように本発明実施例によればボンディングパッドの
径を小さくすることなしにボンディングパッドと導電性
半導体基板の寄生容量に寄与する絶縁被膜の接触面積を
低減することができ、又多数の穴を設けることによりポ
ンディング金属のボンティングパッドに対する接触性を
改善できる。
径を小さくすることなしにボンディングパッドと導電性
半導体基板の寄生容量に寄与する絶縁被膜の接触面積を
低減することができ、又多数の穴を設けることによりポ
ンディング金属のボンティングパッドに対する接触性を
改善できる。
ボンティングパッドの径は配線幅とポンディング金属と
のインダクタンスの関係から又ホンディング金属の強度
から制限されるため、任意に径を小さくすることはでき
ない。しかしながら、本発明実施例に従って、例えば、
ボンディングパッドを幅３Ｑｐｍ、長さ１００μｍの十
字型にすれば面積は５１００μ−になシ、直径ｌＯＯμ
ｍの従来の円形パッドの面積である７８５０μ−に比べ
て２７３程度に低減でき、さらに多数の穴を設けること
によって従来のボンディングパッド面積に比べて接触面
積を１７２以下にすることが可能である。従って伝達イ
ンピーダンスに影響を与える寄生容・量は１／２以下に
抑えられ、応答速度の限界を約２倍に向上することが可
能であり、半導体素子の高速性を十分に発揮することが
できる。
のインダクタンスの関係から又ホンディング金属の強度
から制限されるため、任意に径を小さくすることはでき
ない。しかしながら、本発明実施例に従って、例えば、
ボンディングパッドを幅３Ｑｐｍ、長さ１００μｍの十
字型にすれば面積は５１００μ−になシ、直径ｌＯＯμ
ｍの従来の円形パッドの面積である７８５０μ−に比べ
て２７３程度に低減でき、さらに多数の穴を設けること
によって従来のボンディングパッド面積に比べて接触面
積を１７２以下にすることが可能である。従って伝達イ
ンピーダンスに影響を与える寄生容・量は１／２以下に
抑えられ、応答速度の限界を約２倍に向上することが可
能であり、半導体素子の高速性を十分に発揮することが
できる。
以下に本発明実施例の調造方法を示す。先ず第１図のよ
うな多数の小さな穴を設けたボンディングパッドを従来
と同様の手段で形成する。続いてボンディングパッドを
マスクとして絶縁被膜をエツチングする。続いて導電性
半導体基板を所望量エツチングする。この方法によれは
従来技術の工程に対して付加される工程は比較的少なく
大きな変更も伴わない。しかしながら前述したようにそ
の効果は絶大でアリ、性能の向上に対するコストの上昇
は比較的少ないという効果を持つ。
うな多数の小さな穴を設けたボンディングパッドを従来
と同様の手段で形成する。続いてボンディングパッドを
マスクとして絶縁被膜をエツチングする。続いて導電性
半導体基板を所望量エツチングする。この方法によれは
従来技術の工程に対して付加される工程は比較的少なく
大きな変更も伴わない。しかしながら前述したようにそ
の効果は絶大でアリ、性能の向上に対するコストの上昇
は比較的少ないという効果を持つ。
本発明は上記実施例に限られるものではない。
例えば、上記実施例では絶縁被膜との接触を減らすため
にボンディングパッドに多数の穴を設ける構造を示した
が、第３図で示すような縞状空間部６を形成して用いる
ことができる。また第４図で示すような絶縁被膜を部分
的にエツチングして円形空間部７を形成することでも寄
生容量を低減することが可能である。
にボンディングパッドに多数の穴を設ける構造を示した
が、第３図で示すような縞状空間部６を形成して用いる
ことができる。また第４図で示すような絶縁被膜を部分
的にエツチングして円形空間部７を形成することでも寄
生容量を低減することが可能である。
以上述べたように本発明によれば、ボンディングパッド
寄生容量の低減を可能にし、半導体装置の高速性を向上
することができる。
寄生容量の低減を可能にし、半導体装置の高速性を向上
することができる。
第１図は本発明の第１の実施例の断面図、第２図は第１
図のＡＡＩ断面図、第３図は本発明の第２の実施例の平
面図、第４図は本発明の第３の実施例の平面図、第５図
は従来のボンディングパッドを示す平面図、第６図は第
５図の八に断面図である。 ｌ・・・導電性半導体基板、２・・・絶縁被膜、３・・
・ボンディングパッド金属、４・・・ボンディング金属
、５・・・エツチングされた領域。 代理人 弁理士 則 近 憲 佑
図のＡＡＩ断面図、第３図は本発明の第２の実施例の平
面図、第４図は本発明の第３の実施例の平面図、第５図
は従来のボンディングパッドを示す平面図、第６図は第
５図の八に断面図である。 ｌ・・・導電性半導体基板、２・・・絶縁被膜、３・・
・ボンディングパッド金属、４・・・ボンディング金属
、５・・・エツチングされた領域。 代理人 弁理士 則 近 憲 佑
Claims (2)
- （１）導電性半導体基板上に絶縁被膜を介して形成され
るボンディングパッドにおいて、ボンディング領域のボ
ンディングパッド金属の一部又は前記絶縁被膜の一部又
は前記導電性半導体基板の一部のいずれか１つ或いは２
つ以上の部分がくり抜かれてなることを特徴とするボン
ディングパッド。 - （２）導電性半導体基板上に絶縁被膜を形成する工程と
該絶縁被膜上にボンディングパッド金属を所望のパター
ンに形成する方法としかる後該ボンディングパッド金属
をマスクとして少なくとも前記絶縁被膜をエッチングす
る工程とを具備してなることを特徴とするボンディング
パッドの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63138437A JPH01308036A (ja) | 1988-06-07 | 1988-06-07 | ボンデイングパッド及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63138437A JPH01308036A (ja) | 1988-06-07 | 1988-06-07 | ボンデイングパッド及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01308036A true JPH01308036A (ja) | 1989-12-12 |
Family
ID=15221962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63138437A Pending JPH01308036A (ja) | 1988-06-07 | 1988-06-07 | ボンデイングパッド及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01308036A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5309025A (en) * | 1992-07-27 | 1994-05-03 | Sgs-Thomson Microelectronics, Inc. | Semiconductor bond pad structure and method |
| US5525546A (en) * | 1991-01-29 | 1996-06-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
| US5621246A (en) * | 1993-07-09 | 1997-04-15 | Fujitsu Limited | Substrate for mounting integrated circuit semiconductor chips |
| US6362528B2 (en) * | 1996-08-21 | 2002-03-26 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US8027370B2 (en) | 2009-02-06 | 2011-09-27 | Sony Corporation | Semiconductor device |
| CN112867243A (zh) * | 2021-01-06 | 2021-05-28 | 英韧科技(上海)有限公司 | 多层电路板 |
-
1988
- 1988-06-07 JP JP63138437A patent/JPH01308036A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5525546A (en) * | 1991-01-29 | 1996-06-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
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| US6500748B2 (en) | 1996-08-21 | 2002-12-31 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US6720658B2 (en) | 1996-08-21 | 2004-04-13 | Kabushiki Kaisha Toshiba | Semiconductor device having a plurality of conductive layers |
| US8027370B2 (en) | 2009-02-06 | 2011-09-27 | Sony Corporation | Semiconductor device |
| CN112867243A (zh) * | 2021-01-06 | 2021-05-28 | 英韧科技(上海)有限公司 | 多层电路板 |
| US11706878B2 (en) | 2021-01-06 | 2023-07-18 | Innogrit Technologies Co., Ltd. | Multilayer circuit board |
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