JPH09289286A - 半導体装置の容量素子 - Google Patents
半導体装置の容量素子Info
- Publication number
- JPH09289286A JPH09289286A JP10095396A JP10095396A JPH09289286A JP H09289286 A JPH09289286 A JP H09289286A JP 10095396 A JP10095396 A JP 10095396A JP 10095396 A JP10095396 A JP 10095396A JP H09289286 A JPH09289286 A JP H09289286A
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- JP
- Japan
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- capacitive element
- semiconductor device
- unit
- dummy
- unit capacitive
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- Pending
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Abstract
(57)【要約】
【課題】 微小な単位容量素子の容量値の相対比精度が
あまり良好でなかった。 【解決手段】 容量素子として用いないダミーの単位容
量素子１０２ｃを単位容量素子１０２ａ、単位容量素子
１０２ｂの周囲に配置する。
あまり良好でなかった。 【解決手段】 容量素子として用いないダミーの単位容
量素子１０２ｃを単位容量素子１０２ａ、単位容量素子
１０２ｂの周囲に配置する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の容量素
子に関する。
子に関する。
【０００２】
【従来の技術】図４に従来の半導体装置の容量素子のレ
イアウトパターンの模式図及びその等価回路図を示す。
従来、半導体基板４０１上に２つ以上の微小な単位容量
素子４０２Ａ、４０２Ｂをアレイ状に配置して形成され
た容量素子４０２は、その最外周の単位容量素子４０２
Ａ、４０２Ｂまで実際の容量素子４０２として機能する
ように金属配線４０３が施されていた。
イアウトパターンの模式図及びその等価回路図を示す。
従来、半導体基板４０１上に２つ以上の微小な単位容量
素子４０２Ａ、４０２Ｂをアレイ状に配置して形成され
た容量素子４０２は、その最外周の単位容量素子４０２
Ａ、４０２Ｂまで実際の容量素子４０２として機能する
ように金属配線４０３が施されていた。
【０００３】
【発明が解決しようとする課題】図４に示した容量素子
４０２では、そのアレイ状の微小な単位容量素子４０２
Ａ、４０２Ｂの電極パターンの形成に際し、アレイ内部
の単位容量素子４０２Ａ、４０２Ｂの電極とアレイ最外
周の単位容量素子４０２Ａ、４０２Ｂの電極との間にエ
ッチング特性及び電界分布に差を生じ、微小な単位容量
素子４０２Ａ、４０２Ｂの容量値の相対比精度があまり
良好でないという課題があった。
４０２では、そのアレイ状の微小な単位容量素子４０２
Ａ、４０２Ｂの電極パターンの形成に際し、アレイ内部
の単位容量素子４０２Ａ、４０２Ｂの電極とアレイ最外
周の単位容量素子４０２Ａ、４０２Ｂの電極との間にエ
ッチング特性及び電界分布に差を生じ、微小な単位容量
素子４０２Ａ、４０２Ｂの容量値の相対比精度があまり
良好でないという課題があった。
【０００４】本発明は上記課題に鑑みなされたものであ
って、単位容量素子の容量値の相対比精度が良好な半導
体装置の容量素子を提供することを目的としている。
って、単位容量素子の容量値の相対比精度が良好な半導
体装置の容量素子を提供することを目的としている。
【０００５】
【課題を解決するための手段及びその効果】上記目的を
達成するために本発明に係る半導体装置の容量素子
（１）は、半導体基板上に、２つ以上の単位容量素子が
アレイ状に配置されてなる半導体装置の容量素子であっ
て、容量素子として用いないダミーの単位容量素子がこ
れら単位容量素子の最外周に配置されていることを特徴
としている。
達成するために本発明に係る半導体装置の容量素子
（１）は、半導体基板上に、２つ以上の単位容量素子が
アレイ状に配置されてなる半導体装置の容量素子であっ
て、容量素子として用いないダミーの単位容量素子がこ
れら単位容量素子の最外周に配置されていることを特徴
としている。
【０００６】上記半導体装置の容量素子（１）によれ
ば、最外周にダミーの単位容量素子が形成されているの
で、ダミー以外の単位容量素子部分におけるエッチング
特性や電界分布が均一化され、容量値の相対比精度を向
上させることができる。従って、容量を用いた半導体集
積回路の特性を向上させることが可能となり、高性能半
導体装置を提供することができる。
ば、最外周にダミーの単位容量素子が形成されているの
で、ダミー以外の単位容量素子部分におけるエッチング
特性や電界分布が均一化され、容量値の相対比精度を向
上させることができる。従って、容量を用いた半導体集
積回路の特性を向上させることが可能となり、高性能半
導体装置を提供することができる。
【０００７】また、本発明に係る半導体装置の容量素子
（２）は、ダミーの単位容量素子が容量素子としての対
電極と金属配線等を介して電気的に短絡していることを
特徴としている。
（２）は、ダミーの単位容量素子が容量素子としての対
電極と金属配線等を介して電気的に短絡していることを
特徴としている。
【０００８】上記半導体装置の容量素子（２）によれ
ば、ダミーの単位容量素子が対電極と電気的に短絡して
いるので、より一層容量値の相対比精度を向上させるこ
とができる。
ば、ダミーの単位容量素子が対電極と電気的に短絡して
いるので、より一層容量値の相対比精度を向上させるこ
とができる。
【０００９】
【発明の実施の形態】以下、本発明に係る半導体装置の
容量素子の実施の形態を図面に基づいて説明する。図１
（ａ）は実施の形態に係る半導体装置の容量素子を示す
模式的平面図であり、図１（ｂ）はその等価回路図であ
る。
容量素子の実施の形態を図面に基づいて説明する。図１
（ａ）は実施の形態に係る半導体装置の容量素子を示す
模式的平面図であり、図１（ｂ）はその等価回路図であ
る。
【００１０】Ｓｉ基板上のフィールド酸化膜（図示せ
ず）上に所定厚さの対電極としてのポリＳｉ電極１００
を形成し、このポリＳｉ電極１００上にさらに酸化Ｓｉ
等からなる絶縁膜１０１を形成する。
ず）上に所定厚さの対電極としてのポリＳｉ電極１００
を形成し、このポリＳｉ電極１００上にさらに酸化Ｓｉ
等からなる絶縁膜１０１を形成する。
【００１１】次に絶縁膜１０１上に微小な単位容量素子
１０２のためのポリＳｉ膜を所定厚さ堆積させ、マスク
を用いてアレー状にパターニングを行う。この際単位容
量素子１０２間に金属配線１０３の形成が可能なだけの
スペースを確保しておく。またポリＳｉ膜には低抵抗化
のためのリン等の不純物を拡散させておく。
１０２のためのポリＳｉ膜を所定厚さ堆積させ、マスク
を用いてアレー状にパターニングを行う。この際単位容
量素子１０２間に金属配線１０３の形成が可能なだけの
スペースを確保しておく。またポリＳｉ膜には低抵抗化
のためのリン等の不純物を拡散させておく。
【００１２】その後、金属配線１０３ａ、１０３ｂ及び
金属配線１０３ａに接続された端子１０４ａ、金属配線
１０３ｂに接続された端子１０４ｂを形成し、さらにポ
リＳｉ電極１００に接続された対極端子１０４ｃを形成
する。
金属配線１０３ａに接続された端子１０４ａ、金属配線
１０３ｂに接続された端子１０４ｂを形成し、さらにポ
リＳｉ電極１００に接続された対極端子１０４ｃを形成
する。
【００１３】単位容量素子１０２のうち最外周のものは
ダミーの単位容量素子１０２ｃとするため金属配線１０
３を接続せずにコンタクトホール（図示せず）を介して
前記ポリＳｉ電極１００に短絡させる。端子１０４ａに
接続する単位容量素子１０２ａと、端子１０４ｂに接続
する単位容量素子１０２ｂとの数を同数として容量比を
１：１とする。
ダミーの単位容量素子１０２ｃとするため金属配線１０
３を接続せずにコンタクトホール（図示せず）を介して
前記ポリＳｉ電極１００に短絡させる。端子１０４ａに
接続する単位容量素子１０２ａと、端子１０４ｂに接続
する単位容量素子１０２ｂとの数を同数として容量比を
１：１とする。
【００１４】実施の形態に係る半導体装置の容量素子で
は、単位容量素子１０２のうち最外周のものは金属配線
１０３に接続されておらず、容量素子として機能させな
いダミーの単位容量素子１０２ｃとなっているので、容
量素子として機能させる部分の単位容量素子１０２ａ、
１０２ｂにおけるパターニングの際のエッチング特性や
電界分布を均一化することができ、容量値の相対比精度
を向上させることができる。従って、容量を用いた半導
体集積回路の特性を向上させることが可能となり、高性
能の半導体装置を提供することができる。また半導体装
置の開発コストを低減することもできる。
は、単位容量素子１０２のうち最外周のものは金属配線
１０３に接続されておらず、容量素子として機能させな
いダミーの単位容量素子１０２ｃとなっているので、容
量素子として機能させる部分の単位容量素子１０２ａ、
１０２ｂにおけるパターニングの際のエッチング特性や
電界分布を均一化することができ、容量値の相対比精度
を向上させることができる。従って、容量を用いた半導
体集積回路の特性を向上させることが可能となり、高性
能の半導体装置を提供することができる。また半導体装
置の開発コストを低減することもできる。
【００１５】例えば、図２に示したような遅延回路にお
いてＣ１とＣ１′、Ｃ２とＣ２′との容量値を同じにす
る、あるいはＣ１、Ｃ１′、Ｃ２、Ｃ２′の容量値を同
じにする精度を高めることができ、遅延素子における遅
延精度を高めることができる。
いてＣ１とＣ１′、Ｃ２とＣ２′との容量値を同じにす
る、あるいはＣ１、Ｃ１′、Ｃ２、Ｃ２′の容量値を同
じにする精度を高めることができ、遅延素子における遅
延精度を高めることができる。
【００１６】上記実施の形態では単位容量素子１０２ａ
と単位容量素子１０２ｂとの容量比、あるいはＣ１、Ｃ
１′、Ｃ２、Ｃ２′の間の容量比を１：１にする場合に
ついて説明したが、何ら１：１に限定されるものではな
く、本発明によれば、所望の容量比に設定する場合の精
度を高めることができる。
と単位容量素子１０２ｂとの容量比、あるいはＣ１、Ｃ
１′、Ｃ２、Ｃ２′の間の容量比を１：１にする場合に
ついて説明したが、何ら１：１に限定されるものではな
く、本発明によれば、所望の容量比に設定する場合の精
度を高めることができる。
【００１７】
【実施例及び比較例】以下、本発明に係る半導体装置の
容量素子の実施例及び比較例について説明する。実施例
として図１に示したタイプの半導体装置の容量素子を種
々条件を変えて作製し、また比較例として図４に示した
タイプの半導体装置の容量素子を種々条件を変えて作製
し、それぞれの容量比精度を求め、その結果を図３に示
した。
容量素子の実施例及び比較例について説明する。実施例
として図１に示したタイプの半導体装置の容量素子を種
々条件を変えて作製し、また比較例として図４に示した
タイプの半導体装置の容量素子を種々条件を変えて作製
し、それぞれの容量比精度を求め、その結果を図３に示
した。
【００１８】実施例 フィールド酸化膜の厚さ：６００ｎｍ ポリＳｉ電極１００の厚さ：４００ｎｍ 絶縁膜１０１の材質：シリコン酸化膜 厚さ：１６ｎｍ 単位容量素子１０２の材質 ：ポリＳｉ 厚さ ：４００ｎｍ 大きさ：一辺（直径）５μｍ、１０μｍ、２０μｍ 形状 ：正方形（円形） 数 ：１６、３２、６４（ダミーを除いた単位容量素 子数） 金属配線１０３の材質：アルミ 太さ：１．２μｍ比較例 ダミーを形成しない以外は実施例の場合と同様の条件で
作製。図３に示した結果から明らかなように、実施例に
係る半導体装置の容量素子の場合、比較例のものに比べ
て、大きく容量比精度が向上している。
作製。図３に示した結果から明らかなように、実施例に
係る半導体装置の容量素子の場合、比較例のものに比べ
て、大きく容量比精度が向上している。
【図１】（ａ）は本発明に係る半導体装置の容量素子の
実施の形態を示す模式的平面図、（ｂ）は等価回路図で
ある。
実施の形態を示す模式的平面図、（ｂ）は等価回路図で
ある。
【図２】本発明に係る半導体装置の容量素子の使用例を
示す回路図である。
示す回路図である。
【図３】実施例及び比較例の容量比精度を示すグラフで
ある。
ある。
【図４】（ａ）は従来の半導体装置の容量素子を示す模
式的平面図、（ｂ）は等価回路図である。
式的平面図、（ｂ）は等価回路図である。
１００ ポリＳｉ電極（対電極） １０２、１０２ａ、１０２ｂ 単位容量素子 １０２ｃ ダミーの単位容量素子 １０３ 金属配線 １０４ａ、１０４ｂ、１０４ｃ 端子
Claims (2)
- 【請求項１】 半導体基板上に、２つ以上の単位容量素
子がアレイ状に配置されてなる半導体装置の容量素子で
あって、容量素子として用いないダミーの単位容量素子
がこれら単位容量素子の最外周に配置されていることを
特徴とする半導体装置の容量素子。 - 【請求項２】 ダミーの単位容量素子が容量素子として
の対電極と金属配線等を介して電気的に短絡しているこ
とを特徴とする請求項１記載の半導体装置の容量素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10095396A JPH09289286A (ja) | 1996-04-23 | 1996-04-23 | 半導体装置の容量素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10095396A JPH09289286A (ja) | 1996-04-23 | 1996-04-23 | 半導体装置の容量素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09289286A true JPH09289286A (ja) | 1997-11-04 |
Family
ID=14287730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10095396A Pending JPH09289286A (ja) | 1996-04-23 | 1996-04-23 | 半導体装置の容量素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09289286A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006228803A (ja) * | 2005-02-15 | 2006-08-31 | Matsushita Electric Ind Co Ltd | Ｍｉｍ型容量素子の配置構造 |
| WO2013027274A1 (ja) * | 2011-08-24 | 2013-02-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2015146433A (ja) * | 2005-09-12 | 2015-08-13 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | コンデンサ構造 |
-
1996
- 1996-04-23 JP JP10095396A patent/JPH09289286A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006228803A (ja) * | 2005-02-15 | 2006-08-31 | Matsushita Electric Ind Co Ltd | Ｍｉｍ型容量素子の配置構造 |
| US8179659B2 (en) | 2005-02-15 | 2012-05-15 | Panasonic Corporation | Placement configuration of MIM type capacitance element |
| JP2015146433A (ja) * | 2005-09-12 | 2015-08-13 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | コンデンサ構造 |
| WO2013027274A1 (ja) * | 2011-08-24 | 2013-02-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JPWO2013027274A1 (ja) * | 2011-08-24 | 2015-03-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9478601B2 (en) | 2011-08-24 | 2016-10-25 | Renesas Electronics Corporation | Semiconductor device |
| US9929086B2 (en) | 2011-08-24 | 2018-03-27 | Renesas Electronics Corporation | Semiconductor device |
| US10043742B2 (en) | 2011-08-24 | 2018-08-07 | Renesas Electronics Corporation | Semiconductor device |
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