JP3177971B2 - 抵抗素子を有する半導体装置 - Google Patents
抵抗素子を有する半導体装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
- H01C7/006—Thin film resistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は抵抗素子を有する半
導体装置に関し、特に抵抗値のばらつきの少ない抵抗素
子を有する半導体装置に関する。
導体装置に関し、特に抵抗値のばらつきの少ない抵抗素
子を有する半導体装置に関する。
【０００２】
【従来の技術】近年のシステム制御の高速化に伴って、
半導体装置においても、様々な高速インタフェイスの方
式が提案されて規格化されている。そして、それら手法
の多くに、インピーダンス整合や、伝送線路の終端のた
めに、抵抗素子が用いられている。
半導体装置においても、様々な高速インタフェイスの方
式が提案されて規格化されている。そして、それら手法
の多くに、インピーダンス整合や、伝送線路の終端のた
めに、抵抗素子が用いられている。
【０００３】従来、そのような抵抗素子は、半導体装置
と共に基板上に実装されることが多かった。しかし、高
速インタフェイスの使用が増えるにつれ、その抵抗素子
が実装面積を増加させる要因となるため、それらを半導
体装置内部に作り込む要求が高まってきた。図５は従来
例の半導体装置内部に作り込まれた抵抗素子の模式的上
面図であり、半導体装置内部に形成された抵抗層（ＷＳ
ｉ層）４１の一端に第１の配線層４７からなる第１の端
子４８が第１のコンタクト４６で接続され、他端に第２
の配線層４５からなる第２の端子４９が第２のコンタク
ト４２で接続されている。
と共に基板上に実装されることが多かった。しかし、高
速インタフェイスの使用が増えるにつれ、その抵抗素子
が実装面積を増加させる要因となるため、それらを半導
体装置内部に作り込む要求が高まってきた。図５は従来
例の半導体装置内部に作り込まれた抵抗素子の模式的上
面図であり、半導体装置内部に形成された抵抗層（ＷＳ
ｉ層）４１の一端に第１の配線層４７からなる第１の端
子４８が第１のコンタクト４６で接続され、他端に第２
の配線層４５からなる第２の端子４９が第２のコンタク
ト４２で接続されている。
【０００４】
【発明が解決しようとする課題】しかしながら、インピ
ーダンス整合用や、終端用の抵抗素子には、その抵抗値
に関して高い精度が必要となる。図６はバッファと実装
基板の配線との間に直列に接続された抵抗素子の回路図
である。例えば、図６に示すような半導体装置内部の出
力バッファ５２と、実装基板上の配線５３との間に、半
導体装置内に形成された抵抗素子５１が直列に接続され
た場合において、この抵抗素子５１の使用目的は、出力
バッファ５２の内部インピーダンスを補正し、配線５３
の特性インピーダンスにあわせ込むことにある。このイ
ンピーダンス整合を正確に行うことにより、信号の高速
化に伴う反射によるノイズを押さえることが可能とな
る。そのため、その抵抗値に関しては、高い精度が要求
される。このような場合に図５に示すような従来のレイ
アウト方法では、エッチング等のプロセスにおける抵抗
層の形状のばらつきの影響により、抵抗値の保証が難し
いという問題があった。
ーダンス整合用や、終端用の抵抗素子には、その抵抗値
に関して高い精度が必要となる。図６はバッファと実装
基板の配線との間に直列に接続された抵抗素子の回路図
である。例えば、図６に示すような半導体装置内部の出
力バッファ５２と、実装基板上の配線５３との間に、半
導体装置内に形成された抵抗素子５１が直列に接続され
た場合において、この抵抗素子５１の使用目的は、出力
バッファ５２の内部インピーダンスを補正し、配線５３
の特性インピーダンスにあわせ込むことにある。このイ
ンピーダンス整合を正確に行うことにより、信号の高速
化に伴う反射によるノイズを押さえることが可能とな
る。そのため、その抵抗値に関しては、高い精度が要求
される。このような場合に図５に示すような従来のレイ
アウト方法では、エッチング等のプロセスにおける抵抗
層の形状のばらつきの影響により、抵抗値の保証が難し
いという問題があった。
【０００５】本発明の目的は、プロセスによる寸法のば
らつきの影響の少ない、高精度な抵抗素子が形成された
半導体装置を提供することにある。
らつきの影響の少ない、高精度な抵抗素子が形成された
半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の抵抗素子を有す
る半導体装置は、基板上に抵抗素子が形成された半導体
装置において、基板上に形成された抵抗素子を構成する
抵抗層上に第１の層間絶縁膜を隔てて第１の配線層が形
成され、その第１の配線層上に第２の層間絶縁膜を隔て
て第２の配線層が形成され、第１の配線層は抵抗層の中
心部に対応する部分がくり貫かれた状態でほぼその抵抗
層を覆う状態に形成され、第２の配線層は、第１の配線
層のくり貫かれた孔部を経由して抵抗層の中心部と接続
し、第１の配線層は、第２の配線層と抵抗層との接続部
分を取り囲んで所定の配置で配設されたコンタクト群に
よって抵抗層と接続され、第１の配線層が第１の端子を
構成し、第２の配線層が第２の端子を構成している。
る半導体装置は、基板上に抵抗素子が形成された半導体
装置において、基板上に形成された抵抗素子を構成する
抵抗層上に第１の層間絶縁膜を隔てて第１の配線層が形
成され、その第１の配線層上に第２の層間絶縁膜を隔て
て第２の配線層が形成され、第１の配線層は抵抗層の中
心部に対応する部分がくり貫かれた状態でほぼその抵抗
層を覆う状態に形成され、第２の配線層は、第１の配線
層のくり貫かれた孔部を経由して抵抗層の中心部と接続
し、第１の配線層は、第２の配線層と抵抗層との接続部
分を取り囲んで所定の配置で配設されたコンタクト群に
よって抵抗層と接続され、第１の配線層が第１の端子を
構成し、第２の配線層が第２の端子を構成している。
【０００７】第１の配線層は、第２の配線層と抵抗層と
の接続部分を中心とした所定の半径の同心円上に配設さ
れたコンタクト群によって抵抗層と接続されていてもよ
く、第２の配線層と抵抗層との接続部分を中心とした所
定の辺長の正方形の辺上に配設されたコンタクト群によ
って抵抗層と接続されていてもよく、第１の配線層と抵
抗層を接続するコンタクト群のそれぞれのコンタクトは
略同間隔で配設されていることが望ましい。
の接続部分を中心とした所定の半径の同心円上に配設さ
れたコンタクト群によって抵抗層と接続されていてもよ
く、第２の配線層と抵抗層との接続部分を中心とした所
定の辺長の正方形の辺上に配設されたコンタクト群によ
って抵抗層と接続されていてもよく、第１の配線層と抵
抗層を接続するコンタクト群のそれぞれのコンタクトは
略同間隔で配設されていることが望ましい。
【０００８】第２の配線層と抵抗層とは、第１の層間絶
縁膜上に形成された第１の配線層のくり貫かれた孔部内
にその第１の配線層と非接触状態に形成された導電層を
経由して、第１の層間絶縁膜を貫通するコンタクト群と
第２の層間絶縁膜を貫通するコンタクト群とによって接
続されていてもよい。
縁膜上に形成された第１の配線層のくり貫かれた孔部内
にその第１の配線層と非接触状態に形成された導電層を
経由して、第１の層間絶縁膜を貫通するコンタクト群と
第２の層間絶縁膜を貫通するコンタクト群とによって接
続されていてもよい。
【０００９】抵抗層はＷＳｉ層であってもよく、高抵抗
ポリシリコン層であってもよい。
ポリシリコン層であってもよい。
【００１０】本発明の抵抗素子を有する半導体装置に形
成された抵抗素子のレイアウト方法は、抵抗素子を構成
する抵抗層からの端子の取り方に特徴があり、通常は矩
形の抵抗層の中央と、それを中心とする円周上あるいは
正方形の辺上にそれぞれコンタクトを設け、それらを２
つの端子とした。そうすることにより、抵抗層内におけ
る端子間の電流パスが、コンタクトの円周または正方形
内に制限されて、プロセスのばらつきによる抵抗層の外
形の変化が、抵抗値に影響しないようになる。
成された抵抗素子のレイアウト方法は、抵抗素子を構成
する抵抗層からの端子の取り方に特徴があり、通常は矩
形の抵抗層の中央と、それを中心とする円周上あるいは
正方形の辺上にそれぞれコンタクトを設け、それらを２
つの端子とした。そうすることにより、抵抗層内におけ
る端子間の電流パスが、コンタクトの円周または正方形
内に制限されて、プロセスのばらつきによる抵抗層の外
形の変化が、抵抗値に影響しないようになる。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態の半導体装置に形成された抵抗素子のレイアウト
の模式的上面図であり、図２は図１のＡ−Ａ切断線に沿
った模式的断面図である。
て図面を参照して説明する。図１は本発明の第１の実施
の形態の半導体装置に形成された抵抗素子のレイアウト
の模式的上面図であり、図２は図１のＡ−Ａ切断線に沿
った模式的断面図である。
【００１２】本発明の第１の実施の形態による、半導体
装置に形成された抵抗素子のレイアウト方法は、抵抗値
に対するプロセスによるばらつきの影響を押さえ、高精
度な抵抗素子を提供することを目的としている。その主
な特徴は、抵抗素子となるＷＳｉ層である抵抗層１から
の端子の取り方にあり、矩形の抵抗層１の中央にコンタ
クト群２、４が、それを中心とする円周上にコンタクト
群６が設けられ、それらに接続する配線層５、７が２つ
の端子８、９となっている。そうすることにより、抵抗
層１内における端子間の電流パスが、コンタクト６の円
周内に制限されて、プロセスのばらつきによる抵抗層の
外形の変化が、抵抗値に影響しないようになる。
装置に形成された抵抗素子のレイアウト方法は、抵抗値
に対するプロセスによるばらつきの影響を押さえ、高精
度な抵抗素子を提供することを目的としている。その主
な特徴は、抵抗素子となるＷＳｉ層である抵抗層１から
の端子の取り方にあり、矩形の抵抗層１の中央にコンタ
クト群２、４が、それを中心とする円周上にコンタクト
群６が設けられ、それらに接続する配線層５、７が２つ
の端子８、９となっている。そうすることにより、抵抗
層１内における端子間の電流パスが、コンタクト６の円
周内に制限されて、プロセスのばらつきによる抵抗層の
外形の変化が、抵抗値に影響しないようになる。
【００１３】図１および図２に示すように、絶縁膜１３
を隔てて基板上に形成された抵抗層１であるＷＳｉ層の
中央部に第２のコンタクト群２が設けられ、導電層３、
第３のコンタクト群４を経て、第２の配線層５に接続さ
れて第２の端子９が形成されている。一方、その第２の
端子９の第２のコンタクト群２を中心とする円周上に第
１のコンタクト群６が設けられ、中央部がくり貫かれた
第１配線層７に接続されて第１の端子８が形成されてい
る。
を隔てて基板上に形成された抵抗層１であるＷＳｉ層の
中央部に第２のコンタクト群２が設けられ、導電層３、
第３のコンタクト群４を経て、第２の配線層５に接続さ
れて第２の端子９が形成されている。一方、その第２の
端子９の第２のコンタクト群２を中心とする円周上に第
１のコンタクト群６が設けられ、中央部がくり貫かれた
第１配線層７に接続されて第１の端子８が形成されてい
る。
【００１４】このような構造にすることにより、第１の
端子８と第２の端子間９との間に電圧を加えた時の抵抗
層１内の電流パスは、図１、図２の点線の矢印のように
コンタクト群６の円内に制限される。従って、その円よ
りも外側の部分の抵抗層１は抵抗素子として機能しない
ため、抵抗値は、抵抗層１の外形ではなく、コンタクト
の配置によって決定されることとなる。その結果、プロ
セスのばらつきによる抵抗層１であるＷＳｉ層の変形
が、抵抗値に影響しなくなる。従って、以上のレイアウ
ト方法を用いて従来例で説明した図６の抵抗素子５１を
形成すれば、安定した抵抗値が得られ、良好なインピー
ダンス整合の効果が期待できる。
端子８と第２の端子間９との間に電圧を加えた時の抵抗
層１内の電流パスは、図１、図２の点線の矢印のように
コンタクト群６の円内に制限される。従って、その円よ
りも外側の部分の抵抗層１は抵抗素子として機能しない
ため、抵抗値は、抵抗層１の外形ではなく、コンタクト
の配置によって決定されることとなる。その結果、プロ
セスのばらつきによる抵抗層１であるＷＳｉ層の変形
が、抵抗値に影響しなくなる。従って、以上のレイアウ
ト方法を用いて従来例で説明した図６の抵抗素子５１を
形成すれば、安定した抵抗値が得られ、良好なインピー
ダンス整合の効果が期待できる。
【００１５】このような抵抗を半導体装置内部に作り込
む場合、図５に示すような従来のレイアウト方法では、
その抵抗値の保証が難しい。なぜなら、図５のレイアウ
トによる抵抗素子は、ＷＳｉ層のＬ（長さ）、Ｗ（幅）
により抵抗値が決定される（Ｒ＝ρｓ×Ｌ／Ｗ、Ｒ：抵
抗値、ρｓ：シート抵抗）ため、エッチングなどのプロ
セスのばらつきによる外形（Ｌ、Ｗ）の変動が、抵抗値
に直接影響してしまうためである。
む場合、図５に示すような従来のレイアウト方法では、
その抵抗値の保証が難しい。なぜなら、図５のレイアウ
トによる抵抗素子は、ＷＳｉ層のＬ（長さ）、Ｗ（幅）
により抵抗値が決定される（Ｒ＝ρｓ×Ｌ／Ｗ、Ｒ：抵
抗値、ρｓ：シート抵抗）ため、エッチングなどのプロ
セスのばらつきによる外形（Ｌ、Ｗ）の変動が、抵抗値
に直接影響してしまうためである。
【００１６】これに対し本発明の第１の実施の形態で
は、第１のコンタクト群６により構成されるる円の大き
さで決まるため、エッチング等のプロセスのばらつきに
より、ＷＳｉ層のパターン外形が変化しても抵抗値には
影響しない。
は、第１のコンタクト群６により構成されるる円の大き
さで決まるため、エッチング等のプロセスのばらつきに
より、ＷＳｉ層のパターン外形が変化しても抵抗値には
影響しない。
【００１７】次に本発明の第２の実施の形態について図
面を参照して説明する。図３は本発明の第２の実施の形
態の半導体装置に形成された抵抗素子のレイアウトの模
式的上面図であり、図４は図３のＢ−Ｂ切断線に沿った
模式的断面図である。
面を参照して説明する。図３は本発明の第２の実施の形
態の半導体装置に形成された抵抗素子のレイアウトの模
式的上面図であり、図４は図３のＢ−Ｂ切断線に沿った
模式的断面図である。
【００１８】第２の実施の形態の第１の実施の形態との
違いは、コンタクト群２６の配置形状である。第１の実
施の形態では図１のように円状にコンタクト群６を配置
している。それに対して、この第２の実施の形態では、
図３のようにコンタクト群２６を正方形に配置してい
る。
違いは、コンタクト群２６の配置形状である。第１の実
施の形態では図１のように円状にコンタクト群６を配置
している。それに対して、この第２の実施の形態では、
図３のようにコンタクト群２６を正方形に配置してい
る。
【００１９】こうすることにより、第１の実施の形態よ
りも面積効率を上げることができる。これは、小さな面
積で高い抵抗値を得ることが可能となることを意味す
る。
りも面積効率を上げることができる。これは、小さな面
積で高い抵抗値を得ることが可能となることを意味す
る。
【００２０】図４に、図３のＢ−Ｂ線に沿った断面図を
示すように、その他のレイアウトの構造、および機能は
第１の実施の形態と同じであり、説明を省略するが、プ
ロセスのばらつきを押さえる効果も同等のものが期待で
きる。
示すように、その他のレイアウトの構造、および機能は
第１の実施の形態と同じであり、説明を省略するが、プ
ロセスのばらつきを押さえる効果も同等のものが期待で
きる。
【００２１】抵抗値計算の容易さや、電流パスの対称性
による抵抗値の安定度という点では、第１の実施の形態
の方が有利であることから、それぞれを使い分けること
によって、より用途にそった抵抗素子の実現が可能とな
る。
による抵抗値の安定度という点では、第１の実施の形態
の方が有利であることから、それぞれを使い分けること
によって、より用途にそった抵抗素子の実現が可能とな
る。
【００２２】導電層３は独立した構成として説明した
が、第１の層間絶縁膜１１上に平面的に形成された第１
の配線層７の抵抗層１の中心部近傍に対応する位置に環
状のエッチングを行って、第１の配線層の環状切除部の
内部を独立した導電層３としてもよい。
が、第１の層間絶縁膜１１上に平面的に形成された第１
の配線層７の抵抗層１の中心部近傍に対応する位置に環
状のエッチングを行って、第１の配線層の環状切除部の
内部を独立した導電層３としてもよい。
【００２３】また製造プロセス上の便宜性から抵抗層１
と第２の配線層５とは、抵抗層１の中央部に設けられた
第２のコンタクト群２と、導電層３と、第３のコンタク
ト群４とを経由して接続されているが、導電層３を用い
ないで両層を直接コンタクト群で接続してもよいし、径
の大きい１個のコンタクトで接続しても同じ効果を上げ
ることができる。
と第２の配線層５とは、抵抗層１の中央部に設けられた
第２のコンタクト群２と、導電層３と、第３のコンタク
ト群４とを経由して接続されているが、導電層３を用い
ないで両層を直接コンタクト群で接続してもよいし、径
の大きい１個のコンタクトで接続しても同じ効果を上げ
ることができる。
【００２４】第１のコンタクト群を構成するコンタクト
間間隔は同じことが望ましいが異なっていても大きな影
響はない。
間間隔は同じことが望ましいが異なっていても大きな影
響はない。
【００２５】上述の実施の形態では、抵抗層１としてＷ
Ｓｉ層を使用したが、例えば、高抵抗ポリシリコン層な
どの他の抵抗材料においても適用可能である。
Ｓｉ層を使用したが、例えば、高抵抗ポリシリコン層な
どの他の抵抗材料においても適用可能である。
【００２６】
【発明の効果】一般的に、配線幅や、コンタクト孔の大
きさといった形状に関するプロセスのばらつきは、各工
程で許される最小値(デザインルール)の±１０％に管理
されることが多い。つまり、従来例の図５のレイアウト
による抵抗素子において、ＷＳｉ層のＬ、Ｗをデザイン
ルールに近い値に設定した場合、そのプロセスによるば
らつきは±１０％程度になり、それはそのまま抵抗値の
ばらつきとなる。本発明によるレイアウト方法を用いれ
ば、先に説明した原理により、そのばらつきによる影響
が解消されるという効果がある。
きさといった形状に関するプロセスのばらつきは、各工
程で許される最小値(デザインルール)の±１０％に管理
されることが多い。つまり、従来例の図５のレイアウト
による抵抗素子において、ＷＳｉ層のＬ、Ｗをデザイン
ルールに近い値に設定した場合、そのプロセスによるば
らつきは±１０％程度になり、それはそのまま抵抗値の
ばらつきとなる。本発明によるレイアウト方法を用いれ
ば、先に説明した原理により、そのばらつきによる影響
が解消されるという効果がある。
【００２７】また、本発明を半導体装置の抵抗素子の製
造工程に適用した場合、抵抗層形成の工程に関しては厳
しい精度管理の必要が無く、レチクル、およびプロセス
において安価なものが使用可能となり、コスト削減にも
つながるという効果がある。
造工程に適用した場合、抵抗層形成の工程に関しては厳
しい精度管理の必要が無く、レチクル、およびプロセス
において安価なものが使用可能となり、コスト削減にも
つながるという効果がある。
【図１】本発明の第１の実施の形態の半導体装置に形成
された抵抗素子のレイアウトの模式的上面図である。
された抵抗素子のレイアウトの模式的上面図である。
【図２】図１のＡ−Ａ切断線に沿った模式的断面図であ
る。
る。
【図３】本発明の第２の実施の形態の半導体装置に形成
された抵抗素子のレイアウトの模式的上面図である。
された抵抗素子のレイアウトの模式的上面図である。
【図４】図３のＢ−Ｂ切断線に沿った模式的断面図であ
る。
る。
【図５】従来例の半導体装置内部に作り込まれた抵抗素
子の模式的上面図である。
子の模式的上面図である。
【図６】バッファと実装基板の配線との間に直列に接続
された抵抗素子の回路図である。
された抵抗素子の回路図である。
１、２１、４１ 抵抗層 ２、２２、４２ 第２のコンタクト群 ３、２３ 導電層 ４、２４ 第３のコンタクト群 ５、２５、４５ 第２の配線層 ６、２６ 第１のコンタクト群 ７、２７、４７ 第１の配線層 ８、２８、４８ 第１の端子 ９、２９、４９ 第２の端子 １０、３０ 第２の層間絶縁膜 １１、３１ 第１の層間絶縁膜 １２、３２ 基板 １３、３３ 絶縁膜 ４２ 第２のコンタクト ４６ 第１のコンタクト ５１ 抵抗素子 ５２ 出力バッファ ５３ 配線
Claims (7)
- 【請求項１】 基板上に抵抗素子が形成された半導体装
置において、 基板上に形成された前記抵抗素子を構成する抵抗層上に
第１の層間絶縁膜を隔てて第１の配線層が形成され、該
第１の配線層上に第２の層間絶縁膜を隔てて第２の配線
層が形成され、 前記第１の配線層は前記抵抗層の中心部に対応する部分
がくり貫かれた状態でほぼ該抵抗層を覆う状態に形成さ
れ、 前記第２の配線層は、前記第１の配線層のくり貫かれた
孔部を経由して前記抵抗層の中心部と接続し、 前記第１の配線層は、前記第２の配線層と前記抵抗層と
の接続部分を取り囲んで所定の配置で配設されたコンタ
クト群によって前記抵抗層と接続され、 前記第１の配線層が第１の端子を構成し、前記第２の配
線層が第２の端子を構成していることを特徴とする抵抗
素子を有する半導体装置。 - 【請求項２】 前記第１の配線層は、前記第２の配線層
と前記抵抗層との接続部分を中心とした所定の半径の同
心円上に配設されたコンタクト群によって前記抵抗層と
接続されている請求項１に記載の抵抗素子を有する半導
体装置。 - 【請求項３】 前記第１の配線層は、前記第２の配線層
と前記抵抗層との接続部分を中心とした所定の辺長の正
方形の辺上に配設されたコンタクト群によって前記抵抗
層と接続されている請求項１に記載の抵抗素子を有する
半導体装置。 - 【請求項４】 前記第１の配線層と前記抵抗層を接続す
る前記コンタクト群のそれぞれのコンタクトは略同間隔
で配設されている請求項２または請求項３に記載の抵抗
素子を有する半導体装置。 - 【請求項５】 前記第２の配線層と前記抵抗層とは、前
記第１の層間絶縁膜上に形成された前記第１の配線層の
くり貫かれた孔部内に該第１の配線層と非接触状態に形
成された導電層を経由して、前記第１の層間絶縁膜を貫
通するコンタクト群と前記第２の層間絶縁膜を貫通する
コンタクト群とによって接続されている請求項１に記載
の抵抗素子を有する半導体装置。 - 【請求項６】 前記抵抗層がＷＳｉ層である請求項１に
記載の抵抗素子を有する半導体装置。 - 【請求項７】 前記抵抗層が高抵抗ポリシリコン層であ
る請求項１に記載の抵抗素子を有する半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01601899A JP3177971B2 (ja) | 1999-01-25 | 1999-01-25 | 抵抗素子を有する半導体装置 |
| US09/490,703 US6365956B1 (en) | 1999-01-25 | 2000-01-24 | Resistor element comprising peripheral contacts |
| DE10002809A DE10002809A1 (de) | 1999-01-25 | 2000-01-24 | Widerstandselement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01601899A JP3177971B2 (ja) | 1999-01-25 | 1999-01-25 | 抵抗素子を有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000216340A JP2000216340A (ja) | 2000-08-04 |
| JP3177971B2 true JP3177971B2 (ja) | 2001-06-18 |
Family
ID=11904843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01601899A Expired - Fee Related JP3177971B2 (ja) | 1999-01-25 | 1999-01-25 | 抵抗素子を有する半導体装置 |
Country Status (3)
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