WO2013027274A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2013027274A1
WO2013027274A1 PCT/JP2011/069018 JP2011069018W WO2013027274A1 WO 2013027274 A1 WO2013027274 A1 WO 2013027274A1 JP 2011069018 W JP2011069018 W JP 2011069018W WO 2013027274 A1 WO2013027274 A1 WO 2013027274A1
Authority
WO
WIPO (PCT)
Prior art keywords
mca
semiconductor device
mim capacitor
film
mim
Prior art date
Application number
PCT/JP2011/069018
Other languages
English (en)
French (fr)
Inventor
冨田　和朗
山田　圭一
Original Assignee
ルネサスエレクトロニクス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ルネサスエレクトロニクス株式会社 filed Critical ルネサスエレクトロニクス株式会社
Priority to PCT/JP2011/069018 priority Critical patent/WO2013027274A1/ja
Priority to JP2013529811A priority patent/JP5774708B2/ja
Priority to CN201180073006.6A priority patent/CN103765574B/zh
Priority to US14/238,474 priority patent/US9478601B2/en
Priority to TW101124035A priority patent/TWI569412B/zh
Publication of WO2013027274A1 publication Critical patent/WO2013027274A1/ja
Priority to US15/270,497 priority patent/US9929086B2/en
Priority to US15/897,357 priority patent/US10043742B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
    • H01L27/016—Thin-film circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device including an MIM capacitor.
  • a semiconductor device including an analog front end (AFE) circuit is applied to process an analog signal of an image received by a solid-state imaging device or the like.
  • AFE analog front end
  • a parallel plate type MIM (Metal Insulator Metal) capacitor is formed to convert an analog signal into a digital signal.
  • a parallel plate type MIM capacitor a plurality of plate-like upper electrodes are formed with a dielectric film interposed on a plate-like lower electrode.
  • a guard ring is disposed between one upper electrode and another upper electrode adjacent to each other so as to surround the individual upper electrodes.
  • Patent Documents 1 and 2 are examples of documents disclosing semiconductor devices having such MIM capacitors.
  • the conventional semiconductor device has the following problems. As described above, in the conventional semiconductor device, the guard ring is disposed so as to surround the individual upper electrodes constituting the MIM capacitor. For this reason, there is a problem in that a leakage current is generated due to a difference in height between the potential of the MIM capacitor and the potential of the guard ring.
  • an analog unit that processes an analog signal occupies a relatively large area in the semiconductor device (chip), and an MIM capacitor is relatively small in such an analog unit. Since it occupies a large area, it is one of the factors that hinder downsizing of semiconductor devices.
  • the present invention has been made as part of its development, and an object thereof is to provide a semiconductor device capable of reducing leakage current and occupying an area of an MIM capacitor.
  • a semiconductor device includes a semiconductor substrate having a main surface, a plurality of MIM capacitors, and a guard ring.
  • the plurality of MIM capacitors are arranged in a predetermined region on the main surface side of the semiconductor substrate, and each include a lower electrode, a dielectric film, and an upper electrode.
  • the guard ring is disposed so as to surround the plurality of MIM capacitors.
  • one MIM capacitor and another MIM capacitor adjacent to each other are arranged with a predetermined interval between one MIM capacitor and another MIM capacitor without interposing a guard ring.
  • the guard ring is arranged outside the MIM capacitor located on the outermost side among the plurality of arranged MIM capacitors at the same interval as the predetermined interval.
  • the semiconductor device According to the semiconductor device according to the embodiment of the present invention, it is possible to reduce the leakage current and the area occupied by the MIM capacitor.
  • FIG. 4 is a partial plan view showing a part of the layout of the semiconductor device to which the MIM capacitor is applied in the embodiment.
  • FIG. FIG. 3 is a partially enlarged plan view showing an MIM capacitor in a dotted frame A shown in FIG. 2 in the same embodiment.
  • FIG. 3 is a partial cross-sectional perspective view schematically showing the basic structure of an MIM capacitor in the same embodiment.
  • FIG. 5 is a cross-sectional view taken along a cross-sectional line corresponding to the cross-sectional line VV shown in FIG. 4 in the embodiment.
  • FIG. 10 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device in the embodiment.
  • FIG. 10 is a cross-sectional view showing a step performed after the step shown in FIG. 9 in the same embodiment.
  • FIG. 11 is a cross-sectional view showing a step performed after the step shown in FIG. 10 in the same embodiment.
  • FIG. 12 is a cross-sectional view showing a step performed after the step shown in FIG. 11 in the same embodiment.
  • FIG. 13 is a cross-sectional view showing a step performed after the step shown in FIG. 12 in the same embodiment.
  • FIG. 14 is a cross-sectional view showing a step performed after the step shown in FIG. 13 in the same embodiment.
  • FIG. 15 is a cross-sectional view showing a step performed after the step shown in FIG. 14 in the same embodiment.
  • FIG. 16 is a cross-sectional view showing a step performed after the step shown in FIG. 15 in the same embodiment.
  • It is sectional drawing of the semiconductor device which concerns on a comparative example. It is a top view which shows the upper electrode of the MIM capacitor of the semiconductor device which concerns on a comparative example. It is a top view which shows the lower electrode of the MIM capacitor of the semiconductor device which concerns on a comparative example.
  • FIG. 23 is a cross sectional view taken along a cross sectional line corresponding to a cross sectional line XXIII-XXIII shown in FIG. 22 in the embodiment.
  • FIG. 23 is a fragmentary top view which shows the plane pattern of a lower electrode.
  • it is a fragmentary top view which shows the plane pattern of an upper electrode.
  • it is a fragmentary top view which shows the plane pattern of a metal film.
  • it is a top view which shows the plane pattern of the MIM capacitor of the semiconductor device which concerns on a 1st modification.
  • it is a top view which shows the plane pattern of the MIM capacitor of the semiconductor device which concerns on a 2nd modification.
  • it is a top view which shows the lower electrode of the semiconductor device which concerns on a 2nd modification.
  • it is a top view which shows the metal film of the semiconductor device which concerns on a 2nd modification.
  • it is a top view which shows the planar pattern of the MIM capacitor of the semiconductor device which concerns on a 3rd modification.
  • Embodiment 1 A semiconductor device including the MIM capacitor according to the first embodiment of the present invention will be described. First, a digital camera will be briefly described as an example of an electronic apparatus to which the semiconductor device is applied.
  • the light of the subject collected by the lens LEZ is received by an image sensor RL such as a CCD (Charge Coupled Device), for example, and a predetermined analog signal is provided for each pixel. It is converted into an electrical signal. The converted electrical signal is input to the analog front end circuit AFE as image information and converted into a digital signal.
  • an image sensor RL such as a CCD (Charge Coupled Device), for example
  • a predetermined analog signal is provided for each pixel. It is converted into an electrical signal.
  • the converted electrical signal is input to the analog front end circuit AFE as image information and converted into a digital signal.
  • the image information converted into the digital signal is input to the image sensor processor ISP and subjected to predetermined image processing, for example, processing such as recording on a designated recording medium, It is displayed on a display (not shown).
  • the digital camera DC is provided with a power supply circuit that operates the digital camera DC, a circuit that controls a motor that drives a lens and the like, and a circuit that controls the strobe to emit light (all not shown).
  • FIG. 2 shows a part of a planar layout of the semiconductor device SD including the MIM capacitor MCA
  • FIG. 3 shows a partly enlarged plan view of a part of the MMI capacitor MCA and its periphery.
  • the MIM capacitor MCA is used in, for example, a 16-bit analog-digital conversion circuit unit. In the analog-digital conversion circuit section, the area ratio occupied by the MIM capacitor MCA is relatively high.
  • an MIM capacitor used in a semiconductor device having a multilayer wiring structure for example, a parallel plate type MIM capacitor disposed between a third-layer metal wiring and a fourth-layer metal wiring is taken as an example. I will give you a description.
  • the metal film ME3 made of the same layer as the metal film M3 that becomes the third-layer metal wiring becomes the flat lower electrode LEL.
  • a flat upper electrode UEL is formed on the lower electrode LEL with a dielectric film DEC interposed therebetween.
  • the lower electrode LEL, the dielectric film DEC, and the upper electrode UEL constitute an MIM capacitor MCA.
  • An interlayer insulating film IL2 is formed so as to cover the MIM capacitor MCA, and a metal film ME4 made of the same layer as the metal film M4 serving as the fourth-layer metal wiring is formed on the interlayer insulating film IL2.
  • FIG. 6 shows a planar pattern of the lower electrode LEL.
  • the lower electrode LEL is arranged so as to be opposed to a plurality of patterns of the upper electrode UEL described later by one pattern.
  • a titanium nitride film TN1 having a thickness of about 20 nm is formed.
  • An aluminum alloy film AC1 containing about 300 nm of aluminum and copper is formed so as to be in contact with the surface of the titanium nitride film TN1.
  • a titanium film T1 having a thickness of about 2.5 nm is formed so as to be in contact with the surface of the aluminum alloy film AC1.
  • a titanium nitride film TN2 having a thickness of about 60 nm is formed so as to be in contact with the surface of the titanium film T1.
  • the titanium film T1 and the titanium nitride film TN2 are shown as one layer (film) for simplification.
  • a dielectric film DEC is formed so as to be in contact with the surface of the titanium nitride film TN2.
  • the dielectric film DEC is formed of a plasma nitride film having a film thickness of about 50 nm, for example.
  • the planar pattern of the dielectric film DEC is formed in the same pattern as the planar pattern of the lower electrode ELE.
  • the upper electrode UEL is formed so as to be in contact with the surface of the dielectric film DEC.
  • the upper electrode UEL is made of, for example, a titanium nitride film having a thickness of about 50 nm.
  • FIG. 7 shows a planar pattern of the upper electrode UEL. As shown in FIG. 7, a plurality of upper electrodes UEL patterned in a square are arranged in a matrix (array) so as to face the lower electrode LEL.
  • the length of one side of one upper electrode UEL is, for example, 10 ⁇ m, and a capacitor having a capacitance of about 0.14 pF is configured by one upper electrode UEL and a portion of the lower electrode LEL facing the upper electrode UEL. Is done.
  • a predetermined number of square upper electrodes UEL are arranged so as to have a required capacity in the design circuit.
  • planar pattern of the MIM capacitor MCA corresponds to the planar pattern of the upper electrode UEL. That the planar pattern of the upper electrode UEL is a square does not intend a geometrical (mathematical) square, but includes a manufacturing error. Further, as the upper electrode UEL, in addition to the titanium nitride film, for example, an aluminum alloy film or the like may be used similarly to the metal layer ME3.
  • a guard ring GR is arranged outside the upper electrode UEL located on the outermost periphery so as to surround the upper electrode UEL arranged in a matrix.
  • the guard ring GR is formed from a titanium nitride film made of the same layer as the upper electrode UEL.
  • One upper electrode UEL and the other upper electrode UEL adjacent to each other have the same distance D1 (for example, about 1) without interposing a guard ring between the one upper electrode UEL and the other upper electrode UEL. .About 6 .mu.m).
  • the upper electrode UEL located on the outermost periphery and the guard ring GR located on the outer side thereof are arranged at the same interval as the interval D1. That is, each of the plurality of upper electrodes UEL including the upper electrode UEL located at the outermost periphery is set to the same distance D1 from the adjacent pattern (upper electrode UEL or guard ring GR).
  • an interlayer insulating film IL2 is formed so as to cover the MIM capacitor MCA.
  • a metal film ME4 made of the same layer as the metal film M4 to be the fourth-layer metal wiring is formed so as to be in contact with the surface of the interlayer insulating film IL2.
  • a titanium nitride film TN1 having a film thickness of about 50 nm is formed.
  • An aluminum alloy film AC1 containing about 1000 nm of aluminum and copper is formed so as to be in contact with the surface of the titanium nitride film TN1.
  • a titanium film T1 having a thickness of about 5 nm is formed in contact with the surface of the aluminum alloy film AC1.
  • a titanium nitride film TN2 having a thickness of about 20 nm is formed so as to be in contact with the surface of the titanium film T1.
  • the titanium film T1 and the titanium nitride film TN2 are shown as one layer (film) for simplification.
  • FIG. 8 shows a planar pattern of the metal film ME4.
  • a plurality of metal films ME4 patterned in a substantially square shape are arranged to face each of the plurality of upper electrodes UEL of the MIM capacitor MCA (see FIG. 4).
  • Each metal film ME4 is electrically connected to the adjacent metal film ME4 at the center of each side.
  • an outer peripheral metal film MG4 made of the same layer as the metal film M4 serving as the fourth-layer metal wiring is formed so as to surround the plurality of metal films ME4.
  • the outer peripheral metal film MG4 and the metal film ME4 are electrically separated.
  • a via hole VHU reaching the upper electrode UEL is formed in the interlayer insulating film IL2, and a via VU is formed in the via hole VHU.
  • the upper electrode UEL and the metal film ME4 facing each other are electrically connected via the via VU, and a plurality of MIM capacitors MCA are connected in parallel via the metal film ME4, so that the MIM capacitor MCA having a desired capacity is obtained. Is configured.
  • a via hole VHG reaching the guard ring GR is formed, and a via VG is formed in the via hole VHG.
  • the guard ring GR is electrically connected to the outer peripheral metal film MG4 through the via VG.
  • a via hole VHL reaching the lower electrode LEL is formed in the interlayer insulating film IL2, and the via VL is formed in the via hole VHL.
  • the lower electrode LEL is electrically connected to the outer peripheral metal film MG4 through the via VL.
  • An insulating film SOH such as a silicon oxide film is formed so as to cover the metal film ME4 and the outer peripheral metal film MG4.
  • a passivation film PAP such as a silicon nitride film is formed in contact with the surface of the insulating film SOH.
  • the main part of the semiconductor device including the MIM capacitor MCA is configured as described above.
  • a method for manufacturing a semiconductor device including the above-described MIM capacitor will be described.
  • a predetermined semiconductor element such as a transistor is formed in a predetermined element formation region on the main surface of the semiconductor substrate.
  • An interlayer insulating film is formed so as to cover the semiconductor element, and metal wiring is formed on the interlayer insulating film.
  • the third-layer interlayer insulating film covering the second-layer metal wiring is thus formed, as shown in FIG. 9, the third-layer metal is in contact with the surface of the interlayer insulating film IL1.
  • a metal film M3 to be a wiring is formed.
  • a titanium nitride film TN1 (film thickness of about 20 nm), an aluminum alloy film AC1 (film thickness of about 300 nm), a titanium film T1 (film thickness of about 2.5 nm), and a titanium nitride film TN2 (film thickness of about 60 nm). ) are sequentially formed.
  • a dielectric film DEC (thickness: about 50 nm) made of a plasma nitride film is formed by, for example, a plasma CVD method so as to be in contact with the surface of the metal film M3.
  • a titanium nitride film UTN (film thickness of about 50 nm) serving as an upper electrode is formed so as to be in contact with the surface of the dielectric film DEC.
  • a predetermined photolithography process is performed to form a resist pattern (not shown) for patterning the upper electrode and guard ring of the MIM capacitor on the titanium nitride film UTN.
  • the titanium nitride film UTN is etched using the resist pattern as a mask. Thereafter, the resist pattern is removed.
  • the upper electrode UEL and the guard ring GR are formed as shown in FIG.
  • each of the plurality of upper electrodes UEL is set to the same distance D1 from the adjacent pattern (upper electrode UEL or guard ring GR), so that the cross-sectional shape is tapered.
  • the formation of the upper electrode UEL is suppressed.
  • the cross-sectional shape of each of the plurality of upper electrodes UEL becomes a desired cross-sectional shape, and variation in capacitance as an MIM capacitor is suppressed.
  • a silicon oxynitride film (not shown) having a film thickness of about 50 nm is formed as an antireflection film (BARL: Bottom Anti Reflective Layer) so as to cover the metal film M3 and the like.
  • BARL Bottom Anti Reflective Layer
  • a predetermined photolithography process is performed to form a resist pattern (not shown) for patterning the lower electrode on the metal film M3.
  • the metal film M3 is etched using the resist pattern as a mask. Thereafter, the resist pattern is removed.
  • the lower electrode LEL is formed as shown in FIG.
  • One MIM capacitor MCA is formed by one upper electrode UEL, a portion of the dielectric film DEC and a portion of the lower electrode LEL that are respectively located immediately below the upper electrode UEL.
  • a fourth-layer interlayer insulating film IL2 is formed so as to cover the MIM capacitor MCA.
  • a resist pattern (not shown) for forming vias in the interlayer insulating film IL2 is formed.
  • the interlayer insulating film IL2 is etched to form a via hole VHU reaching the upper electrode UEL, a via hole VG reaching the guard ring GR, and a via hole VHL reaching the lower electrode LEL (See FIG. 14).
  • a titanium film, a titanium nitride film, and a tungsten film are formed on the surface of the interlayer insulating film IL2 so as to fill the via holes VHU, VHG, and VHL.
  • CMP chemical mechanical polishing
  • a via VU electrically connected to the upper electrode UEL is formed in the via hole VHU.
  • a via VG electrically connected to the guard ring GR is formed in the via hole VHG.
  • a via VL that is electrically connected to the lower electrode LEL is formed in the via hole VHL.
  • a metal film M4 serving as a fourth-layer metal wiring is formed so as to be in contact with the surface of the interlayer insulating film IL2.
  • a titanium nitride film TN1 film thickness of about 20 nm
  • an aluminum alloy film AC1 film thickness of about 300 nm
  • a titanium film T1 film thickness of about 2.5 nm
  • a titanium nitride film TN2 film thickness of about 60 nm).
  • a silicon oxynitride film (not shown) having a film thickness of about 50 nm is formed as BARL so as to cover the metal film M4 and the like.
  • a resist pattern (not shown) for patterning a metal film electrically connected to the MIM capacitor MCA or the guard ring GR is formed on the metal film M4.
  • the metal film M4 is etched using the resist pattern as a mask. Thereafter, the resist pattern is removed.
  • a metal film ME4 electrically connected to the upper electrode UEL of the MIM capacitor MCA via the via VU is formed.
  • an outer peripheral metal film MG4 that is electrically connected to the guard ring GR through the via VG is formed.
  • the outer peripheral metal film MG4 is electrically connected to the lower electrode LEL of the MIM capacitor MCA via the via VL.
  • an insulating film SOH such as a silicon oxide film (see FIG. 4) is formed so as to cover the metal film ME4 and the outer peripheral metal film MG4 by, for example, a high-density plasma method.
  • a passivation film PAP such as a silicon nitride film (see FIG. 4) is formed so as to cover the insulating film.
  • the main part of the semiconductor device including the MIM capacitor is formed.
  • the guard ring GR is disposed only outside the upper electrode UEL located on the outermost periphery so as to surround the plurality of upper electrodes UEL, so that the guard ring surrounds each upper electrode UEL.
  • the leakage current can be reduced and the area occupied by the MIM capacitor can be reduced. This will be described.
  • the upper electrode CUEL is formed on the lower electrode CLEL with the dielectric film CDEC interposed therebetween.
  • the lower electrode CLEL, the dielectric film CDEC, and the upper electrode CUEL constitute an MIM capacitor CMCA.
  • An interlayer insulating film CIL2 is formed so as to cover the MIM capacitor CMCA, and a metal film CME4 is formed on the interlayer insulating film CIL2.
  • a planar pattern of the upper electrode CUEL is shown in FIG. 18, and a planar pattern of the lower electrode CLEL is shown in FIG. Further, a planar pattern of the metal film CME4 is shown in FIG.
  • a guard ring CGR is arranged so as to surround each of the plurality of square upper electrodes CUEL arranged in a matrix.
  • the lower electrode CLEL shown in FIG. 19 is arranged so as to face the pattern of the upper electrode CUEL and the guard ring CGR by one pattern.
  • the upper metal film CME4 shown in FIG. 20 is disposed so as to oppose each of the MIM capacitor CMCA upper electrode CUEL, and the outer peripheral metal film CMG4 is disposed so as to oppose the guard ring CGR.
  • the guard ring CGR In order to suppress noise from the outside, the guard ring CGR is fixed at a constant potential. If there is a potential difference between the potential of the guard ring CGR and the potential of the MIM capacitor CMCA, a leakage current is generated. For example, when the guard ring CGR is fixed to the ground potential and the potential of the MIM capacitor CMCA is higher than the ground potential, a leakage current is generated from the MIM capacitor CMCA to the guard ring CGR.
  • the guard ring CGR is disposed so as to surround each of the plurality of upper electrodes CUEL, for example, a leakage current (line component leakage) easily flows from the MIM capacitor CMCA to the guard ring CGR. Current) is assumed. Further, since such a guard ring CGR is arranged, there is a problem that the occupied area of the MIM capacitor CMCA cannot be easily reduced.
  • the guard ring GR is not arranged so as to surround each upper electrode UEL, but so as to surround a plurality of upper electrodes UEL.
  • the outermost electrode UEL located on the outermost periphery is disposed only outside.
  • the total extension of the guard ring GR is significantly shortened as compared with the semiconductor device according to the comparative example. That is, the line component is reduced as the guard ring GR.
  • the leakage current between the MIM capacitor and the guard ring GR such as the leakage current from the MIM capacitor to the guard ring GR, can be greatly reduced, and the time-dependent dielectric breakdown (TDDB: Time Dependent Dielectric Breakdown), etc. Can be ensured.
  • TDDB Time Dependent Dielectric Breakdown
  • the guard ring is not disposed so as to surround the individual upper electrodes UEL, the distance between the individual upper electrodes UEL can be reduced accordingly. As a result, the area occupied by the MIM capacitor MCA can be reduced.
  • a guard ring GR is disposed outside the upper electrode UEL located on the outermost periphery. Moreover, the gap between the guard ring GR and the upper electrode UEL located on the outermost periphery is set to be the same as the gap between the upper electrodes UEL located inside and adjacent to each other.
  • the upper electrode when the upper electrode is patterned by a predetermined photoengraving process and etching process, it is suppressed that the finished cross-sectional shape of the upper electrode located on the outermost periphery becomes a tapered shape, and the upper part located on the outermost periphery.
  • An upper electrode having a desired dimension is formed by the electrode UEL and the upper electrode UEL located inside. As a result, variation in capacitance as the MIM capacitor MCA is suppressed, and a highly accurate MIM capacitor can be obtained.
  • FIG. 21 is a graph showing the evaluation results of leakage current with the horizontal axis representing leakage current and the vertical axis representing cumulative frequency.
  • a graph S1 is an evaluation result of the semiconductor device according to the above-described embodiment
  • a graph S2 is an evaluation result of the semiconductor device according to the above-described comparative example.
  • Graph S3 is an evaluation result of a semiconductor device in which a guard ring is arranged so as to surround each upper electrode UEL and a dielectric film is patterned corresponding to the pattern of the upper electrode as another comparative example. .
  • the semiconductor device (graph S1) according to the present embodiment has a leakage component that is smaller than that of the semiconductor device according to the comparative example (graph S2) because the line component due to the internal guard ring is eliminated. It was found that the current was reduced by about one third. Further, when comparing the graph S1 and the graph S3, the semiconductor device (graph S1) according to the present embodiment has a leakage compared to the semiconductor device (graph S3) according to another comparative example in which the dielectric film is patterned. It has been found that the current is reduced to about an order of magnitude. Further, it was found that the semiconductor device (graph S3) according to another comparative example does not satisfy the target specification. As described above, it has been proved that the leakage current of the MIM capacitor can be significantly reduced in the semiconductor device according to the present embodiment as compared with the semiconductor device according to the comparative example or another comparative example.
  • Embodiment 2 In the semiconductor device described above, the MIM capacitor including the square upper electrode having a side length of about 10 ⁇ m as the upper electrode of one MIM capacitor has been described as an example. In this case, the capacitance per MIM capacitor is, for example, 0.14 pF. Depending on the electronic device to which the semiconductor device is applied, a device having a larger capacity may be required.
  • an MIM capacitor having a capacitance (1.4 pF) that is 10 times the capacitance per MIM capacitor an MIM capacitor having a square upper electrode with a side length of about 32 ⁇ m will be described as an example. .
  • the lower electrode LEL is formed by the metal film ME3.
  • An upper electrode UEL and a guard ring GR are formed on the lower electrode LEL with a dielectric film DEC interposed therebetween.
  • the lower electrode LEL, the dielectric film DEC, and the upper electrode UEL constitute an MIM capacitor MCA.
  • An interlayer insulating film IL2 is formed so as to cover the MIM capacitor MCA, and a metal film ME4 and an outer peripheral metal film MG4 are formed on the interlayer insulating film IL2.
  • a planar pattern of the lower electrode LEL is shown in FIG.
  • a planar pattern of the upper electrode UEL and the guard ring GR is shown in FIG.
  • FIG. 26 shows a planar pattern of the metal film ME4 and the outer peripheral metal film.
  • the structure is the same as that of the semiconductor device manufacturing method (see FIGS. 9 to 16) described above. For this reason, the same reference numerals are given to the same members as those of the semiconductor device described above, and the description thereof will not be repeated.
  • the guard ring GR is disposed only outside the upper electrode UEL located on the outermost periphery so as to surround the plurality of upper electrodes UEL.
  • the leakage current is reduced as compared with the case of the semiconductor device (comparative example) in which the guard ring is arranged so as to surround each upper electrode UEL.
  • the area occupied by the MIM capacitor can be reduced.
  • an MIM capacitor having a capacitance (1.4 pF) that is ten times the capacitance (0.14 pF) of one MIM capacitor described in the first embodiment is taken as an example.
  • the length of one side of one MIM capacitor may be a square upper electrode of about 100 ⁇ m.
  • the via is formed by performing a chemical mechanical polishing process on a tungsten film or the like formed on the surface of the interlayer insulating film so as to fill the via hole. For this reason, the flatness by the chemical mechanical polishing process is required for the flattening of the interlayer insulating film.
  • an MIM capacitor formed in one semiconductor device for example, an MIM capacitor having an upper electrode size of 10 ⁇ m ⁇ 10 ⁇ m is formed in a certain circuit block, and an upper electrode is formed in another circuit block. MIM capacitors having a size of 100 ⁇ m ⁇ 100 ⁇ m may be formed. In a single semiconductor device, MIM capacitors (of different sizes) (if the required specifications (leakage current, circuit block area, etc.) are satisfied for each circuit) Upper electrode) may be mixed.
  • the guard ring GR is disposed outside the MIM capacitor MCA located on the outermost periphery so as to surround the plurality of MIM capacitors MCA (FIGS. 7 and 25, etc.). reference). From the viewpoint of suppressing the leakage current (line component) caused by the potential difference between the MIM capacitor MCA and the guard ring GR, it is desirable that the guard ring GR has a shorter length.
  • the upper electrode UEL is arranged in a matrix (or array) so that the number of rows and the number of columns are the same. It is desirable to make it.
  • the overall planar pattern (contour pattern) of the plurality of upper electrodes UEL arranged substantially square the length of the guard ring GR surrounding the plurality of upper electrodes UEL can be minimized. .
  • the planar pattern of the upper electrode of one MIM capacitor is rectangular, it is desirable to arrange the entire planar pattern of the plurality of upper electrodes to be close to a square.
  • the number of MIM capacitors arranged with the long sides facing each other is made larger than the number of MIM capacitors arranged with the short sides facing each other.
  • the entire planar pattern of the plurality of upper electrodes UEL can be made closer to a square.
  • the length of the guard ring GR can be further shortened by bringing the entire planar pattern closer to a square.
  • FIG. 29 shows a plane pattern of the lower electrode LEL in the case of this MIM capacitor
  • FIG. 30 shows a plane pattern of the metal film ME4 and the outer peripheral metal film MG4.
  • the lower electrode LEL shown in FIG. 29 is arranged to face the plurality of upper electrodes UEL by one pattern.
  • the metal film ME4 illustrated in FIG. 30 is disposed to face each of the plurality of upper electrodes UEL
  • the outer peripheral metal film MG4 is disposed to face the guard ring GR.
  • the overall planar pattern of the lower electrode may be an annular (or donut-shaped) planar pattern as shown in FIG.
  • the guard ring GR is also arranged inside the upper electrode UEL in order to ensure the patterning accuracy of the upper electrode.
  • the length of the guard ring can be somewhat shortened compared to the case where the upper electrodes UEL are arranged in a row, which can contribute to the reduction of leakage current.
  • the case where the MIM capacitor is disposed between the third-layer metal wiring and the fourth-layer metal wiring has been described as an example, but the position where the MIM capacitor is disposed is described. Is not limited to between the third-layer metal wiring and the fourth-layer metal wiring.
  • a NIN capacitor may be disposed between the fifth-layer metal wiring and the fourth-layer metal wiring below it.
  • an MIM capacitor may be disposed between the sixth-layer metal wiring and the fifth-layer metal wiring therebelow.
  • the aluminum alloy film AC1 when forming the aluminum alloy film AC1 to be a part of the lower electrode, the aluminum alloy film AC1 may be reflowed by holding the semiconductor substrate on which the aluminum alloy film is formed at a predetermined temperature. Good. By reflowing the aluminum alloy film AC1, the surface of the aluminum alloy film AC1 is flattened, thereby suppressing variations in film thickness of each predetermined film constituting each MIM capacitor MCA, and consequently, variations in capacitance of the MIM capacitor MCA. can do.
  • an electronic device to which a semiconductor device including a MIM capacitor is applied a digital camera is given as an example.
  • an electronic device to which the semiconductor device is applied is not limited to a digital camera, and may be another electronic device.
  • the present invention is effectively used for a semiconductor device provided with an MIM capacitor.
  • SUB semiconductor substrate IL1 interlayer insulation film, M3 metal film, ME3 metal film, TN1 titanium nitride film, AC1 aluminum alloy film, T1 titanium film, TN2 titanium nitride film, LEL lower electrode, DEC dielectric film, UEL upper electrode , UTN titanium nitride film, GR guard ring, IL2 interlayer insulating film, VHU via hole, VHG via hole, VHL via hole, VU via, VG via, VL via, M4 metal film, ME4 metal film, MG4 outer metal film, SOH insulating film, PAP passivation film, MCA MIM capacitor, DC digital camera, LEZ lens, RL image sensor, AFE analog front end circuit, ISP image sensor processor, SD Conductor device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

　半導体装置（ＳＤ）では、下部電極（ＬＥＬ）の上に誘電体膜（ＤＥＣ）を介在させて、平板状の上部電極（ＵＥＬ）が形成されている。下部電極（ＬＥＬ）、誘電体膜（ＤＥＣ）および上部電極（ＵＥＬ）によってＭＩＭキャパシタ（ＭＣＡ）が構成される。互いに隣り合う一の上部電極（ＵＥＬ）と他の上部電極（ＵＥＬ）とは、その間にガードリングを介在させることなく、いずれも同じ間隔（Ｄ１）を隔てて配置されている。最外周に位置する上部電極（ＵＥＬ）とその外側に位置するガードリング（ＧＲ）とは、間隔（Ｄ１）と同じ間隔を隔てて配置されている。

Description

半導体装置
　本発明は半導体装置に関し、特に、ＭＩＭキャパシタを備えた半導体装置に関するものである。
　たとえば、デジタルカメラ等では、固体撮像素子等において受光された画像のアナログ信号を処理するために、アナログ・フロント・エンド（ＡＦＥ：Analog　Front　End）回路を備えた半導体装置が適用されている。このアナログ・フロント・エンド回路では、アナログ信号をデジタル信号に変換するために、平行平板型のＭＩＭ（Metal　Insulator　Metal）キャパシタが形成されている。
　平行平板型のＭＩＭキャパシタでは、平板状の下部電極の上に誘電体膜を介在させて、平板状の上部電極が複数形成されている。その個々の上部電極の周囲を取り囲む態様で、互いに隣り合う一の上部電極と他の上部電極との間にガードリングが配置されている。
　このようなＭＩＭキャパシタを備えた半導体装置を開示した文献の例として、特許文献１および特許文献２がある。
特開２００６－２２８８０３号公報 特開２０１０－９３１７１号公報
　しかしながら、従来の半導体装置では、次のような問題点があった。上述したように、従来の半導体装置では、ＭＩＭキャパシタを構成する個々の上部電極の周囲を取り囲むように、ガードリングが配置されている。このため、ＭＩＭキャパシタの電位とガードリングの電位との高低差に起因して、リーク電流が生じるという問題があった。
　また、アナログ・フロント・エンド回路を備えた半導体装置では、アナログ信号を処理するアナログ部が半導体装置（チップ）において占める面積は比較的大きく、しかも、ＭＩＭキャパシタは、そのようなアナログ部において比較的大きな面積を占有するため、半導体装置の小型化を阻害する要因の一つになっている。
　本発明は、その開発の一環でなされたものであり、その目的は、リーク電流の低減とＭＩＭキャパシタの占有面積の削減が図られる半導体装置を提供することである。
　本発明の一実施の形態に係る半導体装置は、主表面を有する半導体基板と、複数のＭＩＭキャパシタとガードリングとを備えている。複数のＭＩＭキャパシタは、半導体基板の主表面側の所定の領域に配置され、下部電極、誘電体膜および上部電極をそれぞれ含む。ガードリングは、複数のＭＩＭキャパシタの全体を取り囲むように配置されている。複数のＭＩＭキャパシタでは、互いに隣り合う一のＭＩＭキャパシタと他のＭＩＭキャパシタとは、一のＭＩＭキャパシタと他のＭＩＭキャパシタとの間に、ガードリングを介在させることなく所定の間隔を隔てて配置され、ガードリングは、配置された複数のＭＩＭキャパシタのうち、最も外側に位置するＭＩＭキャパシタの外側に、所定の間隔と同じ間隔を隔てて配置されている。
　本発明の一実施の形態に係る半導体装置によれば、リーク電流の低減とＭＩＭキャパシタの占有面積の削減を図ることができる。
本発明の実施の形態１に係る半導体装置が適用される電子機器の一例として、デジタルカメラの構成の一部を示す部分ブロック図である。 同実施の形態において、ＭＩＭキャパシタが適用されている半導体装置のレイアウトの一部を示す部分平面図である。 同実施の形態において、図２に示す点線枠Ａ内のＭＩＭキャパシタを示す部分拡大平面図である。 同実施の形態において、ＭＩＭキャパシタの基本構造を模式的に示す部分断面斜視図である。 同実施の形態において、図４に示す断面線Ｖ－Ｖに対応する断面線における断面図である。 同実施の形態において、下部電極の平面パターンを示す部分平面図である。 同実施の形態において、上部電極の平面パターンを示す部分平面図である。 同実施の形態において、金属膜の平面パターンを示す部分平面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図９に示される工程の後に行われる工程を示す断面図である。 同実施の形態において、図１０に示される工程の後に行われる工程を示す断面図である。 同実施の形態において、図１１に示される工程の後に行われる工程を示す断面図である。 同実施の形態において、図１２に示される工程の後に行われる工程を示す断面図である。 同実施の形態において、図１３に示される工程の後に行われる工程を示す断面図である。 同実施の形態において、図１４に示される工程の後に行われる工程を示す断面図である。 同実施の形態において、図１５に示される工程の後に行われる工程を示す断面図である。 比較例に係る半導体装置の断面図である。 比較例に係る半導体装置のＭＩＭキャパシタの上部電極を示す平面図である。 比較例に係る半導体装置のＭＩＭキャパシタの下部電極を示す平面図である。 比較例に係る半導体装置の金属膜を示す平面図である。 同実施の形態において、リーク電流の評価結果として、リーク電流と累積度数との関係を示すグラフである。 本発明の実施の形態２に係る半導体装置におけるＭＩＭキャパシタの基本構造を模式的に示す部分断面斜視図である。 同実施の形態において、図２２に示す断面線ＸＸＩＩＩ－ＸＸＩＩＩに対応する断面線における断面図である。 同実施の形態において、下部電極の平面パターンを示す部分平面図である。 同実施の形態において、上部電極の平面パターンを示す部分平面図である。 同実施の形態において、金属膜の平面パターンを示す部分平面図である。 各実施の形態において、第１変形例に係る半導体装置のＭＩＭキャパシタの平面パターンを示す平面図である。 各実施の形態において、第２変形例に係る半導体装置のＭＩＭキャパシタの平面パターンを示す平面図である。 各実施の形態において、第２変形例に係る半導体装置の下部電極を示す平面図である。 各実施の形態において、第２変形例に係る半導体装置の金属膜を示す平面図である。 各実施の形態において、第３変形例に係る半導体装置のＭＩＭキャパシタの平面パターンを示す平面図である。
　実施の形態１
　本発明の実施の形態１に係るＭＩＭキャパシタを備えた半導体装置について説明する。はじめに、本半導体装置が適用される電子機器の一例として、デジタルカメラについて簡単に説明する。
　図１に示すように、デジタルカメラＤＣでは、レンズＬＥＺによって集光された被写体の光は、たとえば、ＣＣＤ（Charge　Coupled　Device）等の撮像素子ＲＬによって受光されて、画素ごとにアナログ信号として所定の電気信号に変換される。変換された電気信号は、画像情報としてアナログ・フロント・エンド回路ＡＦＥに入力されて、デジタル信号に変換される。
　デジタル信号に変換された画像情報は、イメージ・センサ・プロセッサＩＳＰに入力されて、所定の画像処理が施され、たとえば、指定された記録媒体に記録される等の処理が行われたり、また、ディスプレイ（図示せず）に表示される。なお、デジタルカメラＤＣでは、デジタルカメラＤＣを動作させる電源回路、レンズ等を駆動させるモータを制御する回路、ストロボを発光させるのを制御する回路等（いずれも図示せず）が設けられている。
　ＭＩＭキャパシタを備えた半導体装置は、特に、アナログ・フロント・エンド回路ＡＦＥに適用されている。図２に、ＭＩＭキャパシタＭＣＡを備えた半導体装置ＳＤの平面レイアウトの一部を示し、図３にＭＩＭＩキャパシタＭＣＡの一部とその周辺の部分拡大平面図を示す。図２および図３に示すように、ＭＩＭキャパシタＭＣＡは、たとえば、１６ビットのアナログデジタル変換回路部に用いられている。アナログデジタル変換回路部において、ＭＩＭキャパシタＭＣＡの占める面積の割合は比較的高い。
　次に、そのようなＭＩＭキャパシタの構造について説明する。ここでは、多層配線構造の半導体装置に用いられるＭＩＭキャパシタとして、たとえば、第３層目の金属配線と第４層目の金属配線との間に配置される、平行平板型のＭＩＭキャパシタを一例に挙げて説明する。
　図４および図５に示すように、この半導体装置ＳＤでは、第３層目の金属配線となる金属膜Ｍ３と同じ層からなる金属膜ＭＥ３が平板状の下部電極ＬＥＬとなる。その下部電極ＬＥＬの上に誘電体膜ＤＥＣを介在させて、平板状の上部電極ＵＥＬが形成されている。下部電極ＬＥＬ、誘電体膜ＤＥＣおよび上部電極ＵＥＬによってＭＩＭキャパシタＭＣＡが構成される。そのＭＩＭキャパシタＭＣＡを覆うように層間絶縁膜ＩＬ２が形成され、その層間絶縁膜ＩＬ２上に第４層目の金属配線となる金属膜Ｍ４と同じ層からなる金属膜ＭＥ４が形成されている。
　ＭＩＭキャパシタＭＣＡの構造について、さらに詳しく説明する。図６に下部電極ＬＥＬの平面パターンを示す。下部電極ＬＥＬは、後述する上部電極ＵＥＬの複数のパターンに対し、一つのパターンよって対向するように配置されている。下部電極ＬＥＬとなる金属膜ＭＥ３では、まず、膜厚約２０ｎｍのチタンナイトライド膜ＴＮ１が形成されている。そのチタンナイトライド膜ＴＮ１の表面に接するように、膜厚約３００ｎｍのアルミニウムと銅を含むアルミニウム合金膜ＡＣ１が形成されている。そのアルミニウム合金膜ＡＣ１の表面に接するように、膜厚約２．５ｎｍのチタン膜Ｔ１が形成されている。そのチタン膜Ｔ１の表面に接するように、膜厚約６０ｎｍのチタンナイトライド膜ＴＮ２が形成されている。なお、図５では、簡略化のために、チタン膜Ｔ１とチタンナイトライド膜ＴＮ２とは、一つの層（膜）で示されている。
　そのチタンナイトライド膜ＴＮ２の表面に接するように、誘電体膜ＤＥＣが形成されている。誘電体膜ＤＥＣは、たとえば、膜厚約５０ｎｍのプラズマ窒化膜から形成されている。誘電体膜ＤＥＣの平面パターンは、下部電極ＥＬＥの平面パターンと同じパターンに形成されている。
　その誘電体膜ＤＥＣの表面に接するように、上部電極ＵＥＬが形成されている。上部電極ＵＥＬは、たとえば、膜厚約５０ｎｍのチタンナイトライド膜から形成されている。図７に、上部電極ＵＥＬの平面パターンを示す。図７に示すように、正方形にパターニングされた複数の上部電極ＵＥＬが、下部電極ＬＥＬに対向するようにマトリクス状（アレイ状）に配置されている。一つの上部電極ＵＥＬの一辺の長さは、たとえば、１０μｍとされて、一つの上部電極ＵＥＬと、その上部電極ＵＥＬに対向する下部電極ＬＥＬの部分とで、容量約０．１４ｐＦのキャパシタが構成される。正方形状の上部電極ＵＥＬは、設計回路上、必要とされる容量になるように所定数配置される。
　なお、ＭＩＭキャパシタＭＣＡの平面パターンとは、この上部電極ＵＥＬの平面パターンに相当する。上部電極ＵＥＬの平面パターンが正方形であるとは、幾何学的（数学的）な正方形を意図するものではなく、製造上の誤差を含む。また、上部電極ＵＥＬとしては、チタンナイトライド膜の他に、たとえば、金属層ＭＥ３と同様に、アルミニウム合金膜等でもよい。
　最外周に位置する上部電極ＵＥＬの外側には、マトリクス状に配置された上部電極ＵＥＬを取り囲むように、ガードリングＧＲが配置されている。ガードリングＧＲは、上部電極ＵＥＬと同じ層からなるチタンナイトライド膜から形成されている。互いに隣り合う一の上部電極ＵＥＬと他の上部電極ＵＥＬとは、一の上部電極ＵＥＬと他の上部電極ＵＥＬとの間にガードリングを介在させることなく、いずれも同じ間隔Ｄ１（たとえば、約１．６μｍ程度）を隔てて配置されている。また、最外周に位置する上部電極ＵＥＬとその外側に位置するガードリングＧＲとは、間隔Ｄ１と同じ間隔を隔てて配置されている。すなわち、最外周に位置する上部電極ＵＥＬを含め、複数の上部電極ＵＥＬのそれぞれは、隣り合うパターン（上電極ＵＥＬまたはガードリングＧＲ）とは、すべて同じ間隔Ｄ１に設定されている。
　図５に示すように、そのＭＩＭキャパシタＭＣＡを覆うように、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２の表面に接するように、第４層目の金属配線となる金属膜Ｍ４と同じ層からなる金属膜ＭＥ４が形成されている。金属膜ＭＥ４では、まず、膜厚約５０ｎｍのチタンナイトライド膜ＴＮ１が形成されている。そのチタンナイトライド膜ＴＮ１の表面に接するように、膜厚約１０００ｎｍのアルミニウムと銅を含むアルミニウム合金膜ＡＣ１が形成されている。そのアルミニウム合金膜ＡＣ１の表面に接するように、膜厚約５ｎｍのチタン膜Ｔ１が形成されている。そのチタン膜Ｔ１の表面に接するように、膜厚約２０ｎｍのチタンナイトライド膜ＴＮ２が形成されている。なお、図５では、簡略化のために、チタン膜Ｔ１とチタンナイトライド膜ＴＮ２とは、一つの層（膜）で示されている。
　図８に金属膜ＭＥ４の平面パターンを示す。図８に示すように、ほぼ正方形にパターニングされた複数の金属膜ＭＥ４が、ＭＩＭキャパシタＭＣＡ（図４参照）の複数の上部電極ＵＥＬのそれぞれに対向するように配置されている。個々の金属膜ＭＥ４は、それぞれの辺の中央部分において隣り合う金属膜ＭＥ４に電気的に繋がっている。最外周に位置する金属膜ＭＥ４の外側には、複数の金属膜ＭＥ４を取り囲むように、第４層目の金属配線となる金属膜Ｍ４と同じ層からなる外周金属膜ＭＧ４が形成されている。外周金属膜ＭＧ４と金属膜ＭＥ４とは電気的に分離されている。
　図５に示すように、層間絶縁膜ＩＬ２には、上部電極ＵＥＬに達するヴィアホールＶＨＵが形成され、そのヴィアホールＶＨＵ内にヴィアＶＵが形成されている。互いに対向する上部電極ＵＥＬと金属膜ＭＥ４とは、ヴィアＶＵを介して電気的に接続され、金属膜ＭＥ４を介して、複数のＭＩＭキャパシタＭＣＡが並列に接続されて、所望の容量のＭＩＭキャパシタＭＣＡが構成される。
　また、層間絶縁膜ＩＬ２には、ガードリングＧＲに達するヴィアホールＶＨＧが形成され、そのヴィアホールＶＨＧ内にヴィアＶＧが形成されている。ガードリングＧＲは、ヴィアＶＧを介して外周金属膜ＭＧ４に電気的に接続されている。さらに、層間絶縁膜ＩＬ２には、下部電極ＬＥＬに達するヴィアホールＶＨＬが形成され、そのヴィアホールＶＨＬ内にヴィアＶＬが形成されている。下部電極ＬＥＬは、ヴィアＶＬを介して外周金属膜ＭＧ４に電気的に接続されている。ガードリングＧＲには外周金属膜ＭＧ４を介して、所定の電位に固定することによって、外部からのノイズが低減される。
　金属膜ＭＥ４および外周金属膜ＭＧ４を覆うように、たとえば、シリコン酸化膜等の絶縁膜ＳＯＨが形成されている。その絶縁膜ＳＯＨの表面に接するように、たとえば、シリコン窒化膜等のパッシベーション膜ＰＡＰが形成されている。ＭＩＭキャパシタＭＣＡを備えた半導体装置の主要部分は上記のように構成される。
　次に、上述したＭＩＭキャパシタを備えた半導体装置の製造方法について説明する。まず、半導体基板の主表面における所定の素子形成領域に、トランジスタ等の所定の半導体素子が形成される。半導体素子を覆うように層間絶縁膜が形成され、その層間絶縁膜上に金属配線が形成される。こうして、第２層目の金属配線を覆う第３層目の層間絶縁膜が形成された後、図９に示すように、その層間絶縁膜ＩＬ１の表面に接するように、第３層目の金属配線となる金属膜Ｍ３が形成される。金属膜Ｍ３として、チタンナイトライド膜ＴＮ１（膜厚約２０ｎｍ）、アルミニウム合金膜ＡＣ１（膜厚約３００ｎｍ）、チタン膜Ｔ１（膜厚約２．５ｎｍ）およびチタンナイトライド膜ＴＮ２（膜厚約６０ｎｍ）が順次形成される。
　次に、図１０に示すように、金属膜Ｍ３の表面に接するように、たとえば、プラズマＣＶＤ法等によって、プラズマ窒化膜による誘電体膜ＤＥＣ（膜厚約５０ｎｍ）が形成される。その誘電体膜ＤＥＣの表面に接するように、上部電極となるチタンナイトライド膜ＵＴＮ（膜厚約５０ｎｍ）が形成される。次に、所定の写真製版処理を施すことにより、チタンナイトライド膜ＵＴＮに対して、ＭＩＭキャパシタの上部電極とガードリングをパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、チタンナイトライド膜ＵＴＮにエッチングが施される。その後、レジストパターンが除去される。こうして、図１１に示すように、上部電極ＵＥＬとガードリングＧＲが形成される。
　このとき、上述したように、複数の上部電極ＵＥＬのそれぞれが、隣り合うパターン（上電極ＵＥＬまたはガードリングＧＲ）とは、すべて同じ間隔Ｄ１に設定されていることで、断面形状がテーパ状になるような上部電極ＵＥＬが形成されることが抑制される。これにより、複数の上部電極ＵＥＬのそれぞれの断面形状が所望の断面形状となって、ＭＩＭキャパシタとしての容量のばらつきが抑えられることになる。
　次に、金属膜Ｍ３等を覆うように、反射防止膜（ＢＡＲＬ：Bottom　Anti　Reflective　Layer）として、膜厚約５０ｎｍのシリコン酸窒化膜（図示せず）が形成される。次に、所定の写真製版処理を施すことにより、金属膜Ｍ３に対して下部電極をパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、金属膜Ｍ３にエッチングが施される。その後、レジストパターンが除去される。こうして、図１２に示すように、下部電極ＬＥＬが形成される。一つの上部電極ＵＥＬと、その上部電極ＵＥＬの直下にそれぞれ位置する誘電体膜ＤＥＣの部分と下部電極ＬＥＬの部分とによって、一つのＭＩＭキャパシタＭＣＡが形成されることになる。
　次に、図１３に示すように、ＭＩＭキャパシタＭＣＡを覆うように、第４層目の層間絶縁膜ＩＬ２が形成される。所定の写真製版処理を施すことにより、層間絶縁膜ＩＬ２にヴィアを形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、層間絶縁膜ＩＬ２にエッチングを施すことにより、上部電極ＵＥＬに達するヴィアホールＶＨＵ、ガードリングＧＲに達するヴィアホールＶＧおよび下部電極ＬＥＬに達するヴィアホールＶＨＬがそれぞれ形成される（図１４参照）。
　ヴィアホールＶＨＵ，ＶＨＧ，ＶＨＬを充填するように、層間絶縁膜ＩＬ２の表面上に、たとえば、チタン膜、チタンナイトライド膜およびタングステン膜（いずれも図示せず）が形成される。次に、化学的機械研磨処理（ＣＭＰ：Chemical　Mechanical　Polishing）を施すことにより、ヴィアホールＶＨＵ，ＶＨＧ，ＶＨＬ内に位置するタングステン膜等の部分を残して、層間絶縁膜ＩＬ２の上面上に位置するタングステン膜等の部分が除去される。
　こうして、図１４に示すように、ヴィアホールＶＨＵ内には、上部電極ＵＥＬに電気的に接続されるヴィアＶＵが形成される。ヴィアホールＶＨＧ内には、ガードリングＧＲに電気的に接続されるヴィアＶＧが形成される。ヴィアホールＶＨＬ内には、下部電極ＬＥＬに電気的に接続されるヴィアＶＬが形成される。
　次に、図１５に示すように、層間絶縁膜ＩＬ２の表面に接するように、第４層目の金属配線となる金属膜Ｍ４が形成される。金属膜Ｍ４として、チタンナイトライド膜ＴＮ１（膜厚約２０ｎｍ）、アルミニウム合金膜ＡＣ１（膜厚約３００ｎｍ）、チタン膜Ｔ１（膜厚約２．５ｎｍ）およびチタンナイトライド膜ＴＮ２（膜厚約６０ｎｍ）が順次形成される。
　次に、金属膜Ｍ４等を覆うように、ＢＡＲＬとして、膜厚約５０ｎｍのシリコン酸窒化膜（図示せず）が形成される。次に、所定の写真製版処理を施すことにより、金属膜Ｍ４に対して、ＭＩＭキャパシタＭＣＡあるいはガードリングＧＲ等に電気的に繋がる金属膜をパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、金属膜Ｍ４にエッチングが施される。その後、そのレジストパターンが除去される。
　こうして、図１６に示すように、ＭＩＭキャパシタＭＣＡの上部電極ＵＥＬにヴィアＶＵを介して電気的に接続される金属膜ＭＥ４が形成される。また、ガードリングＧＲにヴィアＶＧを介して電気的に接続される外周金属膜ＭＧ４が形成される。また、外周金属膜ＭＧ４は、ヴィアＶＬを介してＭＩＭキャパシタＭＣＡの下部電極ＬＥＬに電気的に接続される。
　次に、たとえば、高密度プラズマ法によって、金属膜ＭＥ４および外周金属膜ＭＧ４を覆うように、シリコン酸化膜等の絶縁膜ＳＯＨ（図４参照）が形成される。次に、その絶縁膜を覆うように、シリコン窒化膜等のパッシベーション膜ＰＡＰ（図４参照）が形成される。こうして、図４に示すように、ＭＩＭキャパシタを備えた半導体装置の主要部分が形成される。
　上述した半導体装置では、ガードリングＧＲは、複数の上部電極ＵＥＬを取り囲むように、最外周に位置する上部電極ＵＥＬの外側にだけ配置されていることで、ガードリングが個々の上部電極ＵＥＬを取り囲むように配置されている半導体装置（比較例）の場合と比べて、リーク電流を低減することができるとともに、ＭＩＭキャパシタの占有面積を削減することができる。このことについて説明する。
　図１７に示すように、比較例に係る半導体装置では、下部電極ＣＬＥＬの上に誘電体膜ＣＤＥＣを介在させて上部電極ＣＵＥＬが形成されている。下部電極ＣＬＥＬ、誘電体膜ＣＤＥＣおよび上部電極ＣＵＥＬによってＭＩＭキャパシタＣＭＣＡが構成される。そのＭＩＭキャパシタＣＭＣＡを覆うように層間絶縁膜ＣＩＬ２が形成され、その層間絶縁膜ＣＩＬ２上に金属膜ＣＭＥ４が形成されている。その上部電極ＣＵＥＬの平面パターンを図１８に示し、下部電極ＣＬＥＬの平面パターンを図１９に示す。また、金属膜ＣＭＥ４の平面パターンを図２０に示す。
　図１８に示すように、このＭＩＭキャパシタＣＭＣＡの上部電極ＣＵＥＬでは、マトリクス状に配置された正方形の複数の上部電極ＣＵＥＬのそれぞれを取り囲むように、ガードリングＣＧＲが配置されている。図１９に示す下部電極ＣＬＥＬは、その上部電極ＣＵＥＬとガードリングＣＧＲのパターンに対し、一つのパターンよって対向するように配置されている。図２０に示す上層金属膜ＣＭＥ４は、ＭＩＭキャパシタＣＭＣＡ上部電極ＣＵＥＬのそれぞれに対向するように配置され、また、外周金属膜ＣＭＧ４は、ガードリングＣＧＲに対向するように配置されている。
　外部からのノイズを抑制するために、ガードリングＣＧＲは、一定の電位に固定される。ガードリングＣＧＲの電位とＭＩＭキャパシタＣＭＣＡの電位とに電位差があると、リーク電流が生じる。たとえば、ガードリングＣＧＲが接地電位に固定され、ＭＩＭキャパシタＣＭＣＡの電位が接地電位よりも高い場合には、ＭＩＭキャパシタＣＭＣＡからガードリングＣＧＲへリーク電流が生じる。
　比較例に係るＭＩＭキャパシタＣＭＣＡでは、複数の上部電極ＣＵＥＬのそれぞれを取り囲むように、ガードリングＣＧＲが配置されているために、たとえば、ＭＩＭキャパシタＣＭＣＡからガードリングＣＧＲへ容易にリーク電流（線成分リーク電流）するという問題が想定される。また、このようなガードリングＣＧＲが配置されているために、ＭＩＭキャパシタＣＭＣＡの占有面積を容易に削減できないという問題が想定される。
　比較例に係る半導体装置に対して、本実施の形態に係る半導体装置では、ガードリングＧＲは、個々の上部電極ＵＥＬを取り囲むようには配置されておらず、複数の上部電極ＵＥＬを取り囲むように、最外周に位置する上部電極ＵＥＬの外側にだけ配置されている。
　これにより、ガードリングＧＲの総延長が、比較例に係る半導体装置の場合に比べて、大幅に短くなる。すなわち、ガードリングＧＲとして、線成分が低減される。その結果、ＭＩＭキャパシタからガードリングＧＲへのリーク電流等の、ＭＩＭキャパシタとガードリングＧＲとの間のリーク電流を大幅に低減することができ、経時絶縁膜破壊（ＴＤＤＢ：Time　Dependent　Dielectric　Breakdown）等の信頼性を確保することができる。
　また、個々の上部電極ＵＥＬを取り囲むようにガードリングが配置されないことによって、その分、個々の上部電極ＵＥＬ間の距離を縮めることができる。その結果、ＭＩＭキャパシタＭＣＡの占有面積を削減することができる。
　さらに、最外周に位置する上部電極ＵＥＬについては、その外側に、ガードリングＧＲが配置されている。しかも、そのガードリングＧＲと最外周に位置する上部電極ＵＥＬとの間隔が、内部に位置して互いに隣り合う上部電極ＵＥＬ間の間隔と同じ間隔に設定されている。
　これにより、所定の写真製版処理およびエッチング処理により上部電極をパターニングする際に、最外周に位置する上部電極の仕上がり断面形状がテーパ形状になるようなことが抑制されて、最外周に位置する上部電極ＵＥＬと、内部に位置する上部電極ＵＥＬとで、所望寸法の上部電極が形成される。その結果、ＭＩＭキャパシタＭＣＡとしての容量のばらつきが抑制されて、精度の高いＭＩＭキャパシタが得られる。
　ここで、発明者らによって行われたＭＩＭキャパシタのリーク電流の評価について説明する。図２１は、横軸をリーク電流とし、縦軸を累積度数としたリーク電流の評価結果を示すグラフである。図２１において、グラフＳ１は、上述した実施の形態に係る半導体装置の評価結果であり、グラフＳ２は、上述した比較例に係る半導体装置の評価結果である。グラフＳ３は、他の比較例として、個々の上部電極ＵＥＬを取り囲むようにガードリングが配置され、さらに、その上部電極のパターンに対応させて誘電体膜がパターニングされた半導体装置の評価結果である。
　グラフＳ１とグラフＳ２とを比較すると、本実施の形態に係る半導体装置（グラフＳ１）では、内部のガードリングによる線成分がなくなる分、比較例に係る半導体装置（グラフＳ２）に比べて、リーク電流が約３分の１に減少していることが判明した。また、グラフＳ１とグラフＳ３とを対比すると、本実施の形態に係る半導体装置（グラフＳ１）では、誘電体膜がパターニングされた他の比較例に係る半導体装置（グラフＳ３）に比べて、リーク電流が約１桁に小さくなることが判明した。さらに、他の比較例に係る半導体装置（グラフＳ３）では、目標とするスペックを満たさないことが判明した。このように、本実施の形態に係る半導体装置では、比較例あるいは他の比較例に係る半導体装置の場合と比べて、ＭＩＭキャパシタのリーク電流を大幅に低減できることが実証された。
　実施の形態２
　前述した半導体装置では、一つのＭＩＭキャパシタの上部電極として、一辺の長さが約１０μｍの正方形の上部電極を備えたＭＩＭキャパシタを例に挙げて説明した。この場合のＭＩＭキャパシタ一つあたりの容量は、たとえば０．１４ｐＦとなる。半導体装置が適用される電子機器によっては、容量のより大きなものが求められることがある。
　ここでは、そのＭＩＭキャパシタ一つあたりの容量の１０倍の容量（１．４ｐＦ）のＭＩＭキャパシタとして、一辺の長さが約３２μｍの正方形の上部電極を備えたＭＩＭキャパシタを例に挙げて説明する。
　図２２および図２３に示すように、金属膜ＭＥ３によって下部電極ＬＥＬが形成されている。その下部電極ＬＥＬの上に誘電体膜ＤＥＣを介在させて上部電極ＵＥＬおよびガードリングＧＲが形成されている。下部電極ＬＥＬ、誘電体膜ＤＥＣおよび上部電極ＵＥＬによってＭＩＭキャパシタＭＣＡが構成される。そのＭＩＭキャパシタＭＣＡを覆うように層間絶縁膜ＩＬ２が形成され、その層間絶縁膜ＩＬ２上に金属膜ＭＥ４および外周金属膜ＭＧ４が形成されている。下部電極ＬＥＬの平面パターンを図２４に示す。上部電極ＵＥＬおよびガードリングＧＲの平面パターンを図２５に示す。金属膜ＭＥ４および外周金属膜の平面パターンを図２６に示す。
　本半導体装置では、上部電極ＵＥＬのサイズ（一辺の長さ＝３２μｍ）に対応させて、金属膜ＭＥ４および外周金属膜がパターニングされている点を除いて、基本的な構造は、前述した半導体装置（図４および図５参照）の構造と同様であり、また、その製造方法も、前述した半導体装置の製造方法（図９～図１６参照）と実質的に同様である。このため、前述した半導体装置と同一部材には同一符号を付し、その説明を繰り返さないこととする。
　上述した半導体装置では、ガードリングＧＲは、複数の上部電極ＵＥＬを取り囲むように、最外周に位置する上部電極ＵＥＬの外側にだけ配置されている。これにより、実施の形態１に係る半導体装置について説明したように、ガードリングが個々の上部電極ＵＥＬを取り囲むように配置されている半導体装置（比較例）の場合と比べて、リーク電流を低減することができるとともに、ＭＩＭキャパシタの占有面積を削減することができる。
　また、ＭＩＭキャパシタＭＣＡの容量（上部電極と下部電極との対向面積）が同じであれば、一つのＭＩＭキャパシタの容量が大きい方が、ガードリングＧＲの距離を短くすることができ、リーク電流（線成分）の低減に寄与することができる。なお、実施の形態２では、実施の形態１において説明した一つのＭＩＭキャパシタの容量（０．１４ｐＦ）の１０倍の容量（１．４ｐＦ）を有するＭＩＭキャパシタを例に挙げたが、さらに、その容量の１００倍の容量（１４ｐＦ）を有するＭＩＭキャパシタを得るには、一つのＭＩＭキャパシタの一辺の長さを約１００μｍの正方形の上部電極とすればよい。
　ところで、ＭＩＭキャパシタにおいては、一つのＭＩＭキャパシタの面積が大きくなればなるほど、ヴィアが形成される層間絶縁膜に平坦性が要求される。前述したように、ヴィアは、ヴィアホールを充填するように層間絶縁膜の表面上に形成されるタングステン膜等に、化学的機械研磨処理を施すことによって形成される。このため、層間絶縁膜の平坦化には、化学的機械研磨処理による平坦性が要求されることになる。
　一つのＭＩＭキャパシタの面積が大きくなって、化学的機械研磨処理による平坦性が劣化すると、層間絶縁膜の上に金属配線等を形成する際の写真製版処理において、解像マージン（焦点深度）が必要になる。このため、一つのＭＩＭキャパシタの面積を大きくするには製造プロセス上の限界があり、上部電極の一辺のサイズが、５μｍ～１０００μｍ程度のＭＩＭキャパシタが製造プロセス上望ましい。
　なお、一つの半導体装置（半導体チップ）に形成されるＭＩＭキャパシタとしては、たとえば、ある回路ブロックに、上部電極のサイズが１０μｍ×１０μｍのＭＩＭキャパシタが形成され、他の回路ブロックに、上部電極のサイズが１００μｍ×１００μｍのＭＩＭキャパシタが形成されていてもよく、一つの半導体装置において、回路ごとに、必要とされるスペック（リーク電流、回路ブロック面積等）を満たせば、サイズの異なるＭＩＭキャパシタ（上部電極）が混在していてもよい。
　（ＭＩＭキャパシタの平面パターンと配置パターンについて）
　上述した各実施の形態では、一つのＭＩＭキャパシタの上部電極の平面パターン（ＭＩＭキャパシタの平面パターン）として、正方形の上部電極を例に挙げて説明した。複数の上部電極が配置されるＭＩＭキャパシタＭＣＡでは、最外周に位置するＭＩＭキャパシタＭＣＡの外側に、複数のＭＩＭキャパシタＭＣＡの全体を取り囲むようにガードリングＧＲが配置される（図７および図２５等参照）。ＭＩＭキャパシタＭＣＡとガードリングＧＲとの電位差に起因するリーク電流（線成分）を抑制する観点からは、ガードリングＧＲの長さは短い方が望ましい。
　このため、上部電極の平面パターンを正方形としたＭＩＭキャパシタでは、図２７に示すように、たとえば、行数と列数とが同じになるように上部電極ＵＥＬをマトリクス状（あるいはアレイ状）に配置させることが望ましい。配置された複数の上部電極ＵＥＬの全体の平面パターン（輪郭のパターン）を、実質的に正方形とすることで、その複数の上部電極ＵＥＬを取り囲むガードリングＧＲの長さを最も短くすることができる。
　一方、一つのＭＩＭキャパシタの上部電極の平面パターンが長方形の場合には、配置される複数の上部電極の全体の平面パターンが、正方形に近づくように配置させることが望ましい。この場合には、図２８に示すように、長辺側同士を対向させて配置されるＭＩＭキャパシタの数を、短辺側同士を対向させて配置されるＭＩＭキャパシタの数よりも多くなるように配置させることで、複数の上部電極ＵＥＬの全体の平面パターンを正方形に近づけることができる。全体の平面パターンを正方形に近づけることで、ガードリングＧＲの長さをより短くすることができる。
　このＭＩＭキャパシタの場合の下部電極ＬＥＬの平面パターンを図２９に示し、金属膜ＭＥ４および外周金属膜ＭＧ４の平面パターンを図３０に示す。図２９に示す下部電極ＬＥＬは、複数の上部電極ＵＥＬに対して、一つのパターンによって対向するように配置される。また、図３０に示す金属膜ＭＥ４は、複数の上部電極ＵＥＬのそれぞれと対向するように配置され、外周金属膜ＭＧ４は、ガードリングＧＲに対向するように配置される。
　また、下部電極の全体の平面パターンが正方形あるいは長方形の他に、たとえば、図３１に示すように、環状（あるいはドーナツ型）の平面パターンであってもよい。この場合には、上部電極のパターニングの精度を確保するために、上部電極ＵＥＬの内側にも、ガードリングＧＲが配置される。全体の平面パターンを環状とすることで、上部電極ＵＥＬを一列に配置させる場合と比べて、ガードリングの長さを多少短くすることができ、リーク電流の低減に寄与することができる。
　なお、上述した半導体装置では、ＭＩＭキャパシタを第３層目の金属配線と第４層目の金属配線との間に配置させた場合を例に挙げて説明したが、ＭＩＭキャパシタが配置される位置としては、第３層目の金属配線と第４層目の金属配線との間に限られるものではない。たとえば、第５層目の金属配線が形成される半導体装置では、第５層目の金属配線と、その一層下の第４層目の金属配線との間にＮＩＮキャパシタを配置してもよい。また、第６層目の金属配線が形成される半導体装置では、第６層目の金属配線と、その一層下の第５層目の金属配線との間にＭＩＭキャパシタを配置してもよい。ＭＩＭキャパシタの形成のしやすさからは、最上層の金属配線と、その最上層よりも１層下の金属配線との間に配置させることが望ましい。
　また、下部電極の一部となるアルミニウム合金膜ＡＣ１を形成する際に、アルミニウム合金膜が形成された半導体基板を所定の温度のもとで保持することによって、アルミニウム合金膜ＡＣ１をリフローさせてもよい。アルミニウム合金膜ＡＣ１をリフローさせることによって、アルミニウム合金膜ＡＣ１の表面が平坦化されて、個々のＭＩＭキャパシタＭＣＡをなす各所定の膜の膜厚のばらつき、ひいては、ＭＩＭキャパシタＭＣＡの容量のばらつきを抑制することができる。
　ＭＩＭキャパシタを備えた半導体装置を適用した電子機器として、デジタルカメラを例に挙げたが、本半導体装置が適用される電子機器としては、デジタルカメラに限られず、他の電子機器でもよい。
　本発明は、ＭＩＭキャパシタを備えた半導体装置に有効に利用される。
　ＳＵＢ　半導体基板、ＩＬ１　層間絶縁膜、Ｍ３　金属膜、ＭＥ３　金属膜、ＴＮ１　チタンナイトライド膜、ＡＣ１　アルミニウム合金膜、Ｔ１　チタン膜、ＴＮ２　チタンナイトライド膜、ＬＥＬ　下部電極、ＤＥＣ　誘電体膜、ＵＥＬ　上部電極、ＵＴＮ　チタンナイトライド膜、ＧＲ　ガードリング、ＩＬ２　層間絶縁膜、ＶＨＵ　ヴィアホール、ＶＨＧ　ヴィアホール、ＶＨＬ　ヴィアホール、ＶＵ　ヴィア、ＶＧ　ヴィア、ＶＬ　ヴィア、Ｍ４　金属膜、ＭＥ４　金属膜、ＭＧ４　外周金属膜、ＳＯＨ　絶縁膜、ＰＡＰ　パッシベーション膜、ＭＣＡ　ＭＩＭキャパシタ、ＤＣ　デジタルカメラ、ＬＥＺ　レンズ、ＲＬ　撮像素子、ＡＦＥ　アナログ・フロント・エンド回路、ＩＳＰ　イメージ・センサ・プロセッサ、ＳＤ　半導体装置。

Claims (8)

  1. 　主表面を有する半導体基板と、
    　前記半導体基板の前記主表面側の所定の領域に配置され、下部電極（ＬＥＬ）、誘電体膜（ＤＥＣ）および上部電極（ＵＥＬ）をそれぞれ含む複数のＭＩＭキャパシタ（ＭＣＡ）と、
    　複数の前記ＭＩＭキャパシタ（ＭＣＡ）の全体を取り囲むように配置されたガードリング（ＧＲ）と
    を備え、
    　複数の前記ＭＩＭキャパシタ（ＭＣＡ）では、互いに隣り合う一のＭＩＭキャパシタ（ＭＣＡ）と他のＭＩＭキャパシタ（ＭＣＡ）とは、前記一のＭＩＭキャパシタ（ＭＣＡ）と前記他のＭＩＭキャパシタ（ＭＣＡ）との間に、前記ガードリング（ＧＲ）を介在させることなく所定の間隔（Ｄ１）を隔てて配置され、
    　前記ガードリング（ＧＲ）は、配置された複数の前記ＭＩＭキャパシタ（ＭＣＡ）のうち、最も外側に位置するＭＩＭキャパシタ（ＭＣＡ）の外側に、前記所定の間隔（Ｄ１）と同じ間隔を隔てて配置された、半導体装置。
  2. 　複数の前記ＭＩＭキャパシタ（ＭＣＡ）のそれぞれの平面パターンは正方形である、請求項１記載の半導体装置。
  3. 　正方形の前記ＭＩＭキャパシタ（ＭＣＡ）の一辺の長さは、５μｍ～１０００μｍである、請求項２記載の半導体装置。
  4. 　複数の前記ＭＩＭキャパシタ（ＭＣＡ）では、
    　第１方向に沿って少なくとも２つの前記ＭＩＭキャパシタ（ＭＣＡ）が配置され、
    　前記第１方向と交差する第２方向に沿って少なくとも２つの前記ＭＩＭキャパシタ（ＭＣＡ）が配置された、請求項２記載の半導体装置。
  5. 　複数の前記ＭＩＭキャパシタ（ＭＣＡ）では、第１方向に沿って配置される前記ＭＩＭキャパシタ（ＭＣＡ）の数と、前記第１方向と交差する第２方向に沿って配置される前記ＭＩＭキャパシタ（ＭＣＡ）の数とが同じ数になるように配置された、請求項２記載の半導体装置。
  6. 　複数の前記ＭＩＭキャパシタ（ＭＣＡ）のそれぞれの平面パターンは長方形であり、
    　複数の前記ＭＩＭキャパシタ（ＭＣＡ）では、
    　前記長方形の短辺に対応する側同士が対向するとともに、前記長方形の長辺に対応する側同士が対向するように配置され、
    　前記長辺に対応する側同士を対向させて配置される前記ＭＩＭキャパシタ（ＭＣＡ）の数が、前記短辺に対応する側同士を対向させて配置される前記ＭＩＭキャパシタ（ＭＣＡ）の数よりも多くなるように配置された、請求項１記載の半導体装置。
  7. 　複数の前記ＭＩＭキャパシタ（ＭＣＡ）は、環状に配置され、
    　前記ガードリング（ＧＲ）は、配置された複数の前記ＭＩＭキャパシタ（ＭＣＡ）のうち、最も内側に位置するＭＩＭキャパシタ（ＭＣＡ）の内側に、前記所定の間隔（Ｄ１）と同じ間隔を隔てて配置された、請求項１記載の半導体装置。
  8. 　前記ＭＩＭキャパシタ（ＭＣＡ）を覆うように、前記半導体基板上に形成された層間絶縁膜（ＩＬ２）と、
    　前記層間絶縁膜（ＩＬ２）の表面に接するように形成され、複数の前記ＭＩＭキャパシタ（ＭＣＡ）の前記上部電極（ＵＥＬ）のそれぞれに電気的に接続された金属膜と
    を備えた、請求項１記載の半導体装置。
PCT/JP2011/069018 2011-08-24 2011-08-24 半導体装置 WO2013027274A1 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
PCT/JP2011/069018 WO2013027274A1 (ja) 2011-08-24 2011-08-24 半導体装置
JP2013529811A JP5774708B2 (ja) 2011-08-24 2011-08-24 半導体装置
CN201180073006.6A CN103765574B (zh) 2011-08-24 2011-08-24 半导体装置
US14/238,474 US9478601B2 (en) 2011-08-24 2011-08-24 Semiconductor device
TW101124035A TWI569412B (zh) 2011-08-24 2012-07-04 Semiconductor device
US15/270,497 US9929086B2 (en) 2011-08-24 2016-09-20 Semiconductor device
US15/897,357 US10043742B2 (en) 2011-08-24 2018-02-15 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2011/069018 WO2013027274A1 (ja) 2011-08-24 2011-08-24 半導体装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US14/238,474 A-371-Of-International US9478601B2 (en) 2011-08-24 2011-08-24 Semiconductor device
US15/270,497 Continuation US9929086B2 (en) 2011-08-24 2016-09-20 Semiconductor device

Publications (1)

Publication Number Publication Date
WO2013027274A1 true WO2013027274A1 (ja) 2013-02-28

Family

ID=47746056

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/069018 WO2013027274A1 (ja) 2011-08-24 2011-08-24 半導体装置

Country Status (5)

Country Link
US (3) US9478601B2 (ja)
JP (1) JP5774708B2 (ja)
CN (1) CN103765574B (ja)
TW (1) TWI569412B (ja)
WO (1) WO2013027274A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6547926B1 (ja) * 2018-05-22 2019-07-24 株式会社村田製作所 キャパシタ
CN110268524A (zh) * 2017-01-27 2019-09-20 芬兰探测技术股份有限公司 不对称定位的防护环接触
WO2019225043A1 (ja) * 2018-05-22 2019-11-28 株式会社村田製作所 キャパシタ

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5774708B2 (ja) * 2011-08-24 2015-09-09 ルネサスエレクトロニクス株式会社 半導体装置
JP6347091B2 (ja) * 2013-03-11 2018-06-27 セイコーエプソン株式会社 センサーユニット、電子機器および運動体
CN110556357B (zh) * 2018-05-30 2021-07-30 世界先进积体电路股份有限公司 电容结构及其制造方法
CN112151494A (zh) * 2019-06-28 2020-12-29 中芯国际集成电路制造(北京)有限公司 一种半导体器件及其形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6060751A (ja) * 1983-09-14 1985-04-08 Nec Corp 半導体集積回路
JPH03138973A (ja) * 1989-10-23 1991-06-13 Nec Corp 半導体集積回路
JPH03218063A (ja) * 1990-01-23 1991-09-25 Matsushita Electron Corp 半導体集積回路装置
JPH0590489A (ja) * 1991-09-30 1993-04-09 Fujitsu Ltd 半導体集積回路
JPH09289286A (ja) * 1996-04-23 1997-11-04 Sumitomo Metal Ind Ltd 半導体装置の容量素子
JP2005038882A (ja) * 2003-07-15 2005-02-10 Sanyo Electric Co Ltd 半導体装置、及び分圧回路
JP2006228803A (ja) * 2005-02-15 2006-08-31 Matsushita Electric Ind Co Ltd Ｍｉｍ型容量素子の配置構造

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100155A (en) * 1998-09-10 2000-08-08 Chartered Semiconductor Manufacturing, Ltd. Metal-oxide-metal capacitor for analog devices
US6451664B1 (en) * 2001-01-30 2002-09-17 Infineon Technologies Ag Method of making a MIM capacitor with self-passivating plates
JP4536314B2 (ja) * 2002-06-18 2010-09-01 ルネサスエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP4353685B2 (ja) * 2002-09-18 2009-10-28 株式会社ルネサステクノロジ 半導体装置
CN100349296C (zh) * 2003-02-27 2007-11-14 富士通株式会社 强电介质电容器的制造方法
JP4342854B2 (ja) 2003-07-09 2009-10-14 株式会社東芝 半導体装置及びその製造方法
US7282757B2 (en) * 2003-10-20 2007-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor structure and method of manufacture
JP5065695B2 (ja) * 2007-02-01 2012-11-07 ルネサスエレクトロニクス株式会社 半導体装置
JP2010093171A (ja) 2008-10-10 2010-04-22 Renesas Technology Corp 半導体装置およびその製造方法
US9460840B2 (en) * 2011-03-03 2016-10-04 Skyworks Solutions, Inc. Seal ring inductor and method of forming the same
JP5774708B2 (ja) * 2011-08-24 2015-09-09 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6060751A (ja) * 1983-09-14 1985-04-08 Nec Corp 半導体集積回路
JPH03138973A (ja) * 1989-10-23 1991-06-13 Nec Corp 半導体集積回路
JPH03218063A (ja) * 1990-01-23 1991-09-25 Matsushita Electron Corp 半導体集積回路装置
JPH0590489A (ja) * 1991-09-30 1993-04-09 Fujitsu Ltd 半導体集積回路
JPH09289286A (ja) * 1996-04-23 1997-11-04 Sumitomo Metal Ind Ltd 半導体装置の容量素子
JP2005038882A (ja) * 2003-07-15 2005-02-10 Sanyo Electric Co Ltd 半導体装置、及び分圧回路
JP2006228803A (ja) * 2005-02-15 2006-08-31 Matsushita Electric Ind Co Ltd Ｍｉｍ型容量素子の配置構造

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110268524A (zh) * 2017-01-27 2019-09-20 芬兰探测技术股份有限公司 不对称定位的防护环接触
CN110268524B (zh) * 2017-01-27 2023-06-27 芬兰探测技术股份有限公司 不对称定位的防护环接触
JP6547926B1 (ja) * 2018-05-22 2019-07-24 株式会社村田製作所 キャパシタ
WO2019225043A1 (ja) * 2018-05-22 2019-11-28 株式会社村田製作所 キャパシタ

Also Published As

Publication number Publication date
US10043742B2 (en) 2018-08-07
JP5774708B2 (ja) 2015-09-09
TWI569412B (zh) 2017-02-01
US9929086B2 (en) 2018-03-27
TW201310616A (zh) 2013-03-01
US20180175014A1 (en) 2018-06-21
US9478601B2 (en) 2016-10-25
CN103765574A (zh) 2014-04-30
CN103765574B (zh) 2017-06-30
JPWO2013027274A1 (ja) 2015-03-05
US20150123243A1 (en) 2015-05-07
US20170012032A1 (en) 2017-01-12

Similar Documents

Publication Publication Date Title
JP5774708B2 (ja) 半導体装置
JP4805600B2 (ja) 半導体装置
JP5357441B2 (ja) 固体撮像装置の製造方法
US9171799B2 (en) Photoelectric conversion apparatus, image pickup system, and manufacturing method therefor
US10084035B2 (en) Vertical capacitor contact arrangement
US20100270648A1 (en) Semiconductor integrated circuit, d-a converter device, and a-d converter device
JP2011216865A (ja) 固体撮像装置
US7977140B2 (en) Methods for producing solid-state imaging device and electronic device
US8350300B2 (en) Semiconductor device having air gaps in multilayer wiring structure
US9496175B2 (en) Semiconductor device, method of manufacturing the same and camera
JP2004146632A (ja) 半導体装置およびその製造方法
US9769401B2 (en) Solid-state imaging apparatus, method of manufacturing the same, and camera
JP2006013460A (ja) 固体撮像素子の製造方法および固体撮像素子
US20040043556A1 (en) Capacitor formed in a multilayer wiring structure of a semiconductor device
JP2010212635A (ja) 固体撮像装置
JP4470862B2 (ja) 固体撮像素子及び固体撮像装置
JP2016012641A (ja) 固体撮像素子の製造方法および電子情報機器
JP2008153486A (ja) 半導体素子、半導体素子の製造方法
JP2005333089A (ja) 半導体装置、固体撮像素子、半導体装置の製造方法、固体撮像素子の製造方法
JPH0697410A (ja) 固体撮像装置およびその製造方法
JP2006108572A (ja) 固体撮像素子およびその製造方法
JP2005209713A (ja) 半導体装置およびその製造方法
JPH10242446A (ja) 固体撮像素子及びその製造方法
JP2006237160A (ja) 固体撮像素子の製造方法
JP2010109155A (ja) 固体撮像装置およびその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11871346

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2013529811

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11871346

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14238474

Country of ref document: US