CN112151494A - 一种半导体器件及其形成方法 - Google Patents

Abstract

本发明提供了一种半导体器件及其形成方法。在本发明中，刻蚀所述上层金属层，以形成上极板组和保护墙，所述保护墙和上极板组相互分立且保护墙位于所述上极板组的侧部，所述保护墙用于保护与所述保护墙相邻的上极板的边缘区的介质层，在刻蚀上层金属层的过程中降低对上极板组与保护墙之间的介质层的损伤，从而避免半导体器件在工作过程中介质层被击穿，能够提高半导体器件的可靠性。

Description

一种半导体器件及其形成方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及其形成方法。

背景技术

随着半导体制造工艺的不断发展，半导体器件的集成度越来越高，半导体器件的特征尺寸也逐渐缩小。然而，半导体器件的可靠性还需要提高。

发明内容

有鉴于此，本发明提供了一种半导体器件及其形成方法，能够提高半导体器件的可靠性。

第一方面，本发明提供的半导体器件的形成方法包括：提供前端器件层；在所述前端器件层上形成依次叠置的底层金属层、介质层以及上层金属层；刻蚀所述上层金属层，以形成上极板组和保护墙，所述保护墙和上极板组相互分立且所述保护墙位于所述上极板组的侧部。

可选的，刻蚀所述上层金属层的工艺包括等离子体干法刻蚀工艺。

可选的，所述上极板组和所述保护墙之间的间隔为1um～2um；所述保护墙的宽度为1um～10um。

可选的，所述上极板组包括若干个分立的上极板；所述若干个分立的上极板呈阵列排布。

可选的，所述上极板组和所述保护墙之间的间隔小于等于相邻所述上极板之间的间隔。

可选的，所述方法还包括：

形成覆盖所述上极板组、所述保护墙和所述介质层的金属间隔离层；

在各上极板的上方形成贯穿金属间隔离层且与所述上极板连接的第一导电结构；

在所述上极板组和保护墙的外侧形成贯穿金属间隔离层且与所述底层金属层连接的第二导电结构。

可选的，所述保护墙与第一导电结构和第二导电结构之间均电学隔离。

本发明还提供一种半导体器件，包括：前端器件层；底层金属层，位于所述前端器件层上；介质层，位于所述底层金属层上；上极板组，位于所述介质层上；保护墙，位于所述上极板组侧部的介质层上，所述保护墙与所述上极板组相互分立。

可选的，所述上极板组和所述保护墙之间的间隔为1um～2um。

可选的，所述保护墙的宽度为1um～10um。

可选的，所述保护墙的材料与所述上极板组的材料相同。

可选的，所述保护墙环绕所述上极板组。

可选的，所述上极板组包括若干个分立的上极板；所述若干个分立的上极板呈阵列排布。

可选的，所述上极板组和所述保护墙之间的间隔小于等于相邻所述上极板之间的间隔。

可选的，所述半导体器件还包括：

金属间隔离层，所述金属间隔离层覆盖所述上极板组、所述保护墙以及所述介质层；

第一导电结构，位于各上极板上方的所述金属间隔离层中，第一导电结构与所述上极板电连接；

第二导电结构，位于所述上极板组和保护墙外侧的所述金属间隔离层中，第二导电结构与所述底层金属层电连接。

可选的，所述保护墙与第一导电结构和第二导电结构之间均电学隔离。

在本发明技术方案中，刻蚀所述上层金属层，以形成分立的上极板组和保护墙，所述保护墙用于保护与所述保护墙相邻的上极板的边缘区的介质层，在刻蚀上层金属层的过程中降低对上极板组与保护墙之间的介质层的损伤，从而避免半导体器件在工作过程中介质层被击穿，能够提高半导体器件的可靠性。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：

图1是MIM电容的截面示意图；

图2-图4是对比例的半导体器件的形成方法的各步骤形成的结构的示意图；

图5是对比例的半导体器件的形成方法在刻蚀所述上层金属层后所形成结构的显微照片；

图6是本发明实施例的半导体器件的形成方法的流程图；

图7-图13是本发明实施例的半导体器件的形成方法的各步骤形成的结构的示意图；

图14-图15是本发明实施例的半导体器件的示意图。

具体实施方式

以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。

此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。

除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。在本发明的描述中，除非另有说明，“多层”的含义是两层或两层以上。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间关系术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间关系术语旨在概括除附图所示取向之外器件在使用或操作中的器件的不同取向。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示范性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，这里所用的空间关系描述符被相应地解释。

半导体器件是导电性介于良导电体与绝缘体之间，利用半导体材料特殊电特性来完成特定功能的电子器件，可用来产生、控制、接收、变换、放大信号和进行能量转换。现有常用的半导体器件包括电容，电容是集成电路工艺中常用的电子元器件，其可以被广泛地应用于耦合器、滤波器及振荡器等电路当中。

现有的集成电路电容中，金属-绝缘体-金属型(Metal-Insulator-Metal，MIM)电容逐渐成为了集成电路中的主流。原因在于，其通常制作在金属互连层中，既与集成电路工艺相兼容，又与衬底间距离较远，具有低电阻率、低的寄生电容以及与现有集成电路工艺兼容性好等优点。

图1是MIM电容的截面示意图。如图1所示，MIM电容包括上极板1、下极板2、位于上极板1和下极板2之间的介质层3，以及分别与上极板1和下极板2电连接的导电结构4。

图2-图4是对比例的半导体器件的形成方法的各步骤形成的结构的示意图。对比例的半导体器件的形成方法包括如下步骤：

步骤S10、提供前端器件层。所述前端器件层上形成有依次叠置的下极板、介质层以及上层金属层。

步骤S20、图案化所述上层金属层，以形成多个分立的上极板。

步骤S30、形成分别与上极板和下极板电连接的导电结构。

如图2所示，在步骤S10中，提供前端器件层5。所述前端器件层5上形成有依次叠置的下极板2、介质层3以及上层金属层1a。

图4是所形成结构的俯视图。图3是图4沿XX线的剖视图。如图3和图4所示，在步骤S20中，图案化所述上层金属层1a，以形成多个分立的上极板1。

具体地，采用等离子体刻蚀(Plasma Etch，PE)工艺刻蚀所述上层金属层1a，形成如图4所示的多个阵列排列的上极板1。

图5是对比例的半导体器件的形成方法在刻蚀所述上层金属层后所形成结构的显微照片。在等离子体刻蚀过程中，部分上极板边缘区域的介质层比较容易受等离子体溅射的影响而损伤，受损的介质层在后续的可靠性测试中极易造成失效。上极板的边缘区域具体是以上极板的一边为起点，向外和向内延伸一定距离的区域。具体地，图5所示的损伤多出现在上极板1的边缘区域，例如，图4中区域6的位置。出现这种损伤的主要原因在于：内部上极板紧密排布，相邻上极板的间隔很窄，等离子体很难对于此区域的介质层造成溅射损伤。而上极板外部空间足够大，等离子体的密集程度很大，在溅射过程中极易产生反溅效应，而且等离子体更加容易形成堆积，从而会对上极板阵列边缘区的介质层造成巨大伤害。

在步骤S30中，形成分别与上极板和下极板电连接的导电结构。

并在后续工艺中形成金属互连结构等，以形成完整的半导体器件。

有鉴于此，为了解决半导体器件的可靠性不足的问题。本发明实施例提供了一种半导体器件的形成方法。在本发明实施例中，以形成MIM电容为例进行说明，应理解，本发明实施例也可用于形成其他半导体器件。图6是本发明实施例的半导体器件的形成方法的流程图。如图6所示，本发明实施例的半导体器件的形成方法包括如下步骤：

步骤S100、提供前端器件层。

步骤S200、在所述前端器件层上形成依次叠置的底层金属层、介质层以及上层金属层。

步骤S300、刻蚀所述上层金属层，以形成上极板组和保护墙，所述保护墙和上极板组相互分立且所述保护墙位于所述上极板组的侧部。

可选地，在步骤S200后，步骤S300前，本发明实施例的形成方法还包括：

步骤S300a、在所述上层金属层上形成图案化的光刻胶层。

可选地，在步骤S300后，本发明实施例的形成方法还包括：

步骤S400、形成覆盖所述上极板组、所述保护墙和所述介质层的金属间隔离层。

步骤S500、在各上极板的上方形成贯穿金属间隔离层且与所述上极板连接的第一导电结构。

步骤S600、在所述上极板组和保护墙的外侧形成贯穿金属间隔离层且与所述底层金属层连接的第二导电结构。

可选地，步骤S500和步骤S600可以在同一工序中形成，以提高本发明实施例的半导体器件的形成方法的效率。

图7-图13是本发明实施例的半导体器件的形成方法的各步骤形成的结构的示意图。

如图7所示，在步骤S100中，提供前端器件层10。在步骤S100中提供的前端器件层10可为硅单晶衬底、锗单晶衬底或硅锗单晶衬底。可替换地，前端器件层10还可为绝缘体上硅(SOI)衬底、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)、绝缘体上锗(GeOI)、硅上外延层结构的衬底、化合物前端器件层或合金前端器件层。所述化合物前端器件层包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或镝化铟，所述合金前端器件层包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或者它们的组合，所述SOI衬底包括设置在绝缘材料层上的半导体层(例如硅层、锗硅层、碳硅层或锗层)，所述绝缘材料层保护设置在半导体层上的晶体管。在所述前端器件层表面还可以形成若干外延界面层或应变层等结构以提高半导体器件的电学性能。

前端器件层中还包括有源器件和无源器件。进一步地，在所述前端器件层中可以包括电容、电感、电阻以及各种晶体管等。

如图8所示，在步骤S200中，在所述前端器件层10上形成依次叠置的底层金属层20、介质层30以及上层金属层40。

具体地，所述底层金属层20作为MIM电容的下极板。上层金属层40用于在后续工艺中形成MIM电容的上极板。

可以采用本领域技术人员所知的任何技术形成所述底层金属层20、介质层30以及上层金属层40。优选采用化学气相沉积法(Chemical Vapor Deposition，CVD)，例如低温化学气相沉积(Low Temperature Chemical Vapor Deposition，LTCVD)、低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)、快热化学气相沉积(Rapid ThermoChemical Vapor Deposition，RTCVD)、原子层沉积(Atomics Layer Deposition，ALD)工艺、离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)等。

底层金属层20和上层金属层40的材料可以是铜或铝等金属材料，也可以是氮化金属，所述的氮化金属可以为钛(Ti)、钒(V)、锆(Zr)、钽(Ta)等金属的氮化物。上层金属层40或底层金属层20还可以为钽膜、氮化钽膜、钛膜或氮化钛膜中的一种或者几种构成的复合多层结构。由于氮化金属的化学性质稳定，具有耐化学腐蚀、耐高温等特点，而为了缩小MIM电容的体积，底层金属层20和上层金属层40之间的介质层30很薄，因此选用氮化金属作为底层金属层20和上层金属层40，可以避免底层金属层20和上层金属层40的原子扩散而引起短路。同时，在集成电路工艺中常用的一些金属中，金属钽和钛的杨氏模量比较小，能够改善前端器件层10与底层金属层20间的表面态及应力，也不会产生较大的应力，不至于会诱发前端器件层10内部缺陷导致漏电。

介质层30可以为金属氧化物、半导体氧化物或三元金属酸盐等绝缘材料。例如，介质层30的材料可以包括氧化硅(SiO₂)、氧化铝(Al₂O₃)、氧化钛(TiO₂)、氧化锰(MnO)、氧化钴(CoO)、氧化锌(ZnO)、氧化锆(ZrO₂)、氧化铌(NbO)、氧化钼(MoO₃)、氧化铪(HfO₂)、氧化钽(Ta₂O₅)、氧化钨(WO₃)、钛酸锶(SrTiO₃)、钛酸钯(BaTiO₃)中的一种或多种。第二介质层可以优选采用高K(K大于3.9)介电材料，例如氧化锆(ZrO₂)、氧化铝(Al₂O₃)或氧化铪(HfO₂)等。选用高K介电材料作为的介质层30，是由于高K介电材料可以具有更好的绝缘效果，可以在较小的厚度下保证MIM电容不会产生比较大的漏电流，能够减小MIM电容的尺寸，同时确保MIM电容的可靠性。

如图9所示，在步骤S300a中，在所述上层金属层40上形成图案化的光刻胶层50。

具体地，在所述上层金属层40上涂覆光刻胶，然后固化特定区域的光刻胶，以形成图案化的光刻胶层50。进一步地，可以采用光掩膜，将特定区域的光刻胶曝光固化。

图11是所形成结构的俯视图。图10是图11沿YY线的剖视图。如图10和图11所示，在步骤S300中，刻蚀所述上层金属层40，以形成上极板组43和保护墙42。所述保护墙42和上极板组43相互分立且所述保护墙42位于所述上极板组43的侧部。

具体地，所述上极板组43包括1个或多个上极板41。进一步地，所述保护墙42至少位于所述上极板组43的一侧。进一步地，所述上极板组43包括若干个分立的上极板41；所述若干个分立的上极板41呈阵列排布。

所述保护墙42与所述上极板组43之间的间隔小于预定尺寸，用于保护与所述保护墙42相邻的所述上极板41的边缘区的介质层。

所述刻蚀所述上层金属层40具体为，刻蚀预定区域的上层金属层40，以形成多个相互分立且阵列排布的所述上极板41；以及形成包围多个所述上极板组43的环状的保护墙42。

具体地，以图案化的光刻胶层50作为掩膜，采用干法刻蚀工艺刻蚀所述上层金属层40。进一步地，采用等离子体刻蚀工艺刻蚀所述上层金属层40。在刻蚀完成后，去除所述光刻胶层50。

进一步地，所述上极板组43和所述保护墙42之间的间隔小于等于所述相邻上极板41之间的间隔。进一步地，所述上极板组43和所述保护墙42之间的间隔小于等于2um。进一步地，所述上极板组43和所述保护墙42之间的间隔为1um-2um。

所述上极板组43和所述保护墙42之间的间隔指的是：相邻的上极板41和保护墙42之间的最小距离。

相邻的上极板41之间的介质层没有被破坏，参考相邻上极板41之间的距离，将所述上极板组43和所述保护墙42之间的间隔设置成小于等于相邻上极板之间的间隔，就能起到保护所述上极板阵列的外周的介质层的作用。一般来说，MIM电容的上极板间的距离为2um，因此，将所述上极板组43和所述保护墙42的间隔设置成小于等于2um。而如果上极板组43和所述保护墙42之间的间隔设置过小，上极板41和保护墙42有可能会电连接，使MIM电容的可靠性降低，因此，不宜将上极板组43和保护墙42之间的间隔设置的过小。所述上极板组43和所述保护墙42之间的间隔为1um-2um为宜。

进一步地，所述保护墙42的宽度尺寸可以为1um-5um。所述保护墙42的宽度尺寸为：图11中，沿YY线方向的截面中保护墙的宽度。为了提高半导体器件的集成度，减小半导体器件的体积，保护墙42的宽度尺寸应该尽量小，但同时还需要确保形成保护墙42的精度，保护墙42的宽度尺寸过小容易出现缺陷。因此，综合考虑，将保护墙42的宽度尺寸设置为2um左右为宜。

在MIM电容的上极板的阵列的边缘一圈增加保护墙42，保护墙42与上极板41在工艺上同步做出，但是与上极板41完全隔离开，用于保护MIM电容的上极板组43的边缘区的介质层不会遭受等离子体溅射影响，不会对MIM电容的性质产生任何影响。防止MIM电容出现介质层击穿的问题，保证了MIM电容的结构的稳定与耐压能力。

如图12所示，在步骤S400中，形成覆盖所述上极板组43、所述保护墙42和所述介质层30的金属间隔离层60。

金属间隔离层60可以为氧化硅(SiO₂)、氮化硅(Si₃N₄)或氮氧化硅(SiON)等，优选为致密的氧化硅。所述金属间隔离层60的形成方法可以采用本领域技术人员所知的任何技术，优选采用化学气相沉积法，例如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积等。

金属间隔离层60可以对MIM电容起到保护的作用，防止离子扩散，致密氧化硅能够很好的阻挡外部离子。

如图13所示，在步骤S500中，在各上极板41的上方形成贯穿金属间隔离层60且与所述上极板41连接的第一导电结构71。

如图13所示，在步骤S600中，在所述上极板组43和保护墙42的外侧形成贯穿金属间隔离层60且与所述底层金属层连接的第二导电结构72。

进一步地，所述保护墙42与第一导电结构71和第二导电结构72之间均电学隔离。具体地，可以在同一工序形成所述第一导电结构71和第二导电结构72。

需要说明的是，保护墙42与其他结构也不进行电学连接。

具体地，所述第一导电结构71的材料包括铜(Cu)，第二导电结构72的材料包括铜(Cu)。

在一个可选的实现方式中，第一导电结构71和第二导电结构72的形成方法包括：在金属间隔离层60上涂覆光刻胶，形成图案化的掩膜层，随后进行干法刻蚀并去除光刻胶，分别形成露出上极板41的第一通孔和露出底层金属层20的第二通孔，在第一通孔和第二通孔中沉积导电材料以形成第一导电结构71和第二导电结构72，导电材料可以为银(Ag)、铜(Cu)或铝(Al)等电阻率低的金属材料及其合金，优选为铜(Cu)。

第一导电结构71和第二导电结构72可以进一步通过其它的导电结构与前端器件层中的其它元器件相连形成电路。

在后续工艺中，形成半导体器件上的其他结构，如金属互连结构等，以形成完整的半导体器件。

在本发明实施例中，在刻蚀所述上层金属层的过程中，同时形成分立的上极板和保护墙，所述保护墙与所述上极板的间隔小于预定尺寸，所述保护墙用于保护与所述保护墙相邻的上极板的边缘区的介质层。避免由于等离子体溅射导致的上极板边缘区的介质层被损伤，从而避免半导体器件在工作过程中介质层被击穿，能够提高半导体器件的可靠性。

另一方面，本发明实施例还提供一种半导体器件。图14是本发明实施例所述半导体器件的示意图。图15是图14沿ZZ线的剖视图。为了使本发明实施例的结构更清楚的展示，图14为不包括所述金属间隔离层60’的结构的俯视图。如图14和图15所示，所述半导体器件包括：前端器件层10’、底层金属层20’、介质层30’、上极板组43’、保护墙42’。

所述底层金属层20’形成在所述前端器件层10’上。所述底层金属层20’为MIM电容的下极板。

所述介质层30’位于所述底层金属层20’上。介质层30’可以为金属氧化物、半导体氧化物或三元金属酸盐等绝缘材料。

所述上极板组43’位于所述介质层30’上。所述上极板组43’包括一个或多个上极板41’。

所述保护墙42’位于所述上极板组43’侧部的介质层30’上，所述保护墙42’与所述上极板组43’相互分立。所述保护墙42’用于保护与所述保护墙42’相邻的所述上极板41’的边缘区的介质层30’。

可选的，所述上极板组43’和所述保护墙42’之间的间隔为1um～2um。

可选的，所述保护墙42’的宽度为1um～5um。

可选的，所述保护墙42’环绕所述上极板组43’。

可选的，所述保护墙42’的材料与所述上极板组43’的材料相同。

可选的，所述上极板组43’和所述保护墙42’之间的间隔小于等于相邻所述上极板41’之间的间隔。

在一种可选的实现方式中，所述上极板41’和所述保护墙42’的间隔为1um-2um。所述保护墙42’的宽度尺寸为2um。

所述底层金属层20’和上极板41’以及保护墙42’的材料包括氮化金属，所述的氮化金属可以为钛(Ti)、钒(V)、锆(Zr)、钽(Ta)等金属的氮化物。上层金属层40’或底层金属层20’还可以为钽膜、氮化钽膜、钛膜或氮化钛膜中的一种或者几种构成的复合多层结构。由于氮化金属的化学性质稳定，具有耐化学腐蚀、耐高温等特点，而为了缩小MIM电容的体积，底层金属层20’和上层金属层40’之间的介质层30’很薄，因此选用氮化金属作为底层金属层20’和上层金属层40’，可以避免底层金属层20’和上层金属层40’的原子扩散而引起短路。

可选的，所述半导体器件还包括：金属间隔离层60’、第一导电结构71’以及第二导电结构72’。

所述金属间隔离层60’覆盖所述上极板组、所述保护墙以及所述介质层；

第一导电结构71’位于各上极板上方的所述金属间隔离层60’中，第一导电结构71’与所述上极板电连接。

第二导电结构72’位于所述上极板组和保护墙外侧的所述金属间隔离层60’中，第二导电结构72’与所述底层金属层电连接。

所述保护墙与第一导电结构71’和第二导电结构72’之间均电学隔离。

在本发明实施例中，在所述上极板组侧部的介质层上形成有保护墙，所述保护墙与所述上极板的间隔小于预定尺寸，能够保护与所述保护墙相邻的所述上极板的边缘区的介质层。避免介质层被刻蚀工艺中的等离子体损伤，使半导体器件在工作过程中，介质层不易被击穿，能够提高半导体器件的可靠性。

以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (16)

1.一种半导体器件的形成方法，其特征在于，所述方法包括：

提供前端器件层；

在所述前端器件层上形成依次叠置的底层金属层、介质层以及上层金属层；

刻蚀所述上层金属层，以形成上极板组和保护墙，所述保护墙和上极板组相互分立且所述保护墙位于所述上极板组的侧部。

2.根据权利要求1所述的半导体器件的形成方法，其特征在于，刻蚀所述上层金属层的工艺包括等离子体干法刻蚀工艺。

3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述上极板组和所述保护墙之间的间隔为1um～2um；所述保护墙的宽度为1um～5um。

4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述上极板组包括若干个分立的上极板；所述若干个分立的上极板呈阵列排布。

5.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述上极板组和所述保护墙之间的间隔小于等于相邻所述上极板之间的间隔。

6.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述方法还包括：

形成覆盖所述上极板组、所述保护墙和所述介质层的金属间隔离层；

在各上极板的上方形成贯穿金属间隔离层且与所述上极板连接的第一导电结构；

在所述上极板组和保护墙的外侧形成贯穿金属间隔离层且与所述底层金属层连接的第二导电结构。

7.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述保护墙与第一导电结构和第二导电结构之间均电学隔离。

8.一种半导体器件，其特征在于，包括：

前端器件层；

底层金属层，位于所述前端器件层上；

介质层，位于所述底层金属层上；

上极板组，位于所述介质层上；

保护墙，位于所述上极板组侧部的介质层上，所述保护墙与所述上极板组相互分立。

9.根据权利要求8所述的半导体器件，其特征在于，所述上极板组和所述保护墙之间的间隔为1um～2um。

10.根据权利要求所述的半导体器件，其特征在于，所述保护墙的宽度为1um～5um。

11.根据权利要求8所述的半导体器件，其特征在于，所述保护墙的材料与所述上极板组的材料相同。

12.根据权利要求8所述的半导体器件，其特征在于，所述保护墙环绕所述上极板组。

13.根据权利要求8所述的半导体器件，其特征在于，所述上极板组包括若干个分立的上极板；所述若干个分立的上极板呈阵列排布。

14.根据权利要求13所述的半导体器件，其特征在于，所述上极板组和所述保护墙之间的间隔小于等于相邻所述上极板之间的间隔。

15.根据权利要求13所述的半导体器件，其特征在于，所述半导体器件还包括：

金属间隔离层，所述金属间隔离层覆盖所述上极板组、所述保护墙以及所述介质层；

第一导电结构，位于各上极板上方的所述金属间隔离层中，第一导电结构与所述上极板电连接；

第二导电结构，位于所述上极板组和保护墙外侧的所述金属间隔离层中，第二导电结构与所述底层金属层电连接。

16.根据权利要求15所述的半导体器件，其特征在于，所述保护墙与第一导电结构和第二导电结构之间均电学隔离。

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