CN109087907A - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，所述半导体器件包括：基底；在所述基底上由下至上依次层叠的下极板、电介质层、上极板和缓冲层。本发明提供的半导体器件及其制造方法，通过更改MIM电容器上极板的结构而提升了对划痕应力的容忍度，从而大大降低结晶颗粒产生的划痕对产品的杀伤力，提高了产品的良率。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
随着半导体集成电路制造技术的不断进步，性能不断提升的同时也伴随着器件小型化和微型化的进程。电容器是集成电路中的重要组成单元，广泛运用于存储器，微波，射频，智能卡，高压和滤波等芯片中，具体用途有带通滤波器，锁相环，动态随机存储器等等。
目前集成电容的形式主要有多晶硅-绝缘体-多晶硅(PIP，Polysilicon-Insulator-Polysilicon)、金属-绝缘体-硅(MIS，Metal-Insulator-Silicon)和金属-绝缘体-金属(MIM，Metal-Insulator-Metal)等。其中，由于MIM电容器对晶体管的干扰最小，可以提供较好的线性度(Linearity)和对称度(Symmetry)，并具有高容量、低电阻率和工作电压稳定等优点，因此得到更加广泛的应用，特别是电源管理的产品。
由于MIM电容器的面积较大，而且上下极板之间距离很近，介电层很薄，在对层间介电层执行化学机械研磨的的过程中，MIM结构一旦被研磨液的结晶颗粒划伤，在应力作用下很容易造成上下极板的短路，进而造成芯片的失效。
因此，为了解决上述问题，有必要提出一种新的半导体器件的制造方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种半导体器件，包括：
基底；
在所述基底上由下至上依次层叠的下极板、电介质层、上极板和缓冲层。
示例性地，所述缓冲层中形成有孔洞。
示例性地，所述孔洞在所述缓冲层中交错排列。
示例性地，所述孔洞的深度小于所述缓冲层的厚度。
示例性地，所述缓冲层与所述上极板之间形成有绝缘层。
示例性地，所述缓冲层与所述上极板在竖直方向上重叠。
示例性地，还包括覆盖所述缓冲层的介质层，所述孔洞中填充有所述介质层。
示例性地，所述介质层中形成有与所述下极板接触的第一导电插塞和与所述上极板接触的第二导电插塞，其中所述第二导电插塞贯穿所述缓冲层。
本发明还提供一种半导体器件的制造方法，包括：
提供基底；
在所述基底上由下至上依次形成下极板、电介质层、上极板和缓冲层。
示例性地，还包括在所述缓冲层中形成孔洞的步骤。
示例性地，所述孔洞在所述缓冲层中交错排列。
示例性地，所述孔洞的深度小于所述缓冲层的厚度。
示例性地，使用同一掩膜图案化所述缓冲层和所述上极板。
示例性地，所述缓冲层与所述上极板之间形成有绝缘层。
示例性地，还包括形成覆盖所述缓冲层的介质层，所述介质层填充所述孔洞。
示例性地，还包括在所述介质层中形成与所述下极板接触的第一导电插塞和与所述上极板接触的第二导电插塞的步骤，其中所述第二导电插塞贯穿所述缓冲层。
本发明提供的半导体器件及其制造方法，通过更改MIM电容器上极板的结构而提升了对划痕应力的容忍度，从而大大降低结晶颗粒产生的划痕对产品的杀伤力，提高了产品的良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1B为本发明一个实施方式所提供的半导体器件的结构示意图；
图2为根据本发明一个实施方式的半导体器件的制造方法的工艺流程图；
图3A-图3H为根据本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
由于MIM电容器对晶体管的干扰最小，可以提供较好的线性度(Linearity)和对称度(Symmetry)，并具有高容量、低电阻率和工作电压稳定等优点，因此得到更加广泛的应用，特别是电源管理的产品。然而，由于MIM电容器的面积较大，而且上下极板之间距离很近，介电层很薄，在对层间介电层执行化学机械研磨的的过程中，MIM结构一旦被研磨液的结晶颗粒划伤，在应力作用下很容易造成上下极板的短路，进而造成芯片的失效。
研磨液结晶颗粒形成的原因很复杂，在实际生产中很难避免。由于MIM结构的特殊性，产品受到结晶颗粒的影响也最大。当前多是通过严格控制生产制程、缩短研磨垫等材料的使用周期以及加大对晶圆缺陷的检查范围等方法控制划痕对产品的影响，如此一来不仅增加了很大的生产负担，而且研磨液结晶颗粒并不能从根本上避免，所以这些改进措施对MIM电容器产品良率的提高影响不大。
针对上述问题，本发明提供一种半导体器件及其制造方法，所述半导体器件包括：
基底；
在所述基底上由下至上依次层叠的下极板、电介质层、上极板和缓冲层。
所述缓冲层中形成有孔洞。所述孔洞在所述缓冲层中交错排列。所述孔洞的深度小于所述缓冲层的厚度。
所述缓冲层与所述上极板之间形成有绝缘层。
所述缓冲层与所述上极板在竖直方向上重叠。
还包括覆盖所述缓冲层的介质层，所述孔洞中填充有所述介质层。
所述介质层中形成有与所述下极板接触的第一导电插塞和与所述上极板接触的第二导电插塞，其中所述第二导电插塞贯穿所述缓冲层。
本发明提供的半导体器件及其制造方法，通过更改MIM电容器上极板的结构而提升了对划痕应力的容忍度，从而大大降低结晶颗粒产生的划痕对产品的杀伤力，提高了产品的良率。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。[示例性实施例一]
下面将参照图1A-图1B，对本发明一实施方式的半导体器件做详细描述。其中，图1A为所述半导体器件的侧视图，图1B为所述半导体器件的俯视图。
如图1A所示，所述半导体器件包括：基底100；在所述基底100上由下至上依次层叠的下极板101、电介质层102、上极板103和缓冲层105。其共同构成MIM电容器结构。
具体地，基底100可以是半导体衬底、半导体器件的IMD(金属层间介电层)、也可以是其他材料的基底。并且，基底100可以为平面，也可以在该基底100上的预定区域内形成凹槽。本实施例对基底100的形状、结构、材料等，并不进行限定。
在一个实施例中，基底100为IMD(金属层间介电层)，下极板101与其下方的金属层通过位于IMD中的接触孔相连(未示出)。所述IMD的材料例如为低K材料、超低K材料或氧化物等。在另一个实施例中，基底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。基底中还形成有各种阱(well)结构，为了简化，图示中予以省略。所述基底100上还可以形成有有源器件或者无源器件，所述有源器件以及无源器件的种类以及形成方法在此不再赘述。
所述基底100上形成有下极板101。其中，下极板101的材料可以为任何适合的金属材料，例如可选自铝、铜或其组合。可采用本领域技术人员所熟知的任何方法进行下极板材料的沉积，例如化学气相沉积法(CVD)、物理气相沉积(PVD)、原子层沉积等方法，本实施例中，较佳地使用物理气相沉积形成所述下极板101。
其中，下极板金属101的形状可以为圆形、菱形、矩形或者其他任意形状。优选的，下极板金属101的形状为矩形。可根据实际工艺设定形成的下极板101的厚度，示例性地，所述下极板101的厚度可以为1000埃-6000埃。
所述下极板101上形成有电介质层102。所述电介质层102的材料可以是氧化硅、氮化硅或氮氧化硅中的至少一种，优选氧化硅。所述电介质层102的材料较佳地可选用高K介电材料，以提高MIM电容器的电容密度。所述电介质层的厚度为35nm-40nm，该数值仅作为示例，可根据具体的需求进行合适的调整。
所述电介质层102上形成有上极板103，所述上极板103的材料为铝、钽、氮化钽、钛、氮化钛中的至少一种。可通过任何适合的沉积方法形成该上极板103，本实施例中，所述上极板103的沉积方法是物理气相沉积，优选物理气相沉积中的溅射法。
所述上极板103上形成有缓冲层105，所述缓冲层105可以缓冲来自上层介质层的划痕压力，避免在应力作用下造成上下极板的短路。在本实施例中，在同一次刻蚀工艺中图案化所述缓冲层105与所述上极板103，因此所述上极板103的图案与所述缓冲层105相同，即所述缓冲层105与所述上极板103在竖直方向(即垂直于基底的方向)上重叠。所述下电极板101的面积大于所述所述缓冲层105及所述上极板103的面积。
所述缓冲层的材料为铝、钽、氮化钽、钛、氮化钛中的至少一种。在本实施例中，所述缓冲层105的材料与所述上极板103的材料相同。可采用本领域技术人员熟知的任何方法形成所述缓冲层105，例如化学气相沉积、物理气相沉积、磁控溅射等方法。在本实施例中，所述缓冲层105与所述上极板103之间还形成有绝缘层104。
根据电容公式C＝εs/4πkd(其中ε,k都是常数，d代表极板间的距离，s为极板的正对面积)可知，电容器电容值的大小与极板的厚度没有直接的关系，而且依据布拉克方程式，极板厚度增加时反而能够延长其使用寿命，对可靠性也有一定的提高。
所述缓冲层105中形成有孔洞106。较佳地，如图1B所示，所述孔洞106交错排列于所述缓冲层105中，并填充有介质层107，主要用于释放及分散缓冲层105的受力。较佳地，所述孔洞106的深度小于所述缓冲层105的厚度，即所述孔洞106不与所述上极板103接触，从而避免通过孔洞106将应力传递至上极板103，确保缓冲层105对应力的缓冲作用。同时，交错排列的孔洞106有助于避免出现应力集中，保证应力的均匀分布。
所述缓冲层105上覆盖有介质层107。所述介质层107还填充于所述缓冲层105的孔洞中，以释放和分散缓冲层的受力。所述介质层107的材料可以为氧化硅，所述介质层107的材料也可以为低K材料或超低K材料。当所述介质层107的材料为低K材料(介电系数大于等于2.5，小于3.9)或超低K材料(介电系数小于2.5)时，能够降低MIM电容的寄生电容。本实施例中，所述介质层107的材料为氧化硅。
所述介质层107中形成有第一导电插塞108和第二导电插塞109。所述第一导电插塞108与下极板101接触，所述第二导电插塞109贯穿所述缓冲层105，并与上极板103及缓冲层105接触，从而使得缓冲层105和上极板103连接为一个整体。所述第一导电插塞108和第二导电插塞109的材料优选为金属材料，例如Cu、W或Al。在本发明的实施例中，所述第一导电插塞108和第二导电插塞109的材料均为W。
本发明提供的半导体器件，通过更改MIM电容器上极板的结构而提升了对划痕应力的容忍度，从而大大降低结晶颗粒产生的划痕对产品的杀伤力，提高了产品的良率。
[示例性实施例二]
下面将参照图2以及图3A～图3H，对本发明一实施方式的半导体器件的制造方法做详细描述。
首先，执行步骤301，如图3A所示，提供基底300。
在本实施例中，基底300可以是半导体衬底、半导体器件的IMD(金属层间介电层)、也可以是其他材料的基底。并且，基底300可以为平面，也可以在该基底300上的预定区域内形成凹槽。本发明实施例对基底300的形状、结构、材料等，并不进行限定。
在一个实施例中，基底300为IMD(金属层间介电层)，下极板金属201与其下方的金属层通过位于IMD中的接触孔相连(未示出)。所述IMD的材料例如为低K材料、超低K材料或氧化物等。在另一个实施例中，基底300的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，基底300的构成材料选用单晶硅。基底中还形成有各种阱(well)结构，为了简化，图示中予以省略。所述基底300上还可以形成有有源器件或者无源器件，所述有源器件以及无源器件的种类以及形成方法在此不再赘述。
接着，执行步骤302，在所述基底300上由下至上依次形成下极板301、绝缘层302和顶部电极层303。
具体地，首先，在所述基底300上形成下极板301。其中，下极板301的材料可以为任何适合的金属材料，例如可选自铝、铜或其组合。下极板301的形状可以为圆形、菱形、矩形或者其他任意形状。优选的，下极板金属201的形状为矩形。可采用本领域技术人员所熟知的任何方法进行下极板的沉积，例如化学气相沉积法(CVD)、物理气相沉积(PVD)、原子层沉积等方法，本实施例中，较佳地使用物理气相沉积形成所述下极板301。
可根据实际工艺设定形成的下极板301的厚度，示例性地，所述下极板301的厚度可以为1000埃-6000埃。
接着，在下极板301上沉积形成电介质层302。所述电介质层302的材料可以是氧化硅、氮化硅或氮氧化硅中的至少一种，优选氧化硅。所述电介质层302的材料较佳地可选用高K介电材料，以提高MIM电容器的电容密度。所述电介质层302的形成工艺是化学气相沉积、原子层沉积或溅射，优选化学气相沉积中的等离子增强化学气相沉积方法。如通过等离子体增强化学气相沉积方法沉积氧化硅时的反应气体为硅烷(SiH4)和氧气(O2)，硅烷的流量为30sccm-200sccm，氧气的流量为40sccm-300sccm，低频功率为2000W-6000W，高频功率为500W-3000W，腔室压力为2mTorr-50mTorr。该沉积条件仅是示例性的，本领域的技术人员可采用熟知的任何工艺条件进行沉积。所述电介质层的厚度为35nm-40nm，该数值仅作为示例，可根据具体的需求进行合适的调整。
之后，在电介质层302上沉积形成上极板303，所述上极板303的材料为铝、钽、氮化钽、钛、氮化钛中的至少一种。可通过任何适合的沉积方法形成该上极板303，本实施例中，所述上极板303的沉积方法是物理气相沉积，优选物理气相沉积中的溅射法，溅射条件例如为：溅射功率为10000-12000W，压力为2mTorr-6mTorr，温度为250℃-280℃。示例性地，上极板303的厚度可以为500埃-3000埃。其中，在下极板301和上极板303的沉积过程中，可适当降低其脱气温度，来改善膜层的表面粗糙度。
接着，在所述上极板303上形成缓冲层305，所述缓冲层可以缓冲来自上层IMD的划痕压力。所述缓冲层的材料为铝、钽、氮化钽、钛、氮化钛中的至少一种。在本实施例中，所述缓冲层305的材料与所述上极板的材料相同。可采用本领域技术人员熟知的任何方法形成所述缓冲层305，例如化学气相沉积、物理气相沉积、磁控溅射等方法。
根据电容公式C＝εs/4πkd(其中ε,k都是常数，d代表极板间的距离，s为极板的正对面积)可知，电容器电容值的大小与极板的厚度没有直接的关系，而且依据布拉克方程式，极板厚度增加时反而能够延长其使用寿命，对可靠性也有一定的提高。
在本实施例中，所述缓冲层305与所述上极板303之间还形成有绝缘层304。
接着，如图3C所示，在所述缓冲层上形成图案化的掩膜层306，并以所述图案化的掩膜层306为掩膜依次刻蚀所述缓冲层305及所述上极板303。
在本实施例中，所述图案化的掩膜层306为图案化的光刻胶层。所述刻蚀工艺为干法刻蚀工艺。示例性地，所述干法刻蚀工艺为等离子体刻蚀，以得到较好的刻蚀选择性和较高的各向异性。等离子体刻蚀工艺的工艺参数为：刻蚀气体包括Ar、O2、CaFb和CxHyFz气体，其中，Ar流量为0-500sccm，O2流量为0-500sccm，CaFb流量为0-500sccm，CxHyFz流量为0-500sccm，刻蚀腔室压强为10mTorr-100mTorr，温度为-20℃-200℃，源功率为100W-1000W，偏置功率为0-500W。当然，还可采用本领域技术人员熟知的任何刻蚀工艺进行刻蚀。刻蚀后，所述下电极板的面积比所述所述缓冲层305及所述上极板303的面积大。所述上极板303的图案与所述缓冲层305相同，即所述上极板303与所述缓冲层305在竖直方向上重叠。
接着，在所述缓冲层305中形成孔洞308。较佳地，所述孔洞308交错排列于所述缓冲层305中，并在后续的IMD制程中填充相同的材质，主要用于释放及分散缓冲层305的受力。形成交错排列的孔洞308有助于避免出现应力集中，保证应力的均匀分布。具体地，首先如图3D所示，在所述缓冲层305上形成图案化的掩膜层307，所述图案化的掩膜层307的图案定义所述孔洞308的位置。接着，如图3E所示，以所述图案化的掩膜层307为掩膜刻蚀所述缓冲层305，以在所述缓冲层305中形成若干交错排列的孔洞308，所述孔洞308的深度小于所述缓冲层305的厚度，从而避免通过孔洞308将应力传递至上极板303。
接着，如图3F所示，在所述缓冲层305上形成介质层309。所述介质层填充于所述缓冲层305的孔洞308中，以释放和分散缓冲层305的受力。所述介质层309的材料可以为氧化硅，所述介质层309的材料也可以为低K材料或超低K材料。当所述介质层309的材料为低K材料(介电系数大于等于2.5，小于3.9)或超低K材料(介电系数小于2.5)时，能够降低MIM电容的寄生电容。本实施例中，所述介质层309的材料为氧化硅。
形成介质层309的工艺为沉积工艺，如等离子体化学气相沉积工艺或原子层沉积工艺。平坦化所述介质层309的工艺为化学机械研磨工艺。平坦化所述介质层309后，位于缓冲层305上的介质层309的厚度需要选择合适的范围。若位介质层309的厚度过小，则所形成的MIM电容的寄生电容过大；若介质层309的厚度过大，则半导体器件的制作工艺过高。在本实施例中，所述缓冲层305上的介质层309的厚度选择为12000埃-50000埃。
接着，如图3G所示，在所述介质层中形成暴露所述下极板301接触的第一接触孔和暴露所述上极板303的第二接触孔，其中所述第二接触孔贯穿所述缓冲层305，使缓冲层305和上极板303连接为一个整体。
具体的，在所述介质层309表面形成图案化的掩膜层310，所述图案化的掩膜层310的开口定义第一接触孔和第二接触孔的位置；以所述图案化的光刻胶为掩膜，采用各向异性的干法刻蚀工艺进行刻蚀，形成第一接触孔与第二接触孔。所述第一接触孔贯穿电介质层302并停止在下极板301顶部；所述第二接触孔贯穿缓冲层305并停在上极板的顶部，从而使得缓冲层305和上极板303连接为一个整体。示例性地，当介质层309的材料为氧化硅时，所述干法刻蚀的工艺参数为：采用的气体为C4F8、O2和Ar的混合气体，C4F8的流量为10sccm-100sccm，O2的流量为1sccm-20sccm，Ar的流量为50sccm-400sccm，源射频功率为1200W-1800W。
最后，如图3H所示，向所述第一接触孔和第二接触孔内填充导电材料，形成第一导电插塞311和第二导电插塞312。所形成的第一导电插塞311与下极板301接触，第二导电插塞312与上极板303及缓冲层305接触。所述导电材料优选为金属材料，例如Cu、W或Al。在本发明的实施例中，所述第一接触孔和第二接触孔内填充的材料均为W。具体地，首先沉积填充第一接触孔与第二接触孔的导电材料，接着执行化学机械研磨工艺，以去除第一接触孔与第二接触孔外多余的导电材料，从而分别形成第一导电插塞311和第二导电插塞312。
至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。可以理解的是，本实施例半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。
本发明提供的半导体器件的制造方法，通过更改MIM电容器上极板的结构而提升了对划痕应力的容忍度，从而大大降低结晶颗粒产生的划痕对产品的杀伤力，提高了产品的良率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (16)

1.一种半导体器件，其特征在于，所述半导体器件包括：
基底；
在所述基底上由下至上依次层叠的下极板、电介质层、上极板和缓冲层。
2.根据权利要求1所述的半导体器件，其特征在于，所述缓冲层中形成有孔洞。
3.根据权利要求2所述的半导体器件，其特征在于，所述孔洞在所述缓冲层中交错排列。
4.根据权利要求2所述的半导体器件，其特征在于，所述孔洞的深度小于所述缓冲层的厚度。
5.根据权利要求1所述的半导体器件，其特征在于，所述缓冲层与所述上极板之间形成有绝缘层。
6.根据权利要求1所述的半导体器件，其特征在于，所述缓冲层与所述上极板在竖直方向上重叠。
7.根据权利要求2所述的半导体器件，其特征在于，还包括覆盖所述缓冲层的介质层，所述孔洞中填充有所述介质层。
8.根据权利要求7所述的半导体器件，其特征在于，所述介质层中形成有与所述下极板接触的第一导电插塞和与所述上极板接触的第二导电插塞，其中所述第二导电插塞贯穿所述缓冲层。
9.一种半导体器件的制造方法，其特征在于，包括：
提供基底；
在所述基底上由下至上依次形成下极板、电介质层、上极板和缓冲层。
10.根据权利要求9所述的制造方法，其特征在于，还包括在所述缓冲层中形成孔洞的步骤。
11.根据权利要求10所述的制造方法，其特征在于，所述孔洞在所述缓冲层中交错排列。
12.根据权利要求10所述的制造方法，其特征在于，所述孔洞的深度小于所述缓冲层的厚度。
13.根据权利要求9所述的制造方法，其特征在于，使用同一掩膜图案化所述缓冲层和所述上极板。
14.根据权利要求9所述的制造方法，其特征在于，所述缓冲层与所述上极板之间形成有绝缘层。
15.根据权利要求10所述的制造方法，其特征在于，还包括形成覆盖所述缓冲层的介质层，所述介质层填充所述孔洞。
16.根据权利要求15所述的制造方法，其特征在于，还包括在所述介质层中形成与所述下极板接触的第一导电插塞和与所述上极板接触的第二导电插塞的步骤，其中所述第二导电插塞贯穿所述缓冲层。
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