CN112201643B - 一种半导体器件及形成方法 - Google Patents

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Abstract

本发明实施例提供了一种半导体器件及形成方法。在本发明实施例中，在半导体器件的上层金属层上形成高强度的平坦化保护层，平坦化保护层在应力作用下，不易形成裂纹，在平坦化保护层上方的金属间隔离层中出现裂纹时，能够避免裂纹向下扩大延伸，由此，可以保护在平坦化保护层下方的结构，从而避免对平坦化保护层下方的结构的破坏，能够提高半导体器件的可靠性。

Description

一种半导体器件及形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及形成方法。
背景技术
随着半导体制造工艺的不断发展，半导体器件的集成度越来越高，半导体器件的特征尺寸也逐渐缩小。然而，半导体器件的可靠性还需要提高。
发明内容
有鉴于此，本发明实施例提供了一种半导体器件及形成方法，能够提高半导体器件的可靠性。
第一方面，本发明实施例提供的半导体器件的形成方法包括：
提供半导体衬底，所述半导体衬底包括依次叠置的底层金属层、绝缘层以及上层金属层；
在所述上层金属层上形成平坦化保护层，所述平坦化保护层至少包括第一材料层，所述第一材料层的材质为氮化钽或氮化钛；
在所述平坦化保护层上形成图案化的第一光刻胶层；
刻蚀未被第一光刻胶层覆盖的区域的所述平坦化保护层以及所述上层金属层，以形成多个分立的上极板，其中，所述平坦化保护层在所述上极板的上方，用于保护所述上极板；
形成覆盖所述上极板、所述平坦化保护层和所述绝缘层的金属间隔离层；
形成第一导电结构和第二导电结构，所述第一导电结构在所述上极板上方与所述上极板电连接，所述第二导电结构在所述上极板的一侧与所述底层金属层电连接。
进一步地，所述平坦化保护层包括依次叠置的第二材料层和第一材料层。
进一步地，所述第二材料层的材质为二氧化硅。
进一步地，所述形成覆盖所述上极板、所述平坦化保护层和所述绝缘层的金属间隔离层包括：
形成覆盖所述上极板、所述平坦化保护层和所述绝缘层的金属间隔离材料层；
采用化学机械研磨工艺平坦化所述金属间隔离材料层，以形成金属间隔离层。
进一步地，所述形成第一导电结构和第二导电结构包括：
在所述金属间隔离层上形成图案化的第二光刻胶层；
刻蚀未被第二光刻胶层覆盖的区域的所述金属间隔离层和所述平坦化保护层，以同时形成多个露出所述上极板的第一通孔和多个露出所述底层金属层的第二通孔；
在所述第一通孔和所述第二通孔中形成导电材料。
进一步地，采用干法刻蚀工艺刻蚀所述金属间隔离层和所述平坦化保护层。
进一步地，所述干法刻蚀工艺的工艺参数关联于所述第一材料层和上极板的厚度和材质。
另一方面，本发明实施例提供一种半导体器件，所述半导体器件包括：
半导体衬底，所述半导体衬底包括依次叠置的底层金属层、绝缘层以及上层金属层；
上极板，形成在所述绝缘层上；
平坦化保护层，所述平坦化保护层至少包括第一材料层，所述第一材料层的材质为氮化钽或氮化钛；所述平坦化保护层在所述上极板的上方，用于保护所述上极板；
金属间隔离层，所述金属间隔离层覆盖所述上极板、所述平坦化保护层以及所述绝缘层；
第一导电结构，形成在所述上极板上方的所述金属间隔离层中，与所述上极板形成电连接；以及
第二导电结构，形成在所述上极板一侧的所述金属间隔离层中，与所述底层金属层电连接。
进一步地，所述平坦化保护层包括依次叠置的第二材料层和第一材料层。
进一步地，所述第二材料层的材质为二氧化硅。
在本发明实施例中，在所述上层金属层上形成高强度的平坦化保护层，平坦化保护层在应力作用下，不易形成裂纹，在平坦化保护层上方的金属间隔离层中出现裂纹时，能够避免裂纹向下扩大延伸，以保护在平坦化保护层下方的结构，从而避免对平坦化保护层下方的结构的破坏，能够提高半导体器件的可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1是MIM电容的截面示意图；
图2-图5是对比例的半导体器件的形成方法的各步骤形成的结构的示意图；
图6是对比例在平坦化金属间隔离材料层后所形成结构的显微照片；
图7是本发明实施例的半导体器件的形成方法的流程图；
图8-图17是本发明实施例的半导体器件的形成方法的各步骤形成的结构的示意图；
图18-图19是本发明实施例的半导体器件的示意图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。在本发明的描述中，除非另有说明，“多层”的含义是两层或两层以上。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间关系术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间关系术语旨在概括除附图所示取向之外器件在使用或操作中的器件的不同取向。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示范性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，这里所用的空间关系描述符被相应地解释。
半导体器件是导电性介于良导电体与绝缘体之间，利用半导体材料特殊电特性来完成特定功能的电子器件，可用来产生、控制、接收、变换、放大信号和进行能量转换。现有常用的半导体器件包括电容，电容是集成电路工艺中常用的电子元器件，其可以被广泛地应用于耦合器、滤波器及振荡器等电路当中。
现有的集成电路电容中，金属-绝缘体-金属型(Metal-Insulator-Metal，MIM)电容逐渐成为了集成电路中的主流。MIM电容的结构被广泛应用于各种技术节点的半导体产品中，特别是电源管理的产品。原因在于，其通常制作在金属互连层中，既与集成电路工艺相兼容，又与衬底距离较远，具有低电阻率、低的寄生电容以及与现有集成电路工艺兼容性好等优点。
图1是MIM的电容的截面示意图。如图1所示，MIM电容包括上极板1、下极板2、位于上极板1和下极板2之间的绝缘层3，以及分别与上极板1和下极板2电连接的导电结构4。
具体地，所述上极板1和所述下极板2分别为金属。绝缘层3为绝缘材料，可选地，绝缘层3可以是二氧化硅或氮化硅等。
图2-图4是对比例的半导体器件的形成方法的各步骤形成的结构的示意图。对比例的半导体器件的形成方法包括如下步骤：
步骤S10、提供半导体衬底。所述半导体衬底包括依次叠置的介质层、下极板、绝缘层以及上层金属层。
步骤S20、图案化所述上层金属层。以形成多个分立的上极板。
步骤S30、形成覆盖所述上极板和所述绝缘层的金属间隔离层(Inter MetalDielectric，IMD)。
步骤S40、形成分别与上极板和下极板电连接的导电结构。
如图2所示，在步骤S10中，提供半导体衬底。所述半导体衬底包括依次叠置的介质层5、下极板2、绝缘层3以及上层金属层1a。
具体地，所述介质层5为绝缘材料，使得下极板2与半导体衬底中的其他结构电绝缘。所述上层金属层1a和所述下极板2分别为金属。绝缘层3为绝缘材料，可选地，绝缘层3可以是二氧化硅或氮化硅等。
图4是所形成结构的俯视图。图3是图4沿XX线的剖视图。如图3和图4所示，在步骤S20中，图案化所述上层金属层1a。以形成多个分立的上极板1。
具体地，采用等离子体刻蚀(Plasma Etch，PE)工艺刻蚀所述上层金属层1a，形成如图4所示的多个阵列排列的上极板1。
如图5所示，在步骤S30中，形成覆盖所述上极板1和所述绝缘层3的金属间隔离层6。
具体地，所述金属间隔离层6的材质为绝缘材料，具体可以是二氧化硅或氮化硅等。可以采用化学气相沉积的方法在所述上极板1和所述绝缘层3上沉积金属间隔离材料层。然后采用化学机械研磨(Chemical Mechanical Polish，CMP)工艺使金属间隔离材料层平坦化。
随着制程技术的升级、导线与栅极尺寸的缩小，光刻(Lithography)技术对平坦程度的要求越来越高。因此，平坦化金属间隔离材料层能够提高后续形成导电结构的精度。
然而，如图6所示，由于MIM电容的面积较大，而且上极板1和下极板2之间距离很近，绝缘层3很薄，在化学机械研磨的过程中MIM电容的金属间隔离层6一旦被研磨液的结晶颗粒划伤，在应力作用下很容易造成上极板1和下极板2之间短路，进而造成半导体器件的失效，使半导体器件的可靠性降低。
在步骤S40中，形成分别与上极板1和下极板2电连接的导电结构。
并在后续工艺中形成金属互连结构等，以形成完整的半导体器件。
现有的避免平坦化造成的半导体器件失效的方法，主要是通过严格控制生产制程、缩短研磨垫等材料的使用周期以及加大对缺陷检查范围等，以控制划痕对产品的影响。这样不仅增加了很大的生产负担，而且研磨液结晶颗粒并不能从根本上避免，所以这些改进措施对MIM产品良率的提高影响不大。
有鉴于此，为了提高半导体器件的可靠性。本发明实施例提供了一种半导体器件的形成方法。在本发明实施例中，以形成MIM电容为例进行说明，应理解，本发明实施例也可用于形成其他半导体器件。图7是本发明实施例的半导体器件的形成方法的流程图。如图7所示，本发明实施例的半导体器件的形成方法包括如下步骤：
步骤S100、提供半导体衬底。所述半导体衬底包括依次叠置的底层金属层、绝缘层以及上层金属层。
步骤S200、在所述上层金属层上形成平坦化保护层。其中，所述平坦化保护层至少包括第一材料层，所述第一材料层的材质为氮化钽或氮化钛。
步骤S300、在所述平坦化保护层上形成图案化的第一光刻胶层。
步骤S400、刻蚀未被第一光刻胶层覆盖的区域的所述平坦化保护层以及所述上层金属层，以形成多个分立的上极板。其中，所述平坦化保护层在所述上极板的上方，用于保护所述上极板。
步骤S500、形成覆盖所述上极板、所述平坦化保护层和所述绝缘层的金属间隔离层。
步骤S600、形成第一导电结构和第二导电结构。其中，所述第一导电结构在所述上极板上方与所述上极板电连接，所述第二导电结构在所述上极板的一侧与所述底层金属层电连接。
图8-图15是本发明实施例的半导体器件的形成方法的各步骤形成的结构的示意图。如图8所示，在步骤S100中，提供半导体衬底10。所述半导体衬底10上形成有依次叠置的底层金属层20、绝缘层30以及上层金属层40。在步骤S100中提供的半导体衬底10可为硅单晶衬底、锗单晶衬底或硅锗单晶衬底。可替换地，半导体衬底10还可为绝缘体上硅(SOI)衬底、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)、绝缘体上锗(GeOI)、硅上外延层结构的衬底、化合物半导体衬底或合金半导体衬底。所述化合物半导体衬底包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或镝化铟，所述合金半导体衬底包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或者它们的组合，所述SOI衬底包括设置在绝缘材料层上的半导体层(例如硅层、锗硅层、碳硅层或锗层)，所述绝缘材料层保护设置在半导体层上的晶体管。在所述半导体衬底表面还可以形成若干外延界面层或应变层等结构以提高半导体器件的电学性能。
具体地，所述底层金属层20作为MIM电容的下极板。上层金属层40用于在后续工艺中形成MIM电容的上极板。
底层金属层20和上层金属层40的材料可以是铜或铝等金属材料，也可以是氮化金属，所述的氮化金属可以为钛(Ti)、钒(V)、锆(Zr)、钽(Ta)等金属的氮化物。上层金属层40或底层金属层20还可以为钽膜、氮化钽膜、钛膜或氮化钛膜中的一种或者几种构成的复合多层结构。由于氮化金属的化学性质稳定，具有耐化学腐蚀、耐高温等特点，而为了缩小电容的体积，底层金属层20和上层金属层40之间的绝缘层30很薄，因此选用氮化金属作为底层金属层20和上层金属层40，可以避免底层金属层20和上层金属层40的原子扩散而引起短路。同时，在集成电路工艺中常用的一些金属中，金属钽和钛的杨氏模量比较小，能够改善半导体衬底10与底层金属层20间的表面态及应力，也不会产生较大的应力，不至于会诱发半导体衬底10内部缺陷导致漏电。进一步地，所述上层金属层40的厚度约为200nm。
绝缘层30可以为金属氧化物、半导体氧化物或三元金属酸盐等绝缘材料。例如，绝缘层30的材料可以包括二氧化硅(SiO2)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化锰(MnO)、氧化钴(CoO)、氧化锌(ZnO)、氧化锆(ZrO2)、氧化铌(NbO)、氧化钼(MoO3)、氧化铪(HfO2)、氧化钽(Ta2O5)、氧化钨(WO3)、钛酸锶(SrTiO3)、钛酸钯(BaTiO3)中的一种或多种。第二介质层可以优选采用高K介电材料，例如氧化锆(ZrO2)、氧化铝(Al2O3)或氧化铪(HfO2)等。选用高K介电材料作为绝缘层30，是由于高K介电材料可以具有更好的绝缘效果，可以在较小的厚度下保证电容不会产生比较大的漏电流，能够减小电容的尺寸，同时确保电容的可靠性。
如图9所示，在步骤S200中，在所述上层金属层40上形成平坦化保护层50。其中，所述平坦化保护层50至少包括第一材料层51，所述第一材料层51的材质为氮化钽或氮化钛；
所述平坦化保护层50与后续形成的金属间隔离层的材料不同，具有强度大的特点，所述平坦化保护层50用于提升半导体器件对划痕应力的容忍度，从而大大降低结晶颗粒产生的划痕对平坦化保护层50下方的结构的破坏，能够提高半导体器件的良率。
在一种可选的实现方式中，所述平坦化保护层50包括第一材料层51。第一材料层51具有硬度大，熔点高，阻挡性强，化学性质稳定等特点，能够阻止后续化学机械研磨工艺过程中形成的应力断裂向下扩散。进一步地，所述第一材料层51的材质为氮化钛或氮化钽。
在另一种可选的实现方式中，所述平坦化保护层50包括依次叠置的第二材料层52和第一材料层51。所述第二材料层52的材质可以为二氧化硅。
在第一材料层51和上层金属层40之间形成第二材料层52。第二材料层52的材质和上层金属层40具有较好的结合性能，应力较低。同时，第二材料层52和第一材料层51也具有良好的结合性能，能够避免第一材料层51形成在上层金属层40上由于表面应力过大而导致结合性能差，进而避免第一材料层51脱落或者开裂。因此，在本实施例中，采用依次叠置的第二材料层52和第一材料层51形成平坦化保护层50，能够提高半导体器件的可靠性。
同时，为避免在形成平坦化保护层50的过程中引入额外的应力，且为减小半导体器件的体积，提高半导体器件的集成度。所述第一材料层的厚度为100nm，所述第二材料层的厚度为50nm。
具体地，可以采用本领域技术人员所知的任何技术形成所述平坦化保护层50。如采用化学气相沉积法(Chemical Vapor Deposition，CVD)，例如低温化学气相沉积(LowTemperature Chemical Vapor Deposition，LTCVD)、低压化学气相沉积(Low PressureChemical Vapor Deposition，LPCVD)、快热化学气相沉积(Rapid Thermo Chemical VaporDeposition，RTCVD)、原子层沉积(Atomics Layer Deposition，ALD)工艺、离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)等。
如图10所示，在步骤S300中，在所述平坦化保护层上形成图案化的第一光刻胶层。
具体地，在所述平坦化保护层50上涂覆光刻胶，然后固化特定区域的光刻胶，以形成图案化的第一光刻胶层60。进一步地，可以采用光掩膜，将特定区域的光刻胶曝光固化。
如图11所示，在步骤S400中，刻蚀未被第一光刻胶层60覆盖的区域的所述平坦化保护层50以及所述上层金属层40，以形成多个分立的上极板41，其中，所述平坦化保护层50在所述上极板41的上方，用于保护所述上极板41。
具体地，可以采用干法刻蚀工艺刻蚀所述平坦化保护层50以及所述上层金属层40。进一步地，采用等离子体刻蚀工艺刻蚀所述平坦化保护层50。在刻蚀完成后，去除所述第一光刻胶层60。
具体地，所述平坦化保护层50和所述上极板41的形状大小基本相同。进一步地，所述上极板41约为边长为3000-4000nm的正方形。相邻所述上极板41的间隔约为1200nm。
如图12所示，在步骤S500中，形成覆盖所述上极板41、所述平坦化保护层50和所述绝缘层30的金属间隔离层70。
具体地，所述金属间隔离层70与所述绝缘层30具有较好的结合性能，两者之间不会形成较大的应力而影响半导体器件的可靠性。同时，所述金属间隔离层70的材质和所述第二材料层52也具有较好的结合性能。进一步地，所述金属间隔离层70和所述第二材料层52的材质相同，可以使所述金属间隔离层70和所述第二材料层52的应力较小。进一步地，所述金属间隔离层70的材质为二氧化硅。
具体地，所述形成覆盖所述上极板、所述平坦化保护层和所述绝缘层的金属间隔离层包括如下步骤：
步骤S501、形成覆盖所述上极板、所述平坦化保护层和所述绝缘层的金属间隔离材料层。
步骤S502、采用化学机械研磨工艺平坦化所述金属间隔离材料层，以形成金属间隔离层。
在一种可选的实现方式中，先采用化学气相沉积法沉积二氧化硅以形成覆盖所述上极板41、所述平坦化保护层50和所述绝缘层30的金属间隔离材料层。然后采用化学机械研磨工艺平坦化所述金属间隔离材料层，以形成金属间隔离层70。进一步地，所述金属间隔离层70的厚度，即金属间隔离层70的上表面到绝缘层上表面的距离约为600nm。
平坦化所述金属间隔离材料层，可以使后续工艺中，形成导电结构的精度提高。
在化学机械研磨的过程中MIM电容的金属间隔离层70如果被研磨液的结晶颗粒划伤，在应力作用下形成的裂纹向下扩散，到达平坦化保护层50时，由于平坦化保护层50具有硬度大，熔点高，阻挡性强，化学性质稳定等特点，能够有效阻挡裂纹继续向下扩散，从而避免半导体器件失效，提高半导体器件的良率。
如图13-图15所示，在步骤S600中，形成第一导电结构81和第二导电结构82，所述第一导电结构81在所述上极板41上方与所述上极板41电连接，所述第二导电结构82在所述上极板41的一侧与所述底层金属层20电连接。
具体地，所述形成第一导电结构和第二导电结构包括如下步骤：
步骤S601、在所述金属间隔离层上形成图案化的第二光刻胶层。
步骤S602、刻蚀未被第二光刻胶层覆盖的区域的所述金属间隔离层和所述平坦化保护层，以形成多个露出所述上极板的第一通孔和多个露出所述底层金属层的第二通孔。
步骤S603、在所述第一通孔和所述第二通孔中形成导电材料。
如图13所示，在步骤S601中，在所述金属间隔离层70上形成图案化的第二光刻胶层90。
如图14所示，在步骤S602中，刻蚀未被第二光刻胶层90覆盖的区域的所述金属间隔离层70和所述平坦化保护层50，以形成多个露出所述上极板41的第一通孔71和多个露出所述底层金属层20的第二通孔72。
具体地，所述刻蚀未被第二光刻胶层90覆盖的所述金属间隔离层20和所述平坦化保护层50具体为采用干法刻蚀工艺刻蚀所述金属间隔离层70和所述平坦化保护层50。
其中，所述干法刻蚀工艺的工艺参数关联于所述第一材料层和上极板的厚度和材质。具体地，第一通孔71和第二通孔72的位置不同，形成第一通孔71需要依次刻蚀金属间隔离层70和平坦化保护层50。形成第二通孔72需要依次刻蚀金属间隔离层70和绝缘层30。而且，第二通孔72的深度大于第一通孔71的深度。具体地，第二通孔72与第一通孔71的深度差为上极板和绝缘层的厚度。为了同时形成第一通孔71和第二通孔72，需要控制刻蚀工艺对平坦化保护层中的第一材料层51的刻蚀速率和金属间隔离层70刻蚀速率的差值，以使得在相同的刻蚀时间形成第一通孔71和第二通孔72以避免出现过刻蚀等刻蚀缺陷。
在一种可选的实现方式中，当所述金属间隔离层70的材质为二氧化硅，所述平坦化保护层50的第二材料层52为二氧化硅，第二材料层52的厚度为100nm。所述第一材料层51为氮化钛，第一材料层51的厚度为50nm。上极板41的厚度约为200nm。形成露出底层金属层的第二通孔72需要比第一通孔71的深度大约200nm，同时，形成第二通孔72不需要经过第一材料层51。由此，采用特定的刻蚀工艺，可以在同一刻蚀工序中，形成深度不同的第一通孔71和第二通孔72，以避免出现过刻蚀等刻蚀缺陷。采用等离子体刻蚀工艺刻蚀所述金属间隔离层70和所述平坦化保护层50，以形成第一通孔71。采用等离子体刻蚀工艺刻蚀所述金属间隔离层70和绝缘层，以形成第二通孔72。并根据第二材料层52、第一材料层51、上极板41以及金属间隔离层70的材料和厚度，选用氧气、氯气以及氩气作为刻蚀气体。以氧气、氯气以及氩气作为刻蚀气体，对第一材料层51的刻蚀速率约为
Figure BDA0002122340210000121
对材料为二氧化硅的金属间隔离层70和第二材料层52的刻蚀速率约为
Figure BDA0002122340210000122
在另一种可选的实现方式中，所述第一通孔71和第二通孔72也可以采用不同的掩膜板，在两次刻蚀工艺中分别刻蚀形成。
图15是所述结构的俯视图，为更清楚展示本发明实施例的内容，图15中没有示出金属间隔离层70。如图15所示，在一种可选的实现方式中，所述第一通孔71和所述第二通孔72可以是阵列分布。
如图16所示，在步骤S603中，在所述第一通孔71和所述第二通孔72中形成导电材料。
在第一通孔71和第二通孔72中沉积导电材料以形成第一导电结构71和第二导电结构72，导电材料可以为银(Ag)、铜(Cu)或铝(Al)等电阻率低的金属材料及其合金，优选为铜(Cu)。并去除所述第二光刻胶层90。
第一导电结构81和第二导电结构82可以进一步通过其它的导电结构与半导体衬底中的其它元器件相连形成电路。
在后续工艺中，形成半导体器件上的其他结构，如金属互连结构等，以形成完整的半导体器件。
应理解，在本发明实施例的其它实现方式中，在所述半导体衬底中还可能包括用于存储数据的存储结构、金属互连结构以及用于隔离不同区域的浅沟槽隔离结构(ShallowTrench Isolation，STI)等。如图17所示，在半导体衬底的M区域，形成MIM电容，在半导体衬底的O区域，形成其它类型的半导体结构。而在本发明实施例中，在上层金属层上形成平坦化阻挡层后，在刻蚀未被第一光刻胶层覆盖的区域的所述平坦化保护层以及所述上层金属层同时，将O区域的上层金属层和平坦化阻挡层刻蚀去除。因此，本发明实施例的形成方法不会影响O区域的半导体结构。
在本发明实施例中，在所述上层金属层上形成高强度的平坦化保护层，平坦化保护层在应力作用下，不易形成裂纹，在平坦化保护层上方的金属间隔离层中出现裂纹时，能够避免裂纹向下扩大延伸，以保护在平坦化保护层下方的结构，从而避免对平坦化保护层下方的结构的破坏，能够提高半导体器件的可靠性。
另一方面，本发明实施例还提供一种半导体器件。图18和图19是本发明实施例的半导体器件的示意图。为了清楚的展示本发明实施例，图19是本发明实施例不显示金属间隔离层70’的俯视图。图18是所述结构沿图19中YY线的剖面示意图。如图18和图19所示，所述半导体器件包括：半导体衬底10’、底层金属层20’、绝缘层30’、上极板41’、平坦化保护层50’、金属间隔离层70’、第一导电结构81’以及第二导电结构82’。
所述底层金属层20’形成在所述半导体衬底10’上。所述底层金属层20’为MIM电容的下极板。
所述绝缘层30’形成在所述底层金属层20’上。绝缘层30’可以为金属氧化物、半导体氧化物或三元金属酸盐等绝缘材料。
所述上极板41’形成在所述绝缘层30’上。
平坦化保护层50’在所述上极板41’上，所述平坦化保护层50’包括依次叠置的第二材料层52’和第一材料层51’，所述平坦化保护层50’在所述上极板的上方，用于保护所述上极板41’。
在一种可选的实现方式中，所述第一材料层51’的材质为氮化钛或氮化钽，所述第一材料层51’的厚度为50nm。所述第二材料层52’的材质为二氧化硅，所述第二材料层52’的厚度为50nm。
所述底层金属层20’和上极板41’以及保护墙42’的材料包括氮化金属，所述的氮化金属可以为钛(Ti)、钒(V)、锆(Zr)、钽(Ta)等金属的氮化物。上层金属层40’或底层金属层20’还可以为钽膜、氮化钽膜、钛膜或氮化钛膜中的一种或者几种构成的复合多层结构。由于氮化金属的化学性质稳定，具有耐化学腐蚀、耐高温等特点，而为了缩小电容的体积，底层金属层20’和上层金属层40’之间的绝缘层30’很薄，因此选用氮化金属作为底层金属层20’和上层金属层40’，可以避免底层金属层20’和上层金属层40’的原子扩散而引起短路。
所述金属间隔离层70’覆盖所述上极板41’、所述保护墙42’以及所述绝缘层30’。金属间隔离层70’可以为二氧化硅、氮化硅或氮氧化硅等。
第一导电结构81’形成在所述上极板41’上方的所述金属间隔离层70’中，与所述上极板形成电连接。
第二导电结构82’形成在所述上极板41’一侧的所述金属间隔离层70’中，与所述底层金属层20’电连接。
所述第一导电结构81’为导电通孔，所述第二导电结构82’为导电通孔。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种半导体器件的形成方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括依次叠置的底层金属层、绝缘层以及上层金属层；
在所述上层金属层上形成平坦化保护层，所述平坦化保护层包括依次叠置的第二材料层和第一材料层；
其中，所述第二材料层形成在所述上层金属层之上，所述第一材料层形成在所述第二材料层之上，所述第一材料层的厚度为50nm；
其中，所述第一材料层的材质为氮化钽或氮化钛，所述第二材料层的材质为二氧化硅；
在所述平坦化保护层上形成图案化的第一光刻胶层；
刻蚀未被第一光刻胶层覆盖的区域的所述平坦化保护层以及所述上层金属层，以形成多个分立的上极板，其中，所述平坦化保护层在所述上极板的上方，用于保护所述上极板；
形成覆盖所述上极板、所述平坦化保护层和所述绝缘层的金属间隔离层，所述金属间隔离层和所述第二材料层的材质相同；
形成第一导电结构和第二导电结构，所述第一导电结构在所述上极板上方与所述上极板电连接，所述第二导电结构在所述上极板的一侧与所述底层金属层电连接。
2.根据权利要求1所述的方法，其特征在于，所述形成覆盖所述上极板、所述平坦化保护层和所述绝缘层的金属间隔离层包括：
形成覆盖所述上极板、所述平坦化保护层和所述绝缘层的金属间隔离材料层；
采用化学机械研磨工艺平坦化所述金属间隔离材料层，以形成金属间隔离层。
3.根据权利要求1所述的方法，其特征在于，所述形成第一导电结构和第二导电结构包括：
在所述金属间隔离层上形成图案化的第二光刻胶层；
刻蚀未被第二光刻胶层覆盖的区域的所述金属间隔离层和所述平坦化保护层，以同时形成多个露出所述上极板的第一通孔和多个露出所述底层金属层的第二通孔；
在所述第一通孔和所述第二通孔中形成导电材料。
4.根据权利要求3所述的方法，其特征在于，采用干法刻蚀工艺刻蚀所述金属间隔离层和所述平坦化保护层。
5.根据权利要求4所述的方法，其特征在于，所述干法刻蚀工艺的工艺参数关联于所述第一材料层和上极板的厚度和材质。
6.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底包括依次叠置的底层金属层、绝缘层以及上层金属层；
上极板，形成在所述绝缘层上；
平坦化保护层，所述平坦化保护层包括依次叠置的第二材料层和第一材料层；
其中，所述第二材料层形成在所述上层金属层之上，所述第一材料层形成在所述第二材料层之上，所述第一材料层的厚度为50nm；
其中，所述第一材料层的材质为氮化钽或氮化钛，所述第二材料层的材质为二氧化硅；所述平坦化保护层在所述上极板的上方，用于保护所述上极板；
金属间隔离层，所述金属间隔离层覆盖所述上极板、所述平坦化保护层以及所述绝缘层，所述金属间隔离层和所述第二材料层的材质相同；
第一导电结构，形成在所述上极板上方的所述金属间隔离层中，与所述上极板形成电连接；以及
第二导电结构，形成在所述上极板一侧的所述金属间隔离层中，与所述底层金属层电连接。
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