CN104425440A - 一种半导体器件及其形成方法 - Google Patents

Abstract

一种半导体器件及其形成方法。其中，在所述半导体器件形成方法中，在形成覆盖上、下电极板后的隔离层后，在隔离层上方形成压力缓冲层，之后在于所述压力缓冲层上形成层间介质层。所述压力缓冲层可有效减小位于所述压力缓冲层上的层间介质层所施加于所述上、下电极板上的压力，从而有效避所述上、下电极板出现形变等损伤，以提高第一导电插塞和第二导电插塞与所述上、下电极板的连接强度。

Description

一种半导体器件及其形成方法

技术领域

本发明涉及半导体制备领域，尤其是涉及一种半导体器件及其形成方法。

背景技术

电容器是集成电路（简称IC）中的重要组成单元，广泛运用于存储器、微波、射频、智能卡和滤波等芯片中。

随着半导体集成电路制造技术的不断进步，集成电路的集成度不断提升，器件的尺寸也不断缩小。对于电容器，提高电容密度是电容器发展的重要课题。

现有电容器通常包括：结电容、栅电容、金属-金属（Intra-metal）电容等等。其中，在高电容密度的场合，结电容、栅电容的线性度及品质因数都较差，且击穿电压低，适用性不强；而金属-金属（Intra-metal）电容的线性特征要远好于其他类型的电容，因而具有更好的精度，能更好的满足高电容密度场合的需要。

MIM（metal-insulator-metal）电容是常见的一种金属-金属电容。参考图1所示，MIM电容嵌于层间介质层11中。一个MIM电容包括了下电极板21、上电极板22以及间于上、下电极板之间的电介质层12。金属层-电介质层-金属层的结构产生足量的电容。MIM电容的上电极板22和下电极板21分别通过层间介质层11中的导电插塞30与金属互连层41和42连接，以作为输出端和输入端。

在实际制备过程中，在MIM电容的上、下电极板21和22和导电插塞30的连接处50常常出现开裂现象。该开裂现象直接导致MIM电容失效，致使集成电路的电阻电容急剧增大，从而导致集成电路性能降低。

为此，如何增强MIM电容的上、下电极板与导电插塞的连接强度是本领域技术人员亟需解决的问题。

发明内容

本发明解决的问题是提供一种半导体器件以及形成方法，从而有效提高MIM电容中的金属层和导电插塞的连接强度。

本发明所提供的一种半导体器件的形成方法，包括：

提供半导体衬底；

在所述半导体衬底上形成下电极板；

在所述下电极板的部分区域上形成电介质层；

在所述电介质层上形成上电极板；

在所述半导体衬底上形成隔离层，所述隔离层覆盖所述上电极板、电介质层和下电极板；

在所述隔离层上形成至少一层压力缓冲层；

在每一层压力缓冲层上均形成层间介质层；

在所述上电极板上的层间介质层、压力缓冲层和隔离层内形成第一通孔，直至露出所述上电极板；

在除所述部分区域外的下电极板上的层间介质层、压力缓冲层和隔离层内形成第二通孔，直至露出所述下电极板；

在所述第一通孔内形成第一导电插塞，在所述第二通孔内形成第二导电插塞。

可选地，所述压力缓冲层的形成工艺为CVD工艺。

可选地，所述压力缓冲层的形成工艺包括：

在温度为350～450℃、压力为2～5托、射频能量为30～100w条件下，通入二乙烯基硅氧烷-双苯丙环丁烯形成所述压力缓冲层。

本发明还提供了一种半导体器件，包括：

位于半导体衬底上的下电极板；

位于所述下电极板的部分区域上的电介质层；

位于所述电介质层上的上电极板；

位于所述半导体衬底上的隔离层，所述隔离层覆盖所述上电极板、电介质层和下电极板；

位于所述隔离层上方的至少一层压力缓冲层；

位于每层压力缓冲层上的层间介质层；

位于所述上电极板上，且贯穿所述层间介质层、压力缓冲层和隔离层的第一导电插塞，所述第一导电插塞与所述上电极板连接；

位于除所述部分区域外的下电极板上，且贯穿所述层间介质层、压力缓冲层和隔离层的第二导电插塞，所述第二导电插塞与所述下电极板连接。

可选地，所述压力缓冲层的材料的K值为2.0～3.0，对所述压力缓冲层对其下方的一层层间介质层或隔离层产生的压强值小于40MPa。

可选地，所述压力缓冲层的延展性为5～15%。

可选地，所述压力缓冲层的玻璃化温度≥400℃。

可选地，所述压力缓冲层的厚度与层间介质层的厚度比值为0.2～1。

可选地，所述压力缓冲层的材料为苯丙环丁烯。

可选地，所述层间介质层的厚度为

可选地，所述上电极板与相邻的压力缓冲层的距离为

与现有技术相比，本发明的技术方案具有以下优点：

在隔离层上形成的压力缓冲层，可有效减小位于所述压力缓冲层上的层间介质层所施加于所述上电极板和下电极板上的压力，从而有效避免所述上电极板和下电极板基于层间介质层施加的压力而出现形变，进而避免基于上、下电极板的形变而造成的在导电插塞和上、下电极板的连接处出现裂缝的现象，以提高导电插塞与所述上、下电极板间的连接强度。

附图说明

图1是现有的MIM电容的结构示意图；

图2至图6是本发明实施例1提供的半导体器件的制备的流程结构示意图；

图7是本发明实施例2提供的半导体器件的结构示意图；

图8是本发明实施例1提供的半导体器件中压力缓冲层的测试参数图表；

图9是不同的方法和条件下形成的BCB层的玻璃化温度测试图。

具体实施方式

正如背景技术所述，MIM电容可满足集成电路中高电容密度场合需要。然而，现有的MIM电容的上、下电极板与导电插塞的连接处常常出现开裂现象，该现象极大地影响了MIM电容的性能。

继续参考图1所示，分析上述开裂现象的原因，主要是现有的MIM电容的上、下极板21和22采用铝或是铜等硬度较低的金属制成，且MIM电容的上、下极板21和22埋于层间介质层11中。现有的层间介质层大多采用氧化硅、氮化硅或是注入氧化铝等高K电介质材料制成，其会产生大于100MP的压强（单位面积上产生的压应力数值），因而位于所述上、下极板21和22上方的层间介质层会对所述上、下极板21和22产生较大的压力作用，使得MIM电容的上、下极板21和22出现形变，进而致使所述上、下极板21和22在与导电插塞30的连接处出现开裂现象。

为此，本发明提供了一种半导体器件及其形成方法。在所述半导体器件的形成方法中，在形成覆盖所述上电极板、下电极板的隔离层后，在所述隔离层上方形成压力缓冲层，之后再于所述压力缓冲层上形成层间介质层。所述压力缓冲层可有效降低层间介质层对所述上、下电极板所施加的压力，避免基于层间介质层所产生的压力而造成上、下电极板出现形变等缺陷，并避免由此造成的在上、下电极板与导电插塞的连接处出现开裂现象。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例作详细的说明。

实施例1

图2～图6为本实施例提供的半导体器件的形成方法的流程结构示意图。其具体过程包括：参考图2所示，提供一半导体衬底100，在所述半导体衬底100上形成第一隔离层110，在所述第一隔离层110上形成下电极板210；在所述下电极板210的部分区域上形成电介质层220，使得所述电介质层220覆盖部分的所述下电极板210；之后，在所述电介质层220上方形成上电极板230。

其中，所述半导体衬底100可以为硅衬底，也可以是锗、锗硅、砷化镓衬底或绝缘体上硅衬底，常见的半导体衬底均可作为本实施例中的半导体衬底。

本实施例中，所述半导体衬底100为硅衬底。

所述第一隔离层110可选为氧化硅、氢倍半硅氧烷（Silsesquioxane）聚合物（HSQ）、甲基氢倍半硅氧烷聚合物（MSQ）、聚亚苯基低聚物（Si_x（CH3）_y）等低K介电材料。所述低K介电材料指相对介电常数（K）值小于4的介电材料。

本实施例中，所述第一隔离层110材料为氧化硅，其形成工艺为热氧化工艺。所述第一隔离层110的厚度为

所述上电极板230和下电极板210可选为铜、铝等金属材料或是金属硅化物。

本实施例中，上电极板230和下电极板210为铝，其形成工艺为PVD（物理气相沉积）工艺。所述下电极板210厚度为所述上电极板230的厚度为

所述电介质层220的材料可选为氮化硅、碳化硅、碳氧化硅、氮氧化硅以及三氧化二铝、钛酸钡锶（BST）等高K介电材料。

本实施例中，所述电介质层220为氮化硅，形成工艺选用CVD（化学气相沉积）工艺。所述电介质层220的厚度为

所述下电极板210、电介质层220和上电极板230的形成过程可包括：

先采用PVD工艺在所述第一隔离层110上沉积一层第一铝层，采用CVD工艺在所述第一铝层上形成所述电介质层，并采用PVD工艺在所述电介质层形成第二铝层；

之后可采用各向异性刻蚀工艺依此刻蚀所述第二铝层、电介质层和第一铝层，从而形成如图2所示的结构，其具体工艺为本领域成熟工艺，在此不再赘述。

参考图3所示，在所述第一隔离层110上形成第二隔离层120，所述第二隔离层120覆盖所述上电极板230、电介质层220和下电极板210。

所述第二隔离层120可选为与所述第一隔离层110相同或不同的低K介电材料。其形成工艺可选为CVD或是ALD（原子层沉积）工艺。

本实施例中，所述第二隔离层120为氧化硅，形成工艺为CVD工艺。

参考图4所示，在所述第二隔离层120上形成压力缓冲层130，并在所述压力缓冲层130上形成层间介质层140。

本实施例中，所述上电极板230与所述压力缓冲层130之间的距离，即所述上电极板230上的第二隔离层120的厚度H1为

本实施例中，所述压力缓冲层130必须具有良好的压力缓冲的作用，从而降低所述压力缓冲层130上方的层间介质层140对于所述上、下电极板230和210的压力作用。此外，所述压力缓冲层130的材料必须与所述层间介质层120具有良好的结合性以及良好的热稳定性，且满足对于半导体器件的性能需求。

具体地，所述压力缓冲层130的材料的K值为2.0～3.0，且所述压力缓冲层130对其下方的第二隔离层120产生的压强值（单位面积上产生的压应力数值）小于40MPa。所述压力缓冲层130的K值20～3.0可满足集成电路对于层间介质层的介电性质要求，且压强值小于40MPa，相比于氧化硅等现有的层间介质层大于100MPa的压强，所述压力缓冲层130可有效缓解其本身对于所述上、下电极板230和210产生的压力作用。

进一步地，所述压力缓冲层130的延展性大于5%，从而使得所述压力缓冲层130基于其本身良好的延展性，很好地缓解位于其上方的层间介质层140对于所述上、下电极板230和210产生的压力。此外，所述压力缓冲层130的玻璃化温度需≥400℃，集成电路后续的一些制备工艺需在高温下完成，因而所述压力缓冲层130需具备良好的热稳定性，从而确保在后续集成电路制备过程中，所述压力缓冲层130不会出现损伤。

其中，延展性=形变量（即，形变后的尺寸—原始尺寸）/原始尺寸×100%。延展性代表物体锤炼可压延程度。所述玻璃化温度为所述压力缓冲层130的材料由高弹态转变为玻璃态的温度，所述玻璃化温度越大，所述压力缓冲层130材料的热稳定性越好。

本实施例中，所述压力缓冲层130的材料为苯丙环丁烯（Benzo-Cyclo-Butene，简称BCB），形成工艺为CVD工艺。BCB层的具体形成过程包括：

在温度为350～450℃、压力为2～5托、射频能量为30～100w条件下，向反应腔中通入二乙烯基硅氧烷-双苯丙环丁烯（化学式：在所述第二隔离层120上形成BCB层130。

可选方案中，在通入所述二乙烯基硅氧烷-双苯丙环丁烯的同时，向所述反应强中通入适量的如He、Ar气等保护气体，从而提高形成所述BCB层130的形成环境的稳定性。

参考图8所示，采用上述工艺形成的BCB层130的延展性为8±2.5%之间，压力值为28MPa左右，玻璃化温度大于400℃，介电常数值（K）为2.65左右。

图9是采用不同的工艺和条件形成的BCB层玻璃化温度测试图。

其中，曲线1为采用旋涂法形成的BCB层的热稳定性测试图，由图中显示，采用旋涂法形成的BCB层在300℃后，其形态便开始发生较大变化，即该BCB层的玻璃化温度为300℃，在大于300℃条件下，其热稳定性较差。

曲线2为采用CVD工艺，在温度为300℃、压力为2～5托、射频能量为30～100w条件下，通入二乙烯基硅氧烷-双苯丙环丁烯形成的BCB层的热稳定性测试图，由图中显示，采上述工艺形成的BCB层在300℃后，其形态也开始发生较大变化，即该BCB层的玻璃化温度为300℃，在大于300℃条件下，其热稳定性较差。

曲线3为采用上述在温度为350℃、压力为2～5托、射频能量为30～100w条件下，通入二乙烯基硅氧烷-双苯丙环丁烯形成的BCB层的热稳定性测试图，由图中显示，采上述工艺形成的BCB层在400℃后，其形态才开始发生较大变化，在400℃前，其形态没有出现过大的变化。因而相较于曲线1和2所示的BCB层，其具有更好的热稳定性。

继续参考图4所示，本实施例中，所述压力缓冲层130的厚度为H2，所述层间介质层140的厚度为H3，H2/H3=0.2～1。所述层间介质层140的厚度为H3厚度为所述压力缓冲层130的厚度

若所述H2/H3＜0.2，所述压力缓冲层130可能无法很好的控制位于所述压力缓冲层130上方的层间介质层140对于上电极板230以及下电极板210产生的压力，使得电极板230和下电极板210产生形变；若H2/H3＞1，则提高了半导体器件的制作成本。

本实施例中，所述BCB层可有效降低位于所述BCB层上方的层间介质层140对于所述上电极板230和下电极板210的压力，从而有效避免上电极板230和下电极板210出现形变。而且所述BCB层与所述第二隔离层120以及层间介质层140间具有良好的兼容性，对半导体器件的性能不会产生不良影响。

参考图5所示，在形成所述层间介质层140后，采用干法刻蚀工艺刻蚀所述层间介质层140、压力缓冲层130以及第二隔离层120，在所述上电极板230上方形成第一通孔，直至露出所述上电极板230；在未覆盖有所述电介质层220的下电极板210上形成第二通孔，直至露出所述下电极板210，并在所述第一通孔和第二通孔内填充金属材料，形成第一导电插塞310和第二导电插塞320。

本实施例中，所述金属材料为铜。所述第一和第二导电插塞310和320的形成工艺可包括，先采用PVD工艺在所述第一通孔和第二通孔内以及所述层间介质层140表面沉积一层铜层，之后再采用电镀工艺在所述第一通孔和第二通孔内填充满铜金属，并采用CMP（化学机械研磨）工艺去除位于所述层间介质层140表面的铜。上述工艺为本领域的成熟工艺，在此不再赘述。

参考图6所示，在所述层间介质层140的表面，与所述第一导电插塞310和第二导电插塞320上方形成第一金属互连线410和第二金属互连线420，所述第一导电插塞310和第二导电插塞320分别于所述第一金属互连线410和第二金属互连线420固定连接，以作为半导体器件的输入端和输出端。

并在之后的工艺中，在所述第一金属互连线410和第二金属互连线420上形成第一焊盘510和第二焊盘520，在所述第一金属互连线410、第二金属互连线420、第一焊盘510和第二焊盘520周边以及上方形成第三隔离层150，并在第三隔离层150上开设通孔610和620，将所述第一焊盘510和第二焊盘520与外部配件连接。所述第一焊盘510、第二焊盘520以及第三隔离层150的形成工艺为现有的成熟工艺，在此不再赘述。

基于上述半导体器件的形成方法，本实施例还提供了一种半导体器件，其结构包括：

半导体衬底100。

位于所述半导体衬底100上的第一隔离层110；

位于第一隔离层110上的下电极板210；。

位于所述下电极板210部分区域上的电介质层220；

位于所述层间介质层220上的上电极板230；

位于所述第一隔离层110上的第二隔离层120，所述第二隔离层120覆盖所述上电极板230、电介质层220和下电极板；

位于所述第二隔离层120上的压力缓冲层130；

位于所述压力缓冲层130上方的层间介质层140；

位于所述上电极板230上方，且贯穿所述层间介质层140，压力缓冲层130和第二隔离层120的第一导电插塞310，所述第一导电插塞310与所述上电极板230固定连接；

位于未覆盖有所述电介质层220的下电极板210的上方，且贯穿所述层间介质层140，压力缓冲层130和第二隔离层120的第二导电插塞320，所述第二导电插塞320与所述下电极板210固定连接；

位于所述第一导电插塞310和第二导电插塞320上方的第一金属互连线410和第二金属互连线420，所述第一导电插塞310和第二导电插塞320分别与所述第一金属互连线410和第二金属互连线420固定连接，以作为半导体器件的输入端和输出端。

其中，所述第一隔离层110材料为氧化硅，厚度为

所述下电极板210和上电极板230的材料为铝，所述下电极板210的厚度为所述上电极板230的厚度为

所述电介质层220材料为氮化硅，厚度为

所述第二隔离层120材料为氧化硅。位于所述上电极板230上的第二隔离层120的厚度为

所述压力缓冲层130的材料为BCB，所述层间介质层140的材料为氧化硅。所述压力缓冲层130与所述层间介质层140的厚度比值为0.2～1，本实施例中，所述层间介质层140的厚度为

实施例2

参考图7所示，本实施例提供的半导体器件的形成方法与实施例1提供的半导体器件的形成方法的技术方案大致相同，其区别仅在于：

在形成所述第二隔离层120后，在所述第二隔离层120上方，由下至上依此形成第一压力缓冲层131、第一层间介质层170、第二压力缓冲层132，第二层间介质层180。

之后，在所述上电极板230上方，以及未覆盖所述电介质层220的下电极板210上方分别开设贯穿所述第二层间介质层180、第二压力缓冲层132、第一层间介质层170、第一压力缓冲层131和第二隔离层120的第一通孔和第二通孔，并在所述第一通孔和第二通孔形成第一导电插塞310和第二导电插塞320。

并于所述第二层间介质层180上方形成第一金属互连线410和第二金属互连线420，所述第一金属互连线410连接所述第一导电插塞310，所述第二金属互连线420连接所述第二导电插塞320。所述第一金属互连线410和第二金属互连线420分别作为半导体器件的输入端和输出端。

所述第二压力缓冲层132和第一压力缓冲层131的制备工艺与实施例1中的压力缓冲层130的制备工艺类似。所述第二层间介质层180、第一层间介质层170的制备工艺与实施例1中的层间介质层140的制备工艺类似，在此不再赘述。

通过上述半导体器件的形成方法形成的半导体器件包括了两层压力缓冲层，第一压力缓冲层231和第二压力缓冲层232。本实施例中，所述第一压力缓冲层231和第二压力缓冲层232的厚度总和，与位于所述第一压力缓冲层231上方的层间介质层的厚度总和（即所述第一层间介质层170、第二层间介质层180的厚度总和）的比值为0.2～1。

上述技术方案中，所述第二压力缓冲层231可有效降低所述第二层间介质层180对于上、下电极板230和210的压力，所述第一缓冲层231可有效降低第二层间介质层180、第二压力缓冲层231和第一层间介质层170对于所述上、下电极板230和210的压力。从而可更好的防止所述上、下电极板230和210出现形变，从而避免造成在所述第一导电插塞310、第二导电插塞320与所述上电极板230、下电极板210的连接处出现开裂现象，以提高形成的半导体器件的性能。

值得注意的是，在本实施例包括了两层夹于相邻两层层间介质层之间、以及相邻的层间介质层和隔离层之间的压力缓冲层，除本实例外的其他实施例中提供的半导体器件中，可包括大于等于两层压力缓冲层，各层压力缓冲层位于相邻两层层间介质层，以及层间介质层和隔离层之间。所述压力缓冲层的层数根据实际需要设定，其并不影响本发明的保护范围。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体器件的形成方法，其特征在于，包括：

提供半导体衬底；

在所述半导体衬底上形成下电极板；

在所述下电极板的部分区域上形成电介质层；

在所述电介质层上形成上电极板；

在所述半导体衬底上形成隔离层，所述隔离层覆盖所述上电极板、电介质层和下电极板；

在所述隔离层上形成至少一层压力缓冲层；

在每一层压力缓冲层上均形成层间介质层；

在所述上电极板上的层间介质层、压力缓冲层和隔离层内形成第一通孔，直至露出所述上电极板；

在除所述部分区域外的下电极板上的层间介质层、压力缓冲层和隔离层内形成第二通孔，直至露出所述下电极板；

在所述第一通孔内形成第一导电插塞，在所述第二通孔内形成第二导电插塞。

2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述压力缓冲层的材料的K值为2.0～3.0，对所述压力缓冲层对其下方的一层层间介质层或隔离层产生的压强值小于40MPa。

3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述压力缓冲层的延展性为5～15%。

4.如权利要求2所述的半导体器件的形成方法，其特征在于，所述压力缓冲层的玻璃化温度≥400℃。

5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述压力缓冲层的厚度与所述层间介质层的厚度比值为0.2～1。

6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述压力缓冲层的材料为苯丙环丁烯。

7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述压力缓冲层的形成工艺为CVD工艺。

8.如权利要求7所述的半导体器件的形成方法，其特征在于，所述压力缓冲层的形成工艺包括：

在温度为350～450℃、压力为2～5托、射频能量为30～100w条件下，通入二乙烯基硅氧烷-双苯丙环丁烯形成所述压力缓冲层。

9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述层间介质层的厚度为

10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述上电极板与相邻的压力缓冲层的距离为

11.一种半导体器件，其特征在于，包括：

位于半导体衬底上的下电极板；

位于所述下电极板的部分区域上的电介质层；

位于所述电介质层上的上电极板；

位于所述半导体衬底上的隔离层，所述隔离层覆盖所述上电极板、电介质层和下电极板；

位于所述隔离层上方的至少一层压力缓冲层；

位于每层压力缓冲层上的层间介质层；

位于所述上电极板上，且贯穿所述层间介质层、压力缓冲层和隔离层的第一导电插塞，所述第一导电插塞与所述上电极板连接；

位于除所述部分区域外的下电极板上，且贯穿所述层间介质层、压力缓冲层和隔离层的第二导电插塞，所述第二导电插塞与所述下电极板连接。

12.如权利要求11所述的半导体器件，其特征在于，所述压力缓冲层的材料的K值为2.0～3.0，对所述压力缓冲层对其下方的一层层间介质层或隔离层产生的压强值小于40MPa。

13.如权利要求12所述的半导体器件，其特征在于，所述压力缓冲层的延展性为5～15%。

14.如权利要求12所述的半导体器件，其特征在于，所述压力缓冲层的玻璃化温度≥400℃。

15.如权利要求11所述的半导体器件，其特征在于，所述压力缓冲层的厚度与层间介质层的厚度比值为0.2～1。

16.如权利要求11所述的半导体器件，其特征在于，所述压力缓冲层的材料为苯丙环丁烯。

17.如权利要求11所述的半导体器件，其特征在于，所述层间介质层的厚度为

18.如权利要求11所述的半导体器件，其特征在于，所述上电极板与相邻的压力缓冲层的距离为