CN110544683B - 用于检测金属间介质层缺陷的叠层结构及测试方法 - Google Patents

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Abstract

本申请公开了一种用于测试金属间介质层缺陷的叠层结构及测试方法。其中，该叠层结构包括：介质层，其位于衬底上；第一导电图形层，其位于所述介质层的一侧，其中所述第一导电图形层包括第一金属区域和位于所述第一金属区域中的至少一个第一开口；和第二导电图形层，其位于所述介质层的与所述第一导电图形层相对的另一侧，其中所述第二导电图形层包括第二金属区域和位于所述第二金属区域中的多个第二开口；其中，所述介质层使得所述第一金属区域和所述第二金属区域相互隔离，并且所述至少一个第一开口和所述多个第二开口被设置为使得所述第二金属区域在所述第一导电图形层上的投影与所述第一金属区域至少部分重叠。

Description

用于检测金属间介质层缺陷的叠层结构及测试方法
技术领域
本申请涉及半导体制造技术领域，更具体地，涉及一种用于测试金属间介质层缺陷的叠层结构及测试方法，以及一种半导体晶圆。
背景技术
在集成电路制造过程中，通常采用多层金属互连线结构来实现电路的连接。在多层金属互连线之间采用介质材料，也就是所谓的金属间介质层(IMD)，来实现电隔离。常用的介质材料包括氧化硅和低介电常数(low-k)材料。但由于半导体制造工艺的复杂性，很容易在金属间介质层中形成缺陷，例如裂缝、针孔、颗粒等等，从而影响金属间介质层的介电性能，造成漏电，导致良率和可靠性问题。
因此，需要在芯片出厂前对金属间介质层中的缺陷进行检测。
发明内容
本申请的一个目的在于提供一种用于测试金属间介质层缺陷的叠层结构及测试方法，以及一种半导体晶圆，可以方便地对金属间介质层中的缺陷进行检测。
在本申请的一个方面，提供了一种用于检测金属间介质层缺陷的导电层-介质层-导电层的叠层结构，该结构包括：介质层，其位于衬底上；第一导电图形层，其位于所述介质层的一侧，其中所述第一导电图形层包括第一金属区域和位于所述第一金属区域中的至少一个第一开口；和第二导电图形层，其位于所述介质层的与所述第一导电图形层相对的另一侧，其中所述第二导电图形层包括第二金属区域和位于所述第二金属区域中的多个第二开口；其中，所述介质层使得所述第一金属区域和所述第二金属区域相互隔离，并且所述至少一个第一开口和所述多个第二开口被设置为使得所述第二金属区域在所述第一导电图形层上的投影与所述第一金属区域至少部分重叠。
在本申请的另一方面，还提供了一种用于检测金属间介质层缺陷的方法，该方法包括：提供衬底；在所述衬底上形成用于检测金属间介质层缺陷的导电层-介质层-导电层的叠层结构，所述叠层结构包括：介质层，其位于衬底上；第一导电图形层，其位于所述介质层的一侧，其中所述第一导电图形层包括第一金属区域和位于所述第一金属区域中的至少一个第一开口；和第二导电图形层，其位于所述介质层的与所述第一导电图形层相对的另一侧，其中所述第二导电图形层包括第二金属区域和位于所述第二金属区域中的多个第二开口；其中，所述介质层使得所述第一金属区域和所述第二金属区域相互隔离，并且所述至少一个第一开口和所述多个第二开口被设置为使得所述第二金属区域在所述第一导电图形层上的投影与所述第一金属区域至少部分重叠；以及测试所述第一导电图形层和所述第二导电图形层以检测所述介质层中的缺陷。
在本申请的又一方面，还提供了一种半导体晶圆，该晶圆包括：衬底，以及形成于所述衬底中的多个半导体器件；互连结构，其用于互连所述半导体器件；隔离层，其用于对所述互连结构不同部分进行电学隔离；以及如前述本发明第一个方面所描述的用于检测金属间介质层缺陷的导电层-介质层-导电层的叠层结构，其中，所述互连结构包括与所述第一导电图形层位于同一层的第一子结构以及与所述第二导电图形层位于同一层的第二子结构，所述隔离层包括位于所述互连结构的第一子结构和第二子结构之间的子层。
以上为本申请的概述，可能有简化、概括和省略细节的情况，因此本领域的技术人员应该认识到，该部分仅是示例说明性的，而不旨在以任何方式限定本申请范围。本概述部分既非旨在确定所要求保护主题的关键特征或必要特征，也非旨在用作为确定所要求保护主题的范围的辅助手段。
附图说明
通过下面说明书和所附的权利要求书并与附图结合，将会更加充分地清楚理解本申请内容的上述和其他特征。可以理解，这些附图仅描绘了本申请内容的若干实施方式，因此不应认为是对本申请内容范围的限定。通过采用附图，本申请内容将会得到更加明确和详细地说明。
图1(a)示出了一种多层金属互连结构的示意图；
图1(b)示出了形成在图1(a)的金属互连结构的金属间介质层中的缺陷的示意图；
图2示出了本申请一个实施例的用于检测金属间介质层缺陷的叠层结构剖视图；
图3(a)至图3(c)示出了根据本申请一个实施例的用于检测金属间介质层缺陷的结构的示意图；
图4(a)至图4(b)示出了根据本申请另一个实施例的用于检测金属间介质层缺陷的结构的示意图；
图5(a)至图5(b)示出了根据本申请又一个实施例的用于检测金属间介质层缺陷的结构的示意图；
图6(a)至图6(b)示出了根据本申请又一个实施例的用于检测金属间介质层缺陷的结构的示意图；
图7示出了根据本申请一个实施例的用于检测金属间介质层缺陷的方法的流程图；
图8示出了根据本申请一个实施例的半导体晶圆的示意图；
图9是图8中的半导体晶圆的局部放大图。
具体实施方式
在下面的详细描述中，参考了构成其一部分的附图。在附图中，类似的符号通常表示类似的组成部分，除非上下文另有说明。详细描述、附图和权利要求书中描述的说明性实施方式并非旨在限定。在不偏离本申请的主题的精神或范围的情况下，可以采用其它实施方式，并且可以做出其它变化。可以理解，可以对本申请中一般性描述的、在附图中图解说明的本申请内容的各个方面进行多种不同构成的配置、替换、组合，设计，而所有这些都明确地构成本申请内容的一部分。
参考图1(a)，图1(a)示出了一种多层金属互连结构100，其包括N个金属层M1、M2、……MN-1、MN，以及它们之间的金属间介质层IMD1、……IMDN-1，其中N为介于3至15之间的整数。金属层中包括金属互连线，用于实现半导体器件和模块的电连接；介质层用于隔离相邻的两个金属层，介质层中会形成通孔和导电插塞，用于电连接不同的金属层。为了获得较好的电隔离性能，通常要求金属间介质层均匀没有缺陷，否则可能导致金属层之间发生漏电。
金属层的材料可以包括铝、银、铬、钼、镍、钯、铂、钛、钽、铜中的一种或者几种，在一些实施例中，金属层的材料可优选为铜或者铝，例如，顶层金属层MN的材料为铝，其它金属层M1、M2、……MN-1的材料为铜，但本申请不限于此，金属层可以是本领域其他合适的材料。金属间介质层的材料可以为氧化硅或者低k材料。通常，为了提高金属材料与介质材料之间的粘附性及减少金属材料向介质材料的扩散，还会在金属层和金属间介质层之间形成粘附层和/或扩散阻挡层，例如，碳化硅层、氮化钛层等。
本申请的发明人发现，金属层与金属间介质层之间较低的黏附力、以及它们之间热膨胀系数的失配很容易在金属间介质层中形成缺陷，导致漏电。下面以图1(b)所示的顶层金属层为例进行说明，但其原理也同样适用于其它情形。图1(b)中示出了顶层金属层104、下层金属层102和它们之间的金属间介质层106，例如，它们可以是图1(a)所示的金属互连结构100中的金属层MN、金属间介质层IMDN-1和金属层MN-1。在本实施例中，顶层金属层104的材料为铝且厚度较大，用于电源走线；下层金属层102的材料为厚度较小的铜。另外，为了降低金属层之间的寄生电容，金属间介质层106通常会使用低k材料，例如碳掺杂硅酸盐或一些聚合物材料。但由于低k材料与铜之间的黏附力很差，即使在它们之间存在额外的粘附层的情况下，也很容易产生间隙110；另外，由于低k材料与铝和铜的热膨胀系数差异较大，而低k材料的结构比较松散、硬度较低，在半导体制造工艺的热处理过程中，较厚的铝层中产生的应力会导致在低k材料中形成裂缝111。进一步地，如果铜原子扩散或迁移进入间隙110或裂缝111中，则很容易造成顶层金属层104和下层金属层102之间的漏电。
为了对金属间介质层中的缺陷进行检测，本发明实施例提供了一种用于检测金属间介质层缺陷的导电层-介质层-导电层的叠层结构。通过对该结构的特殊设计，使得这种结构在确定的工艺条件下，更容易在金属间介质层中产生缺陷。那么，当将这种用于检测金属间介质层缺陷的结构与待生产芯片在同一片晶圆上制造时，如果该结构中的金属间介质层中没有检测到缺陷，那么则可以认为同时生产的芯片中也不存在金属间介质层缺陷；反之，如果该结构中的金属间介质层中检测到了缺陷，那么同时生产的芯片中就很有可能存在金属间介质层缺陷。利用这种叠层结构，可以实现对芯片中的金属间介质层缺陷的快速检测，并且可以实现圆片级的测试。
根据本发明的一些实施例，参考图2，用于检测金属间介质层缺陷的导电层-介质层-导电层的叠层结构包括：介质层230、第一导电图形层210和第二导电图形层220。如图2所示，第一导电图形层210、介质层230和第二导电图形层220依次位于衬底200上；第一导电图形层210位于介质层230的一侧，例如图2中靠近衬底200的一侧，并且第一导电图形层210包括第一金属区域210a和位于第一金属区域210a中的至少一个第一开口210b；第二导电图形层220位于介质层230的与第一导电图形层210相对的另一侧，即图2中远离衬底200的一侧，并且第二导电图形层220包括第二金属区域220a和位于第二金属区域220中的多个第二开口220b。在一些实施方式中，第一开口210b可以被衬底200或介质层230的材料填充，第二开口220b可以被介质层230或其他的介质材料填充。在上述导电层-介质层-导电层的叠层结构中，介质层230使得第一金属区域210a和第二金属区域220a相互隔离，并且该至少一个第一开口210b和该多个第二开口220b被设置为使得第二金属区域220a在第一导电图形层210上的投影与第一金属区域210a至少部分重叠。例如，如图2所示，第二金属区域220a在第一导电图形层210上的投影与第一金属区域210a至少存在一个重叠区域241。如前所述，由于金属层与介质层之间较低的黏附力、以及它们之间热膨胀系数的失配，在上述第一金属区域210a与第二金属区域220b的重叠区域(例如，图2所示的重叠区域241)上的介质层中更容易产生缺陷，有利于检测。在一些实施例中，所述第二开口220b的至少一个边缘投影在所述第一金属区域210a的内部，从而该边缘构成了第二金属区域220a与第一金属区域210a的重叠区域的边缘，由于热膨胀系数差异导致的应力可以在该边缘上(即，第二开口220b与第二金属区域220a交界处)积累并达到最大值，介质层中的缺陷更容易在该边缘附近产生，有利于检测。在一些实施例中，用于检测金属间介质层缺陷的导电层-介质层-导电层的叠层结构还可以如图2所示包括衬底200，但本申请不限于此，其可以不包括衬底200。
进一步的研究发现，金属间介质层的缺陷还容易出现在：(1)长度较大、而宽度与最紧设计规则相近的金属层开口处；(2)金属层开口的端部处；(3)金属层中多个金属图形的端与端之间；(4)下层金属图形与上层金属图形不对称之处；以及(5)下层金属层与金属间介质层粘附较差处。
基于上面影响金属间介质层缺陷产生的多个因素，下面结合具体实施例对本发明的用于检测金属间介质层缺陷的结构进行描述。考虑到作为铜与金属间介质层的黏附力较差，而铝通常作为顶层金属层厚度较大产生的应力也较大，下面的描述中以铜和铝分别作为第一导电图形层和第二导电图形层的材料为例进行描述。另外需要说明的是，在下面的实施例中，以第一导电图形层在第二导电图形层的下方为例进行说明，但是根据实际应用的不同，第二导电图形层也可以位于第一导电图形层的下方。还需要理解的是，在其它实施例，本发明的用于检测金属间介质层缺陷的结构也可以以其它合适的导电材料、或在其它导电层中进行实施。
在一实施例中，参考图3(a)和图3(b)，图3(a)示出了作为第二导电图形层的铝图形层310，图3(b)示出了作为第一导电图形层的铜图形层320的一部分。如图3(a)所示，铝图形层310包括连续的第二金属区域314和位于第二金属区域314内的三个狭长的第二开口312。三个第二开口312为矩形且沿其长边平行排列，每个第二开口的宽度D31为1～1.2×A，相邻两个第二开口之间的间距D32为0.5～1×B；其中，A表示当前工艺条件下版图设计规则中的最小间隔，用于避免短路；B表示当前工艺条件下版图设计规则中走线的最大线宽，用于减小由于金属宽度太大造成的不良影响。A和B在不同工艺条件下的值会有不同，但应当与待生产和测试的芯片的版图设计规则一致，例如，在本申请的一些实施例中，A＝2nm；B＝35nm。继续参考图3(a)，第二金属区域314的外边缘到最近第二开口的距离D33为0.7～1×B，因此，实际上第二开口312长度会与第二金属区域314的宽度D34＝200～300μm相接近。需要说明的是，图3(a)中示出的第二开口312的数量为3个，但在其他实施例中，也可以设置为其他数量，例如2个、4个或5个等。参考图3(b)，铜图形层320包括第一金属区域和位于第一金属区域内的至少一个第一开口322，第一金属区域包括被第一开口322间隔开的、多个呈矩形且平行排列的金属条324，且所述金属条324的数量不少于铝图形层310中的第二开口312的数量。在一些实施例中，铜图形层320中的金属条324的数量与铝图形层310中的第二开口312的数量相等。需要指出的是，虽然图3(b)中示出的多个金属条324之间相互间隔开分离，但它们在未示出之处通过第一金属区域的其它部分连接在一起。这样，当通过电连接到该第一金属区域的焊盘向第一金属区域施加测试电压时，该第一金属区域的所有位置基本具有相同的测试电压。
接着参考图3(c)，图3(c)示出了铝图形层310与铜图形层320在检测结构中的相对位置关系。为了清楚起见，图3(c)中未示出金属间介质层，仅示出了铝图形层310中的第二开口312与铜图形层320中的金属条324之间的位置关系，并且使用阴影部分示出了铝图形层310中第二金属区域314与铜图形层中金属条324的重叠区域。如图所示，每个第二开口312在铜图形层320上的投影分别在对应的一个金属条324之内，但每个第二开口的两个长边的投影到对应金属条的最近外边缘的距离D35和D36不相等，例如D35＝0～0.5μm，D36＝2～3μm。也就是说，铜图形层320中的金属条324与铝图形层310中的开口312并不对称，即，金属条324的沿长边方向的对称轴与对应的第二开口312的沿长边方向的对称轴不重合。本实施例中，第二开口312的宽度与版图设计规则中的最小间隔接近，而长度远大于宽度；在受热膨胀时，由于介质层和金属层之间的热膨胀系数差异导致的应力会使得介质层受到两面金属层的挤压，并且该应力会在狭长的第二开口312内积累，并沿着第二开口312的边缘达到最大值；此外，由于下层金属层相对于上层金属层不对称，可以进一步使得应力非对称分布，在第二开口的某个长边上更大，更容易在介质层中形成缺陷，有利于对介质层中缺陷的监控。
在另一实施例中，参考图4(a)和图4(b)，图4(a)示出了作为第二导电图形层的铝图形层410，图4(b)示出了铝图形层410与铜图形层在检测结构中的相对位置关系。如图4(a)所示，铝图形层410包括连续的第二金属区域414和位于第二金属区域414内多个第二开口412。多个第二开口412为矩形且沿其长边平行排列，每个第二开口412的宽度D41为1～1.2×A、长度D42为3～10×A，相邻两个第二开口412之间的间距D43为0.7～1×B，第二金属区域414的外边缘到最近第二开口412的距离D44也为0.7～1×B。
本实施例中的铜图形层与图3(b)中所示的铜图形层类似，因此不再单独示出，仅在图4(b)中示出了铜图形层中的两个呈矩形且平行排列的金属条424与铝图形层中第二开口412的位置关系。如图4(b)所示，每个第二开口412的短边所在的两个端部在铜图形层上的投影分别在两个金属条424内部，并且投影在两个金属条424内的两个端部的长度D45大于2×A。本实施例中，第二开口412的多个端部的投影位于铜金属条424内，由于介质层和金属层之间的热膨胀系数差异导致的应力会使得介质层会从三个方向金属层热膨胀后的挤压，并且该应力会积累并在第二开口412的顶端达到最大值；此外，由于第二开口412的端部投影在下层金属层内，该端部处介质层和下层金属层的黏附力更差，更容易在介质层中形成缺陷，有利于对介质层中缺陷的监控。
在又一实施例中，参考图5(a)和图5(b)，图5(a)示出了作为第二导电图形层的铝图形层510，图5(b)示出了铝图形层510与铜图形层在检测结构中的相对位置关系。如图5(a)所示，铝图形层510包括连续的第二金属区域514和位于第二金属区域514内的多个第二开口512。多个第二开口512为矩形且沿其长边方向排列为平行的至少两行，每个第二开口512的宽度D51为1～1.2×A、长度D52为3～10×A，不同行中两个第二开口512的距离最近的顶点在行方向上的距离D55为1～1.2×A、在垂直于行的方向上的距离D54为1～1.2×A，第二金属区域514的外边缘到最近第二开口512的距离D53为0.7～1×B。
本实施例中的铜图形层也与图3(b)中所示的铜图形层类似，因此不再单独示出，仅在图5(b)中示出了铜图形层中的两个呈矩形且平行排列的金属条524与铝图形层中第二开口512的位置关系。如图5(b)所示，每个行中第二开口512在第一导电图形层上的投影分别在对应的一个金属条524内，并且每个第二开口512的两个长边在第一导电图形层上的投影到对应金属条524的最近外边缘的距离D56和D57分别为0至0.5μm和2至3μm。即铜图形层中的金属条524与铝图形层中的开口512并不对称，即，金属条524的沿长边方向的对称轴与每个第二开口512的沿长边方向的对称轴不重合。本实施例中，两个第二开口512的顶点之间的距离接近于设计规则中的最小间隔，由于版图或图形效应，因热膨胀系数差异导致的应力会在两顶点之间累积并达到极值；此外，由于这两个顶点也投影在下层金属层内，顶点处的介质层和下层金属层的黏附力更差，更容易在介质层中形成缺陷，有利于对介质层中缺陷的监控。
在又一实施例中，参考图6(a)和图6(b)，图6(a)示出了作为第二导电图形层的铝图形层610，图6(b)示出了铝图形层610与铜图形层在检测结构中的相对位置关系。如图6(a)所示，铝图形层610包括连续的第二金属区域614和位于第二金属区域614内的多个第二开口612。多个第二开口612为矩形，并且组成至少两个子图形，每个子图形包括四个第二开口612且该四个第二开口612以90度为旋转角旋转对称(在图6(a)所示的实施例中，两个子图形共用了一个第二开口612)。每个第二开口612的宽度D61为1～1.2×A、长度D62为2～5×A，相邻两个第二开口612的距离最近的顶点在水平方向上的距离D65为1～1.2×A、在垂直方向上的距离D64为1～1.2×A，第二金属区域614的外边缘到最近第二开口612的距离D63为0.7～1×B。
本实施例中的铜图形层也与图3(b)中所示的铜图形层类似，因此不再单独示出，而仅在图6(b)中示出了铜图形层中的一个金属条624与铝图形层中第二开口612的位置关系。如图6(b)所示，多个第二开口612构成两个子图形，每个子图形中在同一直线上的两个第二开口612在第一导电图形层上的投影在一个金属条624内，另外两个第二开口612中的每一个在第一导电图形层上的投影有一个端部在该金属条624内、而另一个端部在该金属条624外，并且投影在该金属条624内的两个端部的长度D66大于2×A。本实施例中，进一步考虑了4个第二开口612相互之间接近的情形，由于版图或图形效应，因热膨胀系数差异导致的应力会在4个第二开口612的端部之间累积并达到极值；此外，由于这四个端部也投影在下层金属层内，端部处的介质层和下层金属层的黏附力更差，更容易在介质层中形成缺陷，有利于对介质层中缺陷的监控。
需要说明的是，在图3(a)-图6(b)所示的实施例中，用于检测金属间介质层缺陷的导电层-介质层-导电层的叠层结构还包括用于电学测试的第一测试焊盘和第二测试焊盘，其中第一测试焊盘连接到第一导电图形层中的连续的第一金属区域，第二测试焊盘连接到第二导电图形层中的连续的第二金属区域。第一导电图形层和第二导电图形层之间的介质层可以为氧化硅或者低k材料，并且在第一导电图形层和第二导电图形层之间、或者至少在第一金属区域与第二金属区域重叠的部分之间，没有形成通孔并且没有进行冗余填充(dummy insertion)和圆角处理(corner rounding treatment)，从而使得晶圆上的金属间介质层缺陷(如果存在的话)更可能产生在检测结构中，以便于测试。
上文结合图3(a)-图6(b)描述了本发明的用于检测金属间介质层缺陷的导电层-介质层-导电层的叠层结构的多个实施例。但应当理解，图中所给出图形的形状和尺寸都是示例性的，本领域技术人员可以根据具体应用进行调整。另外，图3(a)-图3(c)、图4(a)-图4(b)、图5(a)-图5(b)、图6(a)-图6(b)的实施例给出了多种不同的测试结构，在具体应用中，可以选择其中一种或多种的组合进行使用，或者将其中一种或多种的组合作为一个整体测试单元的最小重复结构进行使用。
另外，本发明还提供了一种用于检测金属间介质层缺陷的结构的形成方法。该方法使用上文描述的叠层结构中的第一导电图形层和第二导电图形层来对介质层中是否存在缺陷进行检测。
参考图7，其示出了本发明一实施例中的一种用于检测金属间介质层缺陷的方法。在步骤S702中，提供衬底，衬底上形成有用于检测金属间介质层缺陷的导电层-介质层-导电层的叠层结构。该用于检测金属间介质层缺陷的叠层结构包括：介质层，其位于衬底上；第一导电图形层，其位于介质层的一侧，其中第一导电图形层第一金属区域和位于第一金属区域中的至少一个第一开口；和第二导电图形层，其位于介质层的与第一导电图形层相对的另一侧，其中第二导电图形层包括第二金属区域和位于第二金属区域中的多个第二开口；其中，介质层使得第一金属区域和第二金属区域相互隔离，并且该至少一个第一开口和该多个第二开口被设置为使得第二金属区域在所述第一导电图形层上的投影与第一金属区域至少部分重叠。该叠层结构还包括连接到第一金属区域到第一测试焊盘，和连接到第二金属区域到第二测试焊盘。该叠层结构的进一步细节可以参考上文描述，此处不再赘述。
在步骤S704中，对第一金属区域和第二金属区域施加不同的测试电压；检测所述第一金属区域和所述第二金属区域之间的电流。例如，可以通过上述的第一测试焊盘和第二测试焊盘进行施加测试电压和监测电流的步骤。接着在步骤S706中，基于该电流判断介质层中是否存在缺陷。
具体地，在一些实施例中，可以使得两个测试焊盘之间的电位差由0开始逐步上升，并测试两个测试焊盘之间的电流，当电流急剧上升时，两个测试焊盘之间的电位差可以认为是金属间介质层的击穿电压。将测量得到的击穿电压与阈值范围进行比较，当击穿电压小于上述阈值时，则认为第一导电图形层和第二导电图形层之间的金属间介质层中存在缺陷。这是因为在介质层缺陷发生后，金属(铜)将扩散进入，形成导电通路或降低有效隔离距离。上述的阈值范围可以根据具体工艺和介质材料确定，也可以通过测试由其它途径确定的没有缺陷的金属间介质层的击穿电压而确定，例如，上述的阈值范围可以是20至50伏。
在另一些实施例中，可以在两个测试焊盘之间的施加预设的测试电压，并保持电压值不变，测试两个测试焊盘之间的电流随时间的变化。如果金属间介质层中存在缺陷，金属(铜)将扩散进入，在金属间介质层中形成导电通道。这种情况下，如果随着加压测试的时间的增长，测试电流增大明显，则说明金属间介质层的绝缘性能有较大幅度的下降，金属间介质层中存在缺陷。
需要说明的是，虽然以上实施例中给出了基于本发明的测试结构使用电学方法来测试金属间介质层中缺陷的方法，但本发明不限于此。例如，在一些实施例中，还可以对通过光学或电子显微镜观察的方法，对第一导电图形层和第二导电图形层之间的介质层进行检测，判断该金属间介质层中是否存在缺陷。
进一步地，本发明还提供了一种半导体晶圆，该半导体晶圆包括：衬底，以及形成于衬底中的多个半导体器件；互连结构，其用于互连所述半导体器件；隔离层，其用于对所述互连结构不同部分进行电学隔离；以及根据上文所描述的用于检测金属间介质层缺陷的导电层-介质层-导电层的叠层结构。其中，半导体晶圆中的互连结构包括与叠层结构中第一导电图形层位于同一层的第一子结构以及与第二导电图形层位于同一层的第二子结构，隔离层包括位于互连结构的第一子结构和第二子结构之间的子层。上述的第一子结构和第二子结构用于实现对晶圆中半导体器件的电学互连，例如向半导体器件提供电源或实现信号传递等。上述的叠层结构的具体形状可以参考上文的描述，例如结合图3(a)-图3(c)、图4(a)-图4(b)、图5(a)-图5(b)、图6(a)-图6(b)的具体描述，此处不再赘述。
在上述半导体晶圆中，互连结构中的第一子结构和第二子结构与用于测试的叠层结构中的第一导电图形层和第二导电图形层分别位于同一层，而隔离层中也包括了位于互连结构的第一子结构和第二子结构之间的子层，也就是说，它们的结构与用于测试的导电层-介质层-导电层叠层结构具有对应关系。进一步地，在实际的晶圆制造工艺中，这两者也是以相同的制造工艺和相同的厚度形成在衬底上，并且经历了相同的热处理过程，那么它们的机械和电学性能也具有相似性。通过使用上文描述的测试方法对更容易产生介质层缺陷的叠层结构进行测试，基于对叠层结构中金属间介质层中有没有产生缺陷进行的判断，就可以推测出隔离层的位于互连结构的第一子结构和第二子结构之间的隔离结构子层(其实际上也为金属间介质层)中有没有缺陷。与现有芯片设计中所使用的规则和图形相比，本申请实施例中所公开的叠层结构和检测方法，可以大大提高对由应力导致的缺陷的可监控性和检测准确性；另外，由于介质层中的缺陷(开裂)很难在后续芯片正常测试过程中发现，本申请实施例中所公开的叠层结构和检测方法还可以减少缺陷芯片流向终端客户端的几率。
参考图8和图9，图8示出了在一实施例中的半导体晶圆900，图9是图8的局部放大图。如图所示，半导体晶圆900可以包括多个芯片区域，例如区域902、904、906和908，以及位于芯片区域之间的切割槽区域，例如区域910和912。在一个晶圆上，通常会形成成百上千的芯片，它们之间会留有一定的间隙，例如60μm至150μm，此间隙即称为切割槽。半导体制造工艺完成并经过测试芯片测试后，将这些芯片沿切割槽从晶圆上切割下来，形成单独的芯片。在一些实施例中，本发明的半导体器件位于芯片区域内，用于检测金属间介质层缺陷的结构位于切割槽区域内，可以节约芯片面积。在另一些实施例中，本发明的半导体器件和用于检测金属间介质层缺陷的结构也可以均位于芯片区域。
那些本技术领域的一般技术人员可以通过研究说明书、公开的内容及附图和所附的权利要求书，理解和实施对披露的实施方式的其他改变。在权利要求中，措词“包括”不排除其他的元素和步骤，并且措辞“一”、“一个”不排除复数。在本申请的实际应用中，一个零件可能执行权利要求中所引用的多个技术特征的功能。权利要求中的任何附图标记不应理解为对范围的限制。

Claims (30)

1.一种用于检测金属间介质层缺陷的导电层-介质层-导电层的叠层结构，其特征在于，包括：
介质层，其位于衬底上；
第一导电图形层，其位于所述介质层的一侧，其中所述第一导电图形层包括第一金属区域和位于所述第一金属区域中的至少一个第一开口；和
第二导电图形层，其位于所述介质层的与所述第一导电图形层相对的另一侧，其中所述第二导电图形层包括第二金属区域和位于所述第二金属区域中并被所述第二金属区域包围的多个第二开口；
其中，所述介质层使得所述第一金属区域和所述第二金属区域相互隔离，并且所述至少一个第一开口和所述多个第二开口被设置为使得所述第二金属区域在所述第一导电图形层上的投影与所述第一金属区域至少部分重叠。
2.根据权利要求1所述的叠层结构，其特征在于，所述多个第二开口为矩形且沿其长边方向平行排列，所述第一金属区域包括多个呈矩形且平行排列的金属条，并且每个第二开口在所述第一导电图形层上的投影分别在对应的一个金属条内。
3.根据权利要求2所述的叠层结构，其特征在于，每个第二开口的宽度为设计规则中最小间隔的1至1.2倍，相邻两个第二开口之间的间距为所述设计规则中最大线宽的0.5至1倍，所述第二金属区域的外边缘到最近第二开口的距离为所述设计规则中最大线宽的0.7至1倍，并且每个所述第二开口的两个长边在所述第一导电图形层上的投影到对应金属条的最近外边缘的距离分别为0至0.5μm和2至3μm。
4.根据权利要求1所述的叠层结构，其特征在于，所述多个第二开口为矩形且沿其长边方向平行排列，所述第一金属区域包括至少两个平行排列的金属条，每个所述第二开口的短边所在的两个端部在所述第一导电图形层上的投影分别在两个金属条内部。
5.根据权利要求4所述的叠层结构，其特征在于，每个第二开口的宽度为设计规则中最小间隔的1至1.2倍、长度为所述设计规则中最小间隔的3至10倍，相邻两个第二开口之间的间距为所述设计规则中最大线宽的0.7至1倍，所述第二金属区域的外边缘到最近第二开口的距离为所述设计规则中最大线宽的0.7至1倍，并且投影在所述两个金属条内的所述两个端部的长度大于所述设计规则中最小间隔的2倍。
6.根据权利要求1所述的叠层结构，其特征在于，所述多个第二开口为矩形且沿其长边方向排列为平行的至少两行，并且每个行中第二开口在所述第一导电图形层上的投影分别在对应的一个金属条内。
7.根据权利要求6所述的叠层结构，其特征在于，每个第二开口的宽度为设计规则中最小间隔的1至1.2倍、长度为所述设计规则中最小间隔的3至10倍，不同行中两个第二开口的距离最近的顶点在行方向上的距离为所述设计规则中最小间隔的1至1.2倍、在垂直于行的方向上的距离为所述设计规则中最小间隔的1至1.2倍，所述第二金属区域的外边缘到最近第二开口的距离为所述设计规则中最大线宽的0.7至1倍，并且每个所述第二开口的两个长边在所述第一导电图形层上的投影到对应金属条的最近外边缘的距离分别为0至0.5μm和2至3μm。
8.根据权利要求1所述的叠层结构，其特征在于，所述多个第二开口为矩形，所述多个第二开口组成至少两个子图形，每个子图形包括四个第二开口且所述四个第二开口以90度为旋转角旋转对称；每个子图形中在同一直线上的两个第二开口在所述第一导电图形层上的投影在一个金属条内，另外两个第二开口中的每一个在所述第一导电图形层上的投影有一个端部在所述一个金属条内、而另一个端部在所述一个金属条外。
9.根据权利要求8所述的叠层结构，其特征在于，每个第二开口的宽度为设计规则中最小间隔的1至1.2倍、长度为所述设计规则中最小间隔的2至5倍，相邻两个第二开口的距离最近的顶点在水平方向上的距离为所述设计规则中最小间隔的1至1.2倍、在垂直方向上的距离为所述设计规则中最小间隔的1至1.2倍，所述第二金属区域的外边缘到最近第二开口的距离为所述设计规则中最大线宽的0.7至1倍，并且投影在所述一个金属条内的两个端部的长度大于所述设计规则中最小间隔的2倍。
10.根据权利要求1所述的叠层结构，其特征在于，所述第二开口的至少一个边缘投影在所述第一金属区域内部。
11.根据权利要求1所述的叠层结构，其特征在于，相对于所述介质层，所述第一导电图形层位于所述第二导电图形层的下方。
12.根据权利要求1所述的叠层结构，其特征在于，所述第一导电图形层包括铜，所述第二导电图形层包括铝。
13.根据权利要求1所述的叠层结构，其特征在于，所述第二金属区域在所述第一导电图形层上的投影与所述第一金属区域重叠的区域对应的所述介质层的部分中不具有通孔。
14.一种半导体晶圆，其特征在于，包括：
衬底，以及形成于所述衬底中的多个半导体器件；
互连结构，其用于互连所述半导体器件；
隔离层，其用于对所述互连结构不同部分进行电学隔离；以及
根据权利要求1至13中任一项所述的叠层结构，
其中，所述互连结构包括与所述第一导电图形层位于同一层的第一子结构以及与所述第二导电图形层位于同一层的第二子结构，所述隔离层包括位于所述互连结构的第一子结构和第二子结构之间的子层。
15.根据权利要求14所述的半导体晶圆，其特征在于，所述的半导体晶圆包括多个芯片区域和位于所述多个芯片区域之间的切割槽区域，所述半导体器件、互连结构和隔离层位于所述芯片区域内，所述叠层结构位于所述切割槽区域内。
16.一种用于检测金属间介质层缺陷的方法，其特征在于，包括：
提供衬底；
在所述衬底上形成用于检测金属间介质层缺陷的导电层-介质层-导电层的叠层结构，所述叠层结构包括：
介质层，其位于衬底上；
第一导电图形层，其位于所述介质层的一侧，其中所述第一导电图形层包括第一金属区域和位于所述第一金属区域中的至少一个第一开口；和
第二导电图形层，其位于所述介质层的与所述第一导电图形层相对的另一侧，其中所述第二导电图形层包括第二金属区域和位于所述第二金属区域中并被所述第二金属区域包围的多个第二开口；
其中，所述介质层使得所述第一金属区域和所述第二金属区域相互隔离，并且所述至少一个第一开口和所述多个第二开口被设置为使得所述第二金属区域在所述第一导电图形层上的投影与所述第一金属区域至少部分重叠；以及
测试所述第一导电图形层和所述第二导电图形层以检测所述介质层中的缺陷。
17.根据权利要求16所述的方法，其特征在于，测试所述第一导电图形层和所述第二导电图形层以检测所述介质层中的缺陷包括：
对所述第一金属区域和所述第二金属区域施加不同的测试电压；
检测所述第一金属区域和所述第二金属区域之间的电流；以及
基于所述电流判断所述介质层中是否存在缺陷。
18.根据权利要求16所述的方法，其特征在于，所述多个第二开口为矩形且沿其长边方向平行排列，所述第一金属区域包括多个呈矩形且平行排列的金属条，并且每个第二开口在所述第一导电图形层上的投影分别在对应的一个金属条内。
19.根据权利要求18所述的方法，其特征在于，每个第二开口的宽度为设计规则中最小间隔的1至1.2倍，相邻两个第二开口之间的间距为所述设计规则中最大线宽的0.5至1倍，所述第二金属区域的外边缘到最近第二开口的距离为所述设计规则中最大线宽的0.7至1倍，并且每个所述第二开口的两个长边在所述第一导电图形层上的投影到对应金属条的最近外边缘的距离分别为0至0.5μm和2至3μm。
20.根据权利要求16所述的方法，其特征在于，所述多个第二开口为矩形且沿其长边方向平行排列；所述第一金属区域包括至少两个平行排列的金属条，每个所述第二开口的短边所在的两个端部在所述第一导电图形层上的投影分别在两个金属条内部。
21.根据权利要求20所述的方法，其特征在于，每个第二开口的宽度为设计规则中最小间隔的1至1.2倍、长度为所述设计规则中最小间隔的3至10倍，相邻两个第二开口之间的间距为所述设计规则中最大线宽的0.7至1倍，所述第二金属区域的外边缘到最近第二开口的距离为所述设计规则中最大线宽的0.7至1倍，并且投影在所述两个金属条内的所述两个端部的长度大于所述设计规则中最小间隔的2倍。
22.根据权利要求16所述的方法，其特征在于，所述多个第二开口为矩形且沿其长边方向排列为平行的至少两行，并且每个行中第二开口在所述第一导电图形层上的投影分别在对应的一个金属条内。
23.根据权利要求22所述的方法，其特征在于，每个第二开口的宽度为设计规则中最小间隔的1至1.2倍、长度为所述设计规则中最小间隔的3至10倍，不同行中两个第二开口的距离最近的顶点在行方向上的距离为所述设计规则中最小间隔的1至1.2倍、在垂直于行的方向上的距离为所述设计规则中最小间隔的1至1.2倍，所述第二金属区域的外边缘到最近第二开口的距离为所述设计规则中最大线宽的0.7至1倍，并且每个所述第二开口的两个长边在所述第一导电图形层上的投影到对应金属条的最近外边缘的距离分别为0至0.5μm和2至3μm。
24.根据权利要求16所述的方法，其特征在于，所述多个第二开口为矩形，所述多个第二开口组成至少两个子图形，每个子图形包括四个第二开口且所述四个第二开口以90度为旋转角旋转对称；每个子图形中在同一直线上的两个第二开口在所述第一导电图形层上的投影在一个金属条内，另外两个第二开口中的每一个在所述第一导电图形层上的投影有一个端部在所述一个金属条内、而另一个端部在所述一个金属条外。
25.根据权利要求24所述的方法，其特征在于，每个第二开口的宽度为设计规则中最小间隔的1至1.2倍、长度为所述设计规则中最小间隔的2至5倍，相邻两个第二开口的距离最近的顶点在水平方向上的距离为所述设计规则中最小间隔的1至1.2倍、在垂直方向上的距离为所述设计规则中最小间隔的1至1.2倍，所述第二金属区域的外边缘到最近第二开口的距离为所述设计规则中最大线宽的0.7至1倍，并且投影在所述一个金属条内的两个端部的长度大于所述设计规则中最小间隔的2倍。
26.根据权利要求16所述的方法，其特征在于，所述第二开口的至少一个边缘投影在所述第一金属区域的内部。
27.根据权利要求16所述的方法，其特征在于，相对于所述介质层，所述第一导电图形层位于所述第二导电图形层的下方。
28.根据权利要求16所述的方法，其特征在于，所述第一导电图形层包括铜，所述第二导电图形层包括铝。
29.根据权利要求16所述的方法，其特征在于，所述叠层结构位于半导体晶圆的切割槽区域内。
30.根据权利要求16所述的方法，其特征在于，所述第二金属区域在所述第一导电图形层上的投影与所述第一金属区域重叠的区域对应的所述介质层的部分中不具有通孔。
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