KR100538725B1 - 다층 배선을 갖는 반도체 집적 회로 장치 - Google Patents

다층 배선을 갖는 반도체 집적 회로 장치 Download PDF

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Abstract

다층 배선의 상부 및 하부 배선을 서로 접속시키는 하나의 비아 콘택트가, 하부 배선의 폭 또는 체적이 주어진 값 이하일 때 제공된다. 하부 배선의 폭 또는 체적이 주어진 값보다 클 때, 하부 배선에 포함된 보이드들의 유효 확산 영역에, 각각 주어진 값 이하인 규칙적인 간격으로 복수의 비아 콘택트가 배열된다.

Description

다층 배선을 갖는 반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE HAVING MULTILEVEL INTERCONNECTION}
본 발명은 다층 배선 구조를 갖는 반도체 집적 회로 장치에 관한 것이다. 더 특정하게는, 구리 또는 구리를 주성분으로 하는 재료로 만들어진 다층 배선 수단의 배선부 및 비아 콘택트를 형성하기 위한 디자인 룰(design rule)에 관한 것이다. 본 발명은 예로, 상보형 절연 게이트 반도체 집적 회로(CMOS LSI)에 응용된다.
종래 사용되었던 알루미늄 대신에, 배선부 및 비아 콘택트의 저항을 감소시키고 LSI의 신뢰성을 향상시키기 위하여 구리가 다층 배선 구조를 갖는 LSI 용의 배선 재료로서 사용되었다.
그러나, 구리로 만들어진 배선부 또는 비아 콘택트가 특정 형태를 가질 때에는, LSI의 제조 과정 중에서 야기되는 스트레스 마이그레이션(stress migration) 때문에 콘택트 불량이 일어나서 LSI의 신뢰성을 떨어뜨린다는 점이 밝혀졌다.
큰 폭을 갖는 하부 배선부가 단일의 비아 콘택트를 통해서 상부 배선부에 전기적 접속되도록 구성된 CMOS LSI 에서 특히 콘택트 불량이 자주 발생한다는 점이 밝혀졌다.
큰 폭을 갖는 하부 배선부가 상기에서 기술된 대로 비아 콘택트를 통해서 상부 배선부에 전기적 접속되도록 구성된 반도체 집적 회로 장치에서, 콘택트 불량이 일어나는 것을 방지하여 반도체 집적 회로 장치의 신뢰성을 향상시키는 것이 필요하다.
본 발명의 한 양태에 따라서, 구리를 주성분으로 함유하는 재료로 이루어지고 주어진 폭, 길이, 두께 및 체적을 갖는 제1 배선과, 구리를 주성분으로 함유하는 재료로 이루어지고 상기 제1 배선 위에 제공된 제2 배선과, 구리를 주성분으로 함유하는 재료로 이루어지고 상기 제1 배선 및 상기 제2 배선을 상호 전기적으로 접속시키는 적어도 하나의 비아 콘택트 -상기 적어도 하나의 비아 콘택트는, 상기 제1 배선의 폭과 체적 중 하나가 주어진 값 이하일 때 제공되는 하나의 비아 콘택트, 및 상기 제1 배선의 폭과 체적 중 하나가 주어진 값보다 클 때 상기 제1 배선의 소정 영역에 각각 주어진 값 이하인 규칙적인 간격으로 배열되는 복수의 비아 콘택트를 포함함- 를 포함하는 반도체 집적 회로 장치가 제공된다.
본 발명의 실시예가 첨부 도면을 참조하여 설명된다. 도면들에서 동일한 소자들은 동일한 참조 번호로 표시될 것이고 이들에 대한 설명은 반복되지 않을 것이다.
도1은 둘 모두가 다층 배선 구조를 갖는 LSI에서 구리 또는 구리를 주성분으로 갖는 재료로 만들어진 배선부 및 비아 콘택트의 형태의 한 예를 도시한 도면이다.
구리 또는 구리를 주성분으로 갖는 재료로 만들어진, 하부 배선부(91)는 폭 W, 길이 L, 및 두께 D를 갖는다. 구리 또는 구리를 주성분으로 갖는 재료로 만들어진 상부 배선부(92)는 하부 배선부(91) 상에 제공된다. 상부 및 하부 배선부(92,91)는 구리 또는 구리를 주성분으로 갖는 재료로 만들어진 비아 콘택트(92a)를 통해서 서로 전기적 접속된다.
비아 콘택트(92a)를 통해 상부 배선부(92)가 하부 배선부(91)에 전기적 접속되도록 구성된 상기 LSI에서 (그 폭 W는 비교적 크나 소정값보다는 작다), LSI가 고온 테스트를 받을 때 콘택트 불량이 스트레스 마이그레이션으로 인해 발생한다는 점이 판명되었다.
도2는 배선 폭에 대한 불량율 관계의 한 예를 도시한 도면이다. 불량율은 도1에 도시된 대로 하부 배선부, 상부 배선부, 및 비아 콘택트를 포함하는 다층 배선부를 구비한 CMOS LSI에 대해 300 시간 동안 225℃ 에서 스트레스 마이그레이션 테스트를 수행하여 획득되었다. 도2에서 수직축은 누적 불량율(A.U.)를 의미하고, 수평축은 하부 배선부의 폭 W(㎛)를 의미한다.
도2에 도시된 예는 다음과 같이 하여 얻어졌다. 도1에 도시된 대로, 그 각각이 하나의 비아 콘택트(92a)에 접속된 400개의 하부 배선부가 준비되었다. 비아 콘택트(92a)를 통해 이런 배선부(91)를 접속함으로써 형성된 배선체인이 샘플로 규정된다. 길이 L(10 ㎛, 20 ㎛, 30 ㎛, 50 ㎛, 100 ㎛) 은 파라미터로서 사용된다. 불량율은 폭 W가 가변될 때 각각의 길이 L에 대해 측정된다.
측정 결과에 따르면, 길이 L이 10㎛ 이거나 더 클 때, 불량율은 폭W가 2㎛를 초과할 때 발생하기 시작하고 불량율은 W가 더 커질 때 증가한다.
도3은 도1에 도시된 하부 배선부에 접속된 비아 콘택트(92a)의 콘택트 불량의 불량 모델을 예시한다. 하부 및 상부 배선부 (91, 92), 및 비아 콘택트(92a)는 각각 구리 또는 구리를 주성분으로 하는 재료로 만들어진다.
상기 콘택트 불량를 일으키는 메커니즘은 다음과 같이 설명될 수 있다. 예로 SiO2 및 PSG (phosphorussilicate glass)로 만들어지는 층간 절연막은 하부 및 상부 배선부(91 및 92) 사이에 형성된다. 비아 콘택트 홀은 예로 리액티브 이온 에칭(RIE)을 사용하여 층간 절연막에 형성된다. 그후, 비아 콘택트 홀의 기저에 대응하는 하부 배선부(91)는 비아 콘택트 홀을 형성하기 위한 에칭, 비아 콘택트 홀이 형성된 후의 열처리, 및 등등의 요인으로 인해 손상되거나 스트레스를 받게된다. 결과적으로 하부 배선부(91)의 구리 입자가 비아 콘택트 홀이 형성된 후의 어닐링에 의해 성장되었을 때, 하부 배선부(91)의 보이드는 영역(93) 내에 집중된다. 영역(93)은, 손상되고 또는 스트레스를 받고 또는 그와 같은 것을 겪는 비아 콘택트 홀 아래에 형성되거나 비아 콘택트의 기저에 형성된다. 영역(93)에 집중된 보이드는 콘택트 불량를 일으킨다.
구리 또는 구리를 주성분으로 하는 재료로 만들어진 배선부 또는 비아 콘택트가 특정 형태를 가질 때 또는 큰 폭을 갖는 하부 배선부가 하나의 비아 콘택트를 통해 상부 배선부에 전기적 접속되었을 때, 콘택트 불량이 제조 과정에서의 고온 처리로 인해 발생하여 LSI의 신뢰성을 떨어뜨린다.
큰 폭을 갖는 하부 배선부가 비아 콘택트를 통해 상부 배선부에 전기적 접속되도록 구성된 CMOS LSI에서 콘택트 불량이 일어나는 것을 방지하고 LSI의 신뢰성을 향상시키는 것이 필요하다.
본 발명의 발명자는 다음을 연구하여 발명하였다. 반도체 기판과, 그 위에 형성되고 구리 또는 구리를 주성분으로 하는 재료로 만들어진 상부 및 하부 배선부 및 비아 콘택트를 갖는 다층 배선부를 포함하는 반도체 집적 회로 디바이스에서, 상부와 하부 배선부를 접속하는 비아 콘택트의 콘택트 불량은 아래에 설명하는 대로 배선부 및 비아 콘택트의 형태 등등의 것들에 좌우된다.
(1) 콘택트 불량는 하부 배선부의 폭과 두께에 좌우된다.
(2) 또다른 광폭 배선부가 하부 배선부의 한 단부와 접촉하여 이들이 서로 같은 평면에 배치되도록 형성되는 경우에, 콘택트 불량은 전술의 광폭 배선부의 폭 및 두께에 좌우된다.
(3) 콘택트 불량는 비아 콘택트의 지름에 좌우된다.
(4) 콘택트 불량는 하부 배선부 및 비아 콘택트를 형성하는 열처리 단계에 좌우된다.
본 발명에 따른 반도체 집적 회로 디바이스에 있어서, 콘택트 불량를 회피하기 위해 다음의 디자인 룰이 채택된다.
(1) 하부 배선부 용의 비아 콘택트의 개수는 하부 배선의 폭 및 두께에 따라서 가변된다.
(2) 다수의 비아 콘택트가 하부 배선부와 접촉되었을 때, 이들은 소정 영역 내의 인접 콘택트들 사이의 간격이 소정값보다 크게 되지 않도록 배치된다.
(3) 한 배선부가 하부 배선부의 한 단부와 접촉하여 이들이 서로 같은 평면에 배치되도록 형성되는 경우에, 하부 배선의 비아 콘택트의 개수는 전술의 배선부의 폭 또는 두께에 따라 가변된다.
(4) 상부 및 하부 배선부 사이에 제공된 비아 콘택트의 지름은 하부 배선부의 폭에 따라서 설정된다.
도4는 본 발명의 실시예에 따른 CMOS LSI의 개략 단면도이다. CMOS LSI는 예로, 절연체 상의 실리콘(SOI) 형 LSI 일 수 있고, 구리 또는 구리를 주성분으로 하는 재료로 만들어진 다층 배선 구조를 갖는다. 도4는 다층 배선 구조의 한 예로서 11 층의 배선구조를 도시하였다. 그러나, 본 발명은 이 배선 구조에 한정되지 않는다.
반도체 영역(11)은 절연막(도시 안됨)상에 형성되고 다수의 P 형 웰 및 N 형 웰을 포함한다. 반도체 영역(11)은 STI(shallow trench isolation)의 소자 분리 영역(12)에 의해 다수의 소자 영역들로 분할된다. MOS 트랜지스터의 게이트 산화막(13) 및 게이트 전극(14)은 각 소자 영역 상에 적층되고 MOS 트랜지스터의 소스 및 드레인 영역(15)은 각 소자 영역의 표면 영역 내에 형성된다. 또한, 절연막으로 만들어진 제1 층간막(16)은 귀결 구조의 전체 표면 상에 형성된다. 소스 및 드레인 영역(15)의 적어도 하나와 통신하는 콘택트 홀은 제1 층간막(16)내에 형성되고, 콘택트 플러그(17)는 콘택트 홀 내에 형성된다. 절연막으로 만들어진 제2 층간막(18)은 콘택트 플러그(17) 상에 형성된다.
배선 트렌치가 제2 층간막(18) 내에 형성되고 제1 금속 배선부(19)는 배선 트렌치 내에 형성된다. 제1 금속 배선부(19)는 콘택트 플러그(17)에 전기적 접속된다. 절연막으로 만들어진 제3 층간막(20)은 제1 금속 배선부(19)상에 형성된다.
비아 콘택트(21) 및 제2 금속 배선부(22)는 제3 층간막(20) 내에 형성된다. 비아 콘택트(21)는 제1 및 제2 금속 배선부(19, 22)에 전기적 접속된다.
도4에서 제3 층간막(20)보다 더 높은 위치에 형성된 층간막(절연막)은 참조 번호(23)에 의해 표시되고, 제2 금속 배선(22)보다 더 높은 위치에 형성된 금속 배선부는 참조 번호(24)에 의해 표시되고, 금속 배선부(24)와 그 상부의 금속 배선(24)을 접속하는 비아 콘택트는 참조 번호 (25)에 의해 표시된다.
도4에 도시된 CMOS LSI를 제조하는 방법이 도5a에서 도5d까지를 참조하여 설명된다.
도5a를 보면, 소자 분리 영역(12) 및 게이트 절연막(13), MOS 트랜지스터의 게이트 전극(14)과 소스 및 드레인 영역(15)가 형성되었다. 이후에 인 또는 붕소를 함유하는 CVD 산화막(SiO2)이 제1 층간막(16)에 피착되고, 제1 층간 막(16)은 CMP에 의해 평탄화된다. 그후, 콘택트 홀이 제1 층간막(16) 내에 개구되고, 콘택트 플러그(17)가 콘택트 홀 내에 매립된다. 이후에 제2 층간막(18)이 피착되고 트렌치(18a)가 제2 층간막(18) 내에 형성된다.
도5b를 참조하면, 구리가 그 사이에 배리어 금속(19a)이 개재되면서 트렌치(18a) 내에 매립된다. 귀결된 구조는 CMP에 의해 평탄화되어 제1 금속 배선부(19)를 형성한다. 이 경우에, 트렌치(18a)는 제1 금속 배선부(19)의 일부분이 콘택트 플러그(17)의 상부에 접촉되도록 처리된다.
도5c를 참조하면, 제3 층간막(20)이 피착되고, 비아 콘택트홀(20a) 및 트렌치(20b)가 예로 리액티브 이온 에칭법(RIE)에 의해 제3층간막(20) 내에 형성된다.
도5d를 참조하면, 구리가 배리어 금속(22a)이 그 사이에 개재되면서 비아 콘택트 홀(20a)및 트렌치(20b) 내에 매립되고, 그러고 나면 귀결 구조는 CMP에 의해 평탄화되어 비아 콘택트(21) 및 제2 금속 배선부(22)를 형성하게 된다. 이 경우에, 비아 콘택트 홀(20a) 및 트렌치(20b)는 제2 금속 배선부(22)의 일부분이 비아 콘택트(21)의 상부와 통신하도록 처리된다.
이후에, 도5c 및 도5d에 도시된 것과 동일한 단계가 반복되어 제2 금속 배선부(22) 보다 높은 위치에 있는 금속 배선부 및 비아 콘택트를 형성하게 된다.
도6에서 도9까지는 그 자신을 통해서 하부 배선부(31)가 도4에 도시된 CMOS LSI의 다층 배선부에 형성되어 있는 상부 배선부(32)에 전기적 접속되도록 하는 여러가지 형태의 비아 콘택트들의 예들을 예시하였다.
도6에서 도9까지에서 하부 배선부(31)의 디멘젼은 폭 W, 길이 L, 두께 D 에 의해 표시된다. 따라서, 하부 배선부(31)의 체적 S는 다음 식에 의해 주어진다:
S = W ×L ×D.
도6에 도시된 것처럼, 하나의 비아 콘택트(32a)는, 하부 배선부(31)를 상부 배선부에 접속하기 위하여, 그 폭 W가 주어진 값 X보다 작거나 같고 (W≤X) 그 체적 S는 주어지 값 이하인 값을 갖는 하부 배선부(31) 내에 형성된다.
폭 W의 주어진 값 X는 두께 D에 의해 좌우된다. 두께 D가 증가함에 따라 값 X는 감소할 필요가 있거나 배선이 얇아질 필요가 있다. 비아 콘택트(32a)의 지름 Z 가 증가함에 따라 값 X는 증가하거나 배선부가 두꺼워질 수 있다. 예로, L=20㎛ 이고, D= 0.25㎛ 일 때, 도11을 참조하여 후에 설명하겠지만, 주어진 값 X가 2㎛ 이하인 것이 측정 결과로부터 밝혀졌다.
그에 반하여, 도 7에 도시된 바와 같이, 하부 배선(31)을 상부 배선(32)에 접속시키기 위하여, 그 폭(W)이 주어진 값 X보다 크거나(W>X) 또는 그 체적(S)이 소정의 값보다 큰 하부 배선(31)의 소정 영역에, 각각 주어진 값 a 이하인 규칙적인 간격으로 복수개의 비아 콘택트(32a)(도 7에 도시된 예에서는 2개)가 배열된다.
상기 소정의 영역은 보이드 유효 확산 영역(void effective diffusion region)에 대응한다. 이 보이드 유효 확산 영역은, 예를 들면 도 5c에 도시된 비아 콘택트 홀(20a)을 형성하기 위한 에칭과 상기 홀이 개구된 후의 열 처리와 등등의 것에 기인하여 손상되거나 또는 스트레스를 받는 비아 콘택트의 저부 부근에서의 확산에 의해 Cu 배선(하부 배선) 내의 보이드들이 집중되는 영역이다. 만일 비아 콘택트가 보이드 유효 확산 영역에 형성되면, 접촉 불량이 생길 것이다. 보이드 유효 확산 영역은 복수의 비아 콘택트 중 최대 개수의 보이드들이 집중되는 하나의 비아 콘택트(리던던시 비아 콘택트)의 저부의 중심으로부터 반경 R까지의 거의 원형 영역으로 정의된다.
도 10은 Cu 배선 내의 보이드 유효 확산 영역을 설명하기 위한 평면도이다. 비아 콘택트(32a)의 저부의 중심으로부터의 반경 R은 비아 콘택트(32a)의 하부에 형성된 Cu 배선에 포함된 보이드들의 확산 계수 F 및 확산 시간 t의 양자에 의해 정의될 수 있다. 환언하면, 반경 R은 수학식: R = (F·t)0.5 로 주어진다. 확산 계수 F는 Cu 프로세스에 좌우되고 확산 시간 t는 가변되기 때문에, 보이드 유효 확산 영역의 반경 R은 반드시 결정될 수 있는 것은 아니다. 그러나, 예를 들면, 그것은 전형적으로 25㎛이다.
만일 복수의 비아 콘택트(32a)(도 7에 도시된 예에서는 2개)가 형성되면, 하부 배선(31)에 포함된 보이드들은 열 처리 시에 하나의 비아 콘택트의 저부 및 다른 하나의 비아 콘택트의 저부 아래에 불균일하게 분포되고 집중된다. 그러므로, 결국 최대 개수의 보이드들이 집중되는 비아 콘택트는 나머지 비아 콘택트들의 특성이 열화하는 것을 방지하고 CMOS LSI의 신뢰도가 저하되는 것을 방지하기 위한 리던던시 비아 콘택트의 역할을 하게 된다.
도 8에 도시된 예에서는, 그 폭(W1)이 주어진 값 X(예를 들면, 2㎛)보다 작고 그 체적(S1)이 주어진 값보다 작은 하부 배선(31)의 일단과 접촉하여 배선(31a)이 형성된다. 배선들(31 및 31a)은 서로 같은 평면에 있다. 만일 배선(31a)의 폭(W2)이 주어진 값 X 이하이거나 또는 그 체적(S2)이 주어진 값 이하이면, 도 8에 도시된 바와 같이, 하나의 비아 콘택트(32a)가 하부 배선(31)에 접속되는 비아 콘택트로서 형성된다.
도 9에 도시된 예에서는, 그 폭(W1)이 주어진 값 X(예를 들면, 2㎛) 이하이거나 또는 그 체적(S1)이 주어진 값 이하인 하부 배선(31)의 일단과 접촉하여 배선(31a)이 형성된다. 배선들(31 및 31a)은 서로 같은 평면에 있다. 만일 배선(31a)의 폭(W2)이 주어진 값 X보다 크거나 또는 그 체적(S2)이 주어진 값보다 크면, 도 9에 도시된 바와 같이, 하부 배선(31)에 접속되는 비아 콘택트로서 소정 영역 또는 반경 R을 갖는 원형 보이드 유효 확산 영역에, 각각 주어진 값 이상인 규칙적인 간격으로 복수의 비아 콘택트(32a)(이 예에서는 2개)가 배열된다.
도 8 및 도 9에 도시된 구조에서는, 하부 배선(31)에 형성된 비아 콘택트(32a)의 콘택트 위치로부터 하부 배선(31)과 같은 평면에 형성된 배선(31a)까지의 거리(T)가 짧을 경우, Cu 배선의 열 처리 시에 배선(31a) 내의 보이드들이 비아 콘택트(32a)의 콘택트 위치에 신속히 집중된다. 그에 반하여, 거리(T)가 길면, Cu 배선의 열 처리 시에 보이드들이 비아 콘택트(32a)에 천천히 집중된다. 거리(T)가 고정되면, 보이드들은 배선의 열 처리의 온도가 높아질수록 더욱 일찍 비아 콘택트의 콘택트 위치에 집중된다.
도 11은, 도 6 또는 도 8에 도시된 바와 같이, 하나의 비아 콘택트가 접속되는 하부 배선을 포함하는 다층 배선을 갖는 CMOS LSI에 대해 예를 들면 225℃에서 300 시간 동안 스트레스 마이그레이션 테스트(stress migration test)를 수행함으로써 얻어지는, 비아 콘택트의 직경(비아 직경)에 대한 불량률의 의존 관계의 예를 도시한다. 도 11에서, 수직축은 누적 불량(cumulative failure)(A.U.)을 나타내고 수평축은 비아 직경(Z)(㎛)을 나타낸다.
도 11에 도시된 특성은, 길이가 20㎛이고, 두께가 0.25㎛이고, 폭이 2㎛ 이상인 크기를 각각 갖고 하나의 비아 콘택트에 각각 접속되는 400개의 하부 배선(31)을 준비하고, 이들 배선을 비아 콘택트들을 통하여 접속시켜 배선 체인을 형성하고, 이 배선 체인을 샘플로서 정의하고, 비아 콘택트들의 직경(Z)이 변화할 때의 불량률을 측정하는 것에 의해 얻어진다.
따라서, 비아 직경(Z)이 0.2㎛ 내지 0.3㎛의 범위 내에 들면, 접촉 불량이 생기는 것을 충분히 방지할 수 있다는 것을 알 수 있다.
도 12는, 도 7 또는 도 9에 도시된 바와 같이, 2개의 비아 콘택트가 접속되는 하부 배선(31)을 포함하는 다층 배선을 갖는 CMOS LSI에 대해, 예를 들면 225℃에서 300 시간 동안 스트레스 마이그레이션 테스트를 수행함으로써 얻어지는, 배선 폭에 대한 불량률의 의존 관계의 예를 도시한다. 도 12에서, 수직축은 누적 불량(A.U.)을 나타내고 수평축은 하부 배선의 폭(W)(㎛)을 나타낸다.
도 12에 도시된 특성은, 0.2㎛의 직경을 각각 갖는 2개의 비아 콘택트에 각각 접속되고 0.25㎛의 두께를 각각 갖는 400개의 하부 배선(31)을 준비하고, 이들 배선을 비아 콘택트들을 통하여 접속시켜 배선 체인을 형성하고, 이 배선 체인을 샘플로서 정의하고, 하부 배선들(31)의 길이(L)를 파라미터들(10㎛, 20㎛, 30㎛, 50㎛, 100㎛)로서 이용하여, 각각의 길이(L)에 따라서 폭(W)이 변화할 때의 불량률을 측정하는 것에 의해 얻어진다.
측정 결과에 따르면, 2㎛ 내지 약 20㎛의 넓은 폭(W)의 범위에서 접촉 불량이 생기지 않고 따라서 배선의 폭에 대한 불량률의 의존 관계는 도 2에 도시된 것보다 훨씬 많이 향상된다는 것을 알 수 있다.
본 발명은 상기 실시예에 제한되지 않는다. 예를 들면, 도 7 및 도 8에서, 상부 및 하부 배선을 배선시키기 위하여 2개의 비아 콘택트가 형성된다. 그러나, 3개 이상의 비아 콘택트가 형성될 수도 있다. 상부 및 하부 배선 사이에 형성된 층간막의 재료는 SiO2로 제한되지 않는다. PSG(phosphorussilicate glass)나, 다른 재료, 또는 이들 재료의 적층막이 층간막용으로 사용될 수도 있다.
부가적인 이점 및 변형은 당업자라면 쉽게 알 수 있을 것이다. 그러므로, 광의의 측면에서의 본 발명은 여기에 도시되고 설명된 특정한 상세 내용 및 대표 실시예들에 제한되지 않는다. 따라서, 첨부된 특허청구범위 및 그 등가물에 의해 정의된 일반적인 발명 사상의 의미 또는 범위를 벗어나지 않고서 다양한 변형예가 이루어질 수 있을 것이다.
본원 발명의 구성에 따라서, 구리로 만들어진 배선부 또는 비아 콘택트가 특정 형태를 가질 때에도, LSI의 제조 과정 중에서 스트레스 마이그레이션(stress migration) 때문에 일어나는 콘택트 불량이 방지되어 LSI의 신뢰성이 보장된다.
또한, 큰 폭을 갖는 하부 배선부가 단일의 비아 콘택트를 통해서 상부 배선부에 전기적 접속되도록 구성된 CMOS LSI 에서 자주 발생하는 콘택트 불량도 방지될 수 있어서, 반도체 집적 회로 디바이스의 신뢰성이 향상된다.
도1은 CMOS LSI의 한 예를 도시한 투시도.
도2는 도1에 도시된 CMOS LSI의 배선폭에 따른 불량율 변화의 한 예를 도시한 그래프.
도3은 도1에 도시된 CMOS LSI의 불량 모델을 도시한 투시도.
도4는 본 발명의 실시예에 따른 CMOS LSI의 단면도.
도5A 내지 도5D는 도4에 도시된 CMOS LSI의 제조 공정을 순차족으로 도시한 단면도.
도6은 자신을 통해 도4에 도시된 CMOS LSI의 다층 배선의 상하부 배선이 이뤄지는 비아 콘택트 형태의 한 예를 도시한 투시도.
도7은 자신을 통해 도4에 도시된 CMOS LSI의 다층 배선의 상하부 배선이 이뤄지는 비아 콘택트 형태의 또다른 예를 도시한 투시도.
도8은 자신을 통해 도4에 도시된 CMOS LSI의 다층 배선의 상하부 배선이 이뤄지는 비아 콘택트 형태의 또다른 예를 도시한 투시도.
도9는 자신을 통해 도4에 도시된 CMOS LSI의 다층 배선의 상하부 배선이 이뤄지는 비아 콘택트 형태의 또다른 예를 도시한 투시도.
도10은 구리 배선에서의 보이드 유효 확산 영역을 설명하는 평면도.
도11은 하나의 비아 콘택트가 하부 배선부에 접속되는 도6 또는 도8에 도시된 CMOS LSI 에서의 비아 콘택트 지름에 대한 불량율의 관계의 한 예를 도시한 그래프.
도12는 하나의 비아 콘택트가 하부 배선부에 접속된 도7 또는 도9에 도시된 CMOS LSI에서의 배선 폭에 대한 불량율 관계의 한 예를 도시한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 영역
12 : 소자 분리 영역
13 : 게이트 산화막
14 : 게이트 전극
15 : 드레인 영역
16, 20, 23 : 층간막
17 : 콘택트 플러그
21, 25 : 비아 콘택트
19, 22, 24 : 금속 배선부

Claims (12)

  1. 반도체 기판 상에 Cu를 주성분으로 하는 다층 배선(a multilevel interconnection)이 형성된 반도체 집적 회로 장치로서,
    상기 다층 배선 중의 하층 배선(a lower interconnection)에 상층 배선(an upper interconnection)을 접속하는 비아 콘택트는, 상기 하층 배선의 배선 폭을 W, 막 두께를 D로 표현하면, 상기 W가 소정 값 이하의 경우는 1개 설치되고, 상기 W가 소정 값을 초과하는 경우는, 상기 하층 배선 내의 보이드가 비아 콘택트 저면부(a bottom)에 집중하는(centralize) 보이드 유효 확산 영역(a void effective diffusion region) 내에 복수개 설치되고,
    상기 W의 소정 값은 상기 D에 의존하고, 상기 D가 두꺼워지면 상기 W의 소정 값이 작아지고, 상기 D가 얇아지면 상기 W의 소정 값이 커지는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 W의 소정 값은, 상기 D가 0.25㎛인 경우에는 2㎛인 반도체 집적 회로 장치.
  3. 반도체 기판 상에 Cu를 주성분으로 하는 다층 배선이 형성된 반도체 집적 회로 장치로서,
    상기 다층 배선 중의 하층 배선에 상층 배선을 접속하는 비아 콘택트는, 상기 하층 배선의 배선 폭을 W, 막 두께를 D로 표현하면, 상기 W가 소정 값 이하의 경우는 1개 설치되고, 상기 W가 소정 값을 초과하는 경우는, 상기 하층 배선 내의 보이드가 비아 콘택트 저면부에 집중하는 보이드 유효 확산 영역 내에 복수개 설치되고,
    상기 W의 소정 값은 상기 비아 콘택트의 직경에 의존하고, 상기 비아 콘택트의 직경이 커지면 상기 W의 소정 값이 커지고, 상기 비아 콘택트의 직경이 작아지면 상기 W의 소정 값이 작아지는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제3항에 있어서, 상기 W의 소정 값은, 상기 1개 설치되는 비아 콘택트의 직경이 0.2㎛ 이상 0.3㎛ 이하이고 상기 D가 0.25㎛인 경우에는 2㎛인 반도체 집적 회로 장치.
  5. 제3항에 있어서, 상기 W의 소정 값은, 상기 복수 설치되는 비아 콘택트의 직경이 각각 0.2㎛이고 상기 D가 0.25㎛인 경우에는 2㎛인 반도체 집적 회로 장치.
  6. 반도체 기판 상에 Cu를 주성분으로 하는 다층 배선이 형성된 반도체 집적 회로 장치로서,
    상기 다층 배선 중의 하층 배선의 길이 방향의 단부에 상기 하층 배선과 동일 층의 배선이 이어져 있고, 상기 다층 배선 중의 하층 배선에 상층 배선을 접속하는 비아 콘택트는, 상기 하층 배선 및 상기 동일 층의 배선의 배선 폭을 W, 막 두께를 D로 표현하면, 상기 W가 소정 값 이하의 경우는 1개 설치되고, 상기 W가 소정 값을 초과하는 경우는, 상기 하층 배선 내의 보이드가 비아 콘택트 저면부에 집중하는 보이드 유효 확산 영역 내에 복수개 설치되고,
    상기 W의 소정 값은 상기 D에 의존하고, 상기 D가 두꺼워지면 상기 W의 소정 값이 작아지고, 상기 D가 얇아지면 상기 W의 소정 값이 커지는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제6항에 있어서, 상기 W의 소정 값은 상기 D가 0.25㎛인 경우에는 2㎛인 반도체 집적 회로 장치.
  8. 제1, 3, 6항 중 어느 한 항에 있어서, 보이드들은 상기 하층 배선에 접속된 복수의 비아 콘택트들의 각 저면부 아래에 비균일하게 집중되어 있는 반도체 집적 회로 장치.
  9. 제1, 3, 6항 중 어느 한 항에 있어서, 상기 보이드 유효 확산 영역은 상기 복수의 비아 콘택트들 중 최대수의 보이드가 집중되는 비아 콘택트의 저면부의 중심으로부터 반경 R 까지의 거의 원형의 영역으로 정의되는 반도체 집적 회로 장치.
  10. 제9항에 있어서, 상기 반경 R은, R = (F·t)0.5로 주어지고, 여기서 F는 확산 계수이고 t는 확산 시간인 반도체 집적 회로 장치.
  11. 제10항에 있어서, 상기 반경 R은 25㎛인 반도체 집적 회로 장치.
  12. 삭제
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