JP4801910B2 - 半導体チップの設計方法 - Google Patents

Description

本発明は、スタンダードセル方式の半導体チップの設計方法に係り、特に通常のセルを置換する方法に関するもので、歩留り向上を目的とする設計に適用されるものである。

スタンダードセル方式で半導体チップを設計する際、歩留りを向上させるためのパターンレイアウトを採用したセル（歩留り改善セル）を使用することによりチップの歩留りを向上させることが可能である。

歩留り改善セルは、通常のセル（通常セル）と比べて欠陥数が小さくなるようにレイアウトが設計されたセルである。例えばトランジスタのソースまたはドレイン領域とメタル配線を接続するためのコンタクトホールの製造工程における不良確率がｐとして、セルＡにコンタクトホールがｎ個存在した場合、セルＡにはコンタクトホールに関して平均ｐ＊ｎ個の欠陥があることになる。ここで、セルＡの平均欠陥数を減らすためにコンタクトホールを１箇所あたり２個形成する（ダブル化）することが考えられる。その場合、コンタクト１箇所当りの不良確率はｐからｐの２乗に減少する。ｐの値のオーダーは数億分の１程度なのでｐの２乗は実質的には０と考えてよい。

例えばセルＡのコンタクトホール１０個のうち５個をダブル化すると、セルＡが含むコンタクトホールの平均欠陥数は１０ｐ個から５ｐ個に減少する。また、セルの欠陥数とチップ歩留りの関係は、
Ｙ＝ｅｘｐ（−ΣＤ）
但し、Ｙ；チップの歩留り
Ｄ；セルの平均欠陥数
ΣＤ；チップを構成する全セルの平均欠陥数の和（チップ当たりの平均欠陥数）
で表すことができる。したがって、セルの欠陥数を減らすことによってチップの平均欠陥数を減らすことができれば、チップの歩留りを向上させることができる。

ところで、歩留り改善セルは上記のコンタクトホールのダブル化のようにセル面積を大きくする方向でレイアウトが作成されるので、通常のセルよりも一般的にサイズが大きく、歩留り改善セルを使用するとチップサイズが大きくなる恐れがある。

なお、特許文献１には、スタンダードセル方式の半導体チップを設計する際、動作速度の改善および消費電力の節減を目的として通常のセルに対する置換処理を行う点が開示されている。この場合、同じ機能を有する基本セルとして、セル内部のトランジスタのチャネル長さが異なる複数種類用意しておき、目的に応じてどのセルを使うか選択することにより、高速動作あるいは低電力動作が可能になる。
特開平１１−２２００２８号公報

本発明は前記した従来の問題点を解決すべくなされたもので、スタンダードセル方式の半導体チップの設計に際して、チップサイズを大きくすることなく置換を行うことにより、チップの歩留りを極力向上させることが可能となる半導体チップの設計方法を提供することを目的とする。

本発明の第１の実施形態の半導体チップの設計方法は、スタンダードセル方式の半導体チップの設計に際して、複数種類のスタンダードセルの他に、当該スタンダードセルとそれぞれ同一の機能を持つが歩留りの改善を目的としてレイアウトを変更した複数種類の歩留り改善セルを準備する第１のステップと、前記スタンダードセルを用いて自動配置を行った後に、前記複数種類のスタンダードセルの少なくとも一部を対応する歩留り改善セルに置換する第２のステップとを具備し、前記スタンダードセルの置換に際して、前記スタンダードセルの周囲にセルサイズ増加を吸収するための空きスペースが存在する場合に、１回の置換によってセルの平均欠陥数が減少する量が大きい順、あるいは、１回の置換によってセル面積が増大する量が小さい順、あるいは、（１回の置換によってセルの平均欠陥数が減少する量）／（１回の置換によってセル面積）が増大する量が大きい順にスタンダードセルを選択して歩留り改善セルに置換することを特徴とする。

本発明の第２の実施形態の半導体チップの設計方法は、スタンダードセル方式の半導体チップの設計に際して、複数種類のスタンダードセルの他に、当該スタンダードセルとそれぞれ同一の機能を持つが歩留りの改善を目的としてレイアウトを変更した複数種類の歩留り改善セルを準備する第１のステップと、前記複数種類のスタンダードセルのうちで特定種類のスタンダードセルについては対応する特定種類の歩留り改善セルを用い、残りの種類のスタンダードセルとともに自動配置を行う第２のステップと、前記残りの種類のスタンダードセルの少なくとも一部を対応する歩留り改善セルに置換する第３のステップとを具備し、前記スタンダードセルの置換に際して、前記スタンダードセルの周囲にセルサイズ増加を吸収するための空きスペースが存在する場合に、（１回の置換によって減少するセルの平均欠陥数）／（１回の置換によって増大するセル面積）の値が大きい順にスタンダードセルを選択して歩留り改善セルに置換することを特徴とする。

本発明の半導体チップの設計方法によれば、チップサイズを大きくすることなく置換を行うことにより、チップの歩留りを極力向上させることができ、最大化（最大限向上）させることができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
図１は、本発明の半導体チップの設計方法の第１の実施形態を示すフローチャートである。本実施形態によるスタンダードセル方式の半導体チップの設計方法は、複数種類の通常のスタンダードセル（以下、通常セルと記す）の他に、当該通常のスタンダードセルとそれぞれ同一の機能を持つが歩留りの改善を目的としてパターンレイアウトを変更した複数種類のセル（以下、歩留り改善セルと記す）も準備しておく。

そして、前記通常セルを用いて自動配置を行った後に、前記複数種類の通常セルの少なくとも一部を対応する歩留り改善セルに置換する。この置換に際して、通常セルの各種類毎に、それぞれ対応する歩留り改善セルに置換を１回行った場合に平均欠陥数が減少する量（平均欠陥個数の削減量）Ａ、１回の置換によってセル面積が増大する量（セルサイズ増加量）Ｂ、あるいは１回の置換によるＡ／Ｂを予め数値化しておいて、セルの置換をする場合に効果が大きいセルから順番に置換するものである。

図２は、通常のスタンダードセルの一例として二入力ＮＡＮＤ回路のパターンレイアウトの一例を示す平面図である。

図２において、２０は電源電圧VDDCが印加される電源配線、２１ａは第１のＰＭＯＳトランジスタのソース領域、２１ｂは第１のＰＭＯＳトランジスタのソース領域と電源配線とがコンタクトする第１のソースコンタクト、２２ａは第２のＰＭＯＳトランジスタのソース領域、２２ｂは第２のＰＭＯＳトランジスタのソース領域と電源配線とがコンタクトする第２のソースコンタクト、２３は上記２つのＰＭＯＳトランジスタが共有するドレイン領域である。

一方、２４は接地電位VSSCが印加される接地配線、２５ａは第１のＮＭＯＳトランジスタのソース領域、２５ｂは第１のＮＭＯＳトランジスタのソース領域と接地配線とがコンタクトする第３のソースコンタクト、２６ａは第２のＮＭＯＳトランジスタのドレイン領域、２６ｃは上層のセル出力信号線（図示せず）と接続するビア、２７ａは第２のＮＭＯＳトランジスタのドレイン領域と前記ビア２６ｃとを接続する配線部、２６ｂは第２のＮＭＯＳトランジスタのドレイン領域と前記配線部２７ａとがコンタクトするドレインコンタクトである。

そして、２８１は前記第１のＰＭＯＳトランジスタのゲート電極と第１のＮＭＯＳトランジスタのゲート電極を形成する第１のゲート配線、２８２は前記第２のＰＭＯＳトランジスタのゲート電極と第２のＮＭＯＳトランジスタのゲート電極を形成する第２のゲート配線である。２７ｂは前記２つのＰＭＯＳトランジスタが共有するドレイン領域と前記ビア２６ｃとを接続する配線部、２９は前記２つのＰＭＯＳトランジスタが共有するドレイン領域と前記配線部２７ｂとがコンタクトするドレインコンタクトである。３０１は前記第１のゲート配線２８１と上層の制御信号線（図示せず）とがコンタクトするコンタクト、３０２は前記第２のゲート配線２８２と上層の制御信号線（図示せず）とがコンタクトするコンタクトである。

図３は、図２に示したスタンダードセルのパターンレイアウトを変更した歩留り改善セルのパターンレイアウトの一例を示す平面図である。この歩留り改善セルは、ＭＯＳトランジスタのソースまたはドレイン領域とメタル配線を接続するためのコンタクトを１箇所あたり２個形成したものである。

図３のパターンレイアウトは、図２に示したパターンレイアウトと比べて、第１のソースコンタクト２１ｂ、第２のソースコンタクト２２ｂ、第３のソースコンタクト２５ｂ、ドレインコンタクト２６ｂ、ドレインコンタクト２９がそれぞれダブルコンタクトになっている点が異なり、その他は同じである。

図４は、自動配置配線ツールを使用した後における通常のスタンダードセルのパターンレイアウトの一部の一例を示す平面図である。

ここでは、４種類の通常のスタンダードセルのパターンＡ，Ｂ，Ｃ，Ｄが配置され、空きスペースが部分的（全体の約３０％〜４０％程度）に発生している様子を示している。

図５は、図４中の通常のスタンダードセルの一部をそれぞれ対応する歩留り改善セルに置換した後のパターンレイアウトの一部の一例を示す平面図である。

ここでは、４種類の通常のスタンダードセルのパターンＡ，Ｂ，Ｃ，Ｄと、４種類の歩留り改善セルのパターンＡ２，Ｂ２，Ｃ２，Ｄ２が配置され、空きスペースが全体の約１０％〜２０％程度に減少している様子を示している。

以下、図１のフローチャートを参照して半導体チップの設計方法を詳細に説明する。

予め、複数種類（例えば３００〜４００種類）の通常セルの他に、当該通常セルのうちの少なくとも一部とそれぞれ同一の機能を持つが歩留りの改善を目的としてパターンレイアウトを変更した複数種類（例えば１００種類程度）の歩留り改善セルも準備しておく（第１のステップＳ１）。

半導体チップの設計に際して、最初に、自動配置配線ツールを用いて、通常セルの自動配置および自動配線を行うことにより、全体のサイズを確定させる（第２のステップＳ２）。そして、通常セルの周囲にセルサイズ増加を吸収するだけの空きスペースがある場合にのみ（置換可能な通常セルに対してのみ）歩留り改善セルに置換する処理を、置換できる空きスペースが殆んど無くなるまで繰り返し行う（第３のステップＳ３）。

これにより、チップサイズの増大を招くことなく、チップの歩留りを向上させることができる。この場合、空きスペースの面積の制約があるので、全ての通常セルを置換できるわけではない。よって、置換のアルゴリズムに依存して置換結果が違ったものになってしまう。表現を変えると、置換アルゴリズムによって良い置換であったり、悪い置換であったりする。置換結果が何通りも生じ得る場合、望ましい置換は、チップ歩留りを極力向上させるような結果が得られる置換であり、最も望ましい置換は、チップ歩留りを最大化させるような結果が得られる置換である。

置換を行うセルの優先順位としては、チップ歩留りの向上を図るために、１回の置換を行った場合の平均欠陥数の削減量が大きいセルを優先して置換した方がよい。また、１回の置換を行った場合のセル面積の増加量が小さいセルを優先して置換することが、引き続いて他のセルの置換が可能になるので望ましい。

そこで、本実施形態においては、通常セルの各種類毎に、それぞれ対応する歩留り改善セルに置換を１回行った場合の平均欠陥個数の削減量Ａ、１回の置換によるセルサイズ増加量Ｂ、あるいはＡ／Ｂを予め数値化しておく。そして、セルの置換をする場合に、Ａが大きいセルから順番、あるいは、Ｂが小さい順番に置換を行うことにより、チップ歩留りを極力向上させるこが可能となる。換言すれば、置換を行う通常セルの優先順位を判定する基準として、Ａが大きい順番、あるいは、Ｂが小さい順番を採用している。望ましくは、Ａ／Ｂが大きい順番に置換を行うことにより、チップ歩留りを最大限向上（最大化）させることができる。

したがって、本実施形態によれば、スタンダードセル方式の半導体チップの設計に際して、チップサイズを大きくすることなく置換を行うことにより、チップ歩留りを極力向上させることができる。

＜第２の実施形態＞
半導体チップの設計方法の第２の実施形態においては、前述した第１の実施形態と比べて、最初にセルの自動配置・配線を行う際、複数種類のスタンダードセルのうちで特定種類のスタンダードセルについては対応する特定種類の歩留り改善セルを用い、残りの種類のスタンダードセルとともに自動配置を行う点が異なり、その他は同じである。

即ち、第２の実施形態による半導体チップの設計方法は、スタンダードセル方式の半導体チップの設計に際して、複数種類のスタンダードセルの他に、当該スタンダードセルとそれぞれ同一の機能を持つが歩留りの改善を目的としてレイアウトを変更した複数種類の歩留り改善セルを準備する第１のステップと、前記複数種類のスタンダードセルのうちで特定種類のスタンダードセルについては対応する特定種類の歩留り改善セルを用い、残りの種類のスタンダードセルとともに自動配置を行う第２のステップと、前記残りの種類のスタンダードセルの少なくとも一部を対応する歩留り改善セルに置換する第３のステップとを具備し、前記スタンダードセルの置換に際して、１回の置換によって減少するセルの平均欠陥数／１回の置換によって増大するセル面積の値が大きい順にスタンダードセルを選択して置換するものである。

本実施形態においても、スタンダードセル方式の半導体チップの設計に際して、チップサイズを大きくすることなく置換を行うことにより、チップ歩留りを極力向上させることができる。

本発明の半導体チップの設計方法の第１の実施形態を示すフローチャート。 通常のスタンダードセルの一例として二入力ＮＡＮＤ回路のパターンレイアウトの一例を示す平面図。 図２に示したスタンダードセルのパターンレイアウトを変更した歩留り改善セルのパターンレイアウトの一例を示す平面図。 自動配置・配線ツールを使用した後における通常のスタンダードセルのレイアウトの一部の一例を示す平面パターン図。 図４中の通常のスタンダードセルの一部をそれぞれ対応する歩留り改善セルに置換した後のレイアウトの一部の一例を示す平面パターン図。

符号の説明

Ａ，Ｂ，Ｃ，Ｄ…通常のスタンダードセル、Ａ２，Ｂ２，Ｃ２，Ｄ２…歩留り改善セル。

Claims (5)

1. スタンダードセル方式の半導体チップの設計に際して、
   複数種類のスタンダードセルの他に、当該スタンダードセルとそれぞれ同一の機能を持つが歩留りの改善を目的としてレイアウトを変更した複数種類の歩留り改善セルを準備する第１のステップと、
   前記スタンダードセルを用いて自動配置を行った後に、前記複数種類のスタンダードセルの少なくとも一部を対応する歩留り改善セルに置換する第２のステップ
   とを具備し、前記スタンダードセルの置換に際して、前記スタンダードセルの周囲にセルサイズ増加を吸収するための空きスペースが存在する場合に、（１回の置換によって減少するセルの平均欠陥数）／（１回の置換によって増大するセル面積）の値が大きい順に前記スタンダードセルを選択して前記歩留り改善セルに置換することを特徴とする半導体チップの設計方法。
2. スタンダードセル方式の半導体チップの設計に際して、
   複数種類のスタンダードセルの他に、当該スタンダードセルとそれぞれ同一の機能を持つが歩留りの改善を目的としてレイアウトを変更した複数種類の歩留り改善セルを準備する第１のステップと、
   前記スタンダードセルを用いて自動配置を行った後に、前記複数種類のスタンダードセルの少なくとも一部を対応する歩留り改善セルに置換する第２のステップ
   とを具備し、前記スタンダードセルの置換に際して、前記スタンダードセルの周囲にセルサイズ増加を吸収するための空きスペースが存在する場合に、１回の置換によって平均欠陥数が減少する量が大きい順に前記スタンダードセルを選択して前記歩留り改善セルに置換することを特徴とする半導体チップの設計方法。
3. スタンダードセル方式の半導体チップの設計に際して、
   複数種類のスタンダードセルの他に、当該スタンダードセルとそれぞれ同一の機能を持つが歩留りの改善を目的としてレイアウトを変更した複数種類の歩留り改善セルを準備する第１のステップと、
   前記スタンダードセルを用いて自動配置を行った後に、前記複数種類のスタンダードセルの少なくとも一部を対応する歩留り改善セルに置換する第２のステップ
   とを具備し、前記スタンダードセルの置換に際して、前記スタンダードセルの周囲にセルサイズ増加を吸収するための空きスペースが存在する場合に、１回の置換によって増大するセル面積が小さい順に前記スタンダードセルを選択して前記歩留り改善セルに置換することを特徴とする半導体チップの設計方法。
4. スタンダードセル方式の半導体チップの設計に際して、
   複数種類のスタンダードセルの他に、当該スタンダードセルとそれぞれ同一の機能を持つが歩留りの改善を目的としてレイアウトを変更した複数種類の歩留り改善セルを準備する第１のステップと、
   前記複数種類のスタンダードセルのうちで特定種類のスタンダードセルについては対応する特定種類の歩留り改善セルを用い、残りの種類のスタンダードセルとともに自動配置を行う第２のステップと、
   前記残りの種類のスタンダードセルの少なくとも一部を対応する歩留り改善セルに置換する第３のステップ
   とを具備し、前記スタンダードセルの置換に際して、前記スタンダードセルの周囲にセルサイズ増加を吸収するための空きスペースが存在する場合に、（１回の置換によって減少するセルの平均欠陥数）／（１回の置換によって増大するセル面積）の値が大きい順に前記スタンダードセルを選択して前記歩留り改善セルに置換することを特徴とする半導体チップの設計方法。
5. 前記歩留り改善セルは、複数のコンタクトホールの少なくとも一部を１箇所あたり２個形成したものであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体チップの設計方法。

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