JP4801910B2 - 半導体チップの設計方法 - Google Patents
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Description
Y=exp(−ΣD)
但し、Y;チップの歩留り
D;セルの平均欠陥数
ΣD;チップを構成する全セルの平均欠陥数の和(チップ当たりの平均欠陥数)
で表すことができる。したがって、セルの欠陥数を減らすことによってチップの平均欠陥数を減らすことができれば、チップの歩留りを向上させることができる。
図1は、本発明の半導体チップの設計方法の第1の実施形態を示すフローチャートである。本実施形態によるスタンダードセル方式の半導体チップの設計方法は、複数種類の通常のスタンダードセル(以下、通常セルと記す)の他に、当該通常のスタンダードセルとそれぞれ同一の機能を持つが歩留りの改善を目的としてパターンレイアウトを変更した複数種類のセル(以下、歩留り改善セルと記す)も準備しておく。
半導体チップの設計方法の第2の実施形態においては、前述した第1の実施形態と比べて、最初にセルの自動配置・配線を行う際、複数種類のスタンダードセルのうちで特定種類のスタンダードセルについては対応する特定種類の歩留り改善セルを用い、残りの種類のスタンダードセルとともに自動配置を行う点が異なり、その他は同じである。
Claims (5)
- スタンダードセル方式の半導体チップの設計に際して、
複数種類のスタンダードセルの他に、当該スタンダードセルとそれぞれ同一の機能を持つが歩留りの改善を目的としてレイアウトを変更した複数種類の歩留り改善セルを準備する第1のステップと、
前記スタンダードセルを用いて自動配置を行った後に、前記複数種類のスタンダードセルの少なくとも一部を対応する歩留り改善セルに置換する第2のステップ
とを具備し、前記スタンダードセルの置換に際して、前記スタンダードセルの周囲にセルサイズ増加を吸収するための空きスペースが存在する場合に、(1回の置換によって減少するセルの平均欠陥数)/(1回の置換によって増大するセル面積)の値が大きい順に前記スタンダードセルを選択して前記歩留り改善セルに置換することを特徴とする半導体チップの設計方法。 - スタンダードセル方式の半導体チップの設計に際して、
複数種類のスタンダードセルの他に、当該スタンダードセルとそれぞれ同一の機能を持つが歩留りの改善を目的としてレイアウトを変更した複数種類の歩留り改善セルを準備する第1のステップと、
前記スタンダードセルを用いて自動配置を行った後に、前記複数種類のスタンダードセルの少なくとも一部を対応する歩留り改善セルに置換する第2のステップ
とを具備し、前記スタンダードセルの置換に際して、前記スタンダードセルの周囲にセルサイズ増加を吸収するための空きスペースが存在する場合に、1回の置換によって平均欠陥数が減少する量が大きい順に前記スタンダードセルを選択して前記歩留り改善セルに置換することを特徴とする半導体チップの設計方法。 - スタンダードセル方式の半導体チップの設計に際して、
複数種類のスタンダードセルの他に、当該スタンダードセルとそれぞれ同一の機能を持つが歩留りの改善を目的としてレイアウトを変更した複数種類の歩留り改善セルを準備する第1のステップと、
前記スタンダードセルを用いて自動配置を行った後に、前記複数種類のスタンダードセルの少なくとも一部を対応する歩留り改善セルに置換する第2のステップ
とを具備し、前記スタンダードセルの置換に際して、前記スタンダードセルの周囲にセルサイズ増加を吸収するための空きスペースが存在する場合に、1回の置換によって増大するセル面積が小さい順に前記スタンダードセルを選択して前記歩留り改善セルに置換することを特徴とする半導体チップの設計方法。 - スタンダードセル方式の半導体チップの設計に際して、
複数種類のスタンダードセルの他に、当該スタンダードセルとそれぞれ同一の機能を持つが歩留りの改善を目的としてレイアウトを変更した複数種類の歩留り改善セルを準備する第1のステップと、
前記複数種類のスタンダードセルのうちで特定種類のスタンダードセルについては対応する特定種類の歩留り改善セルを用い、残りの種類のスタンダードセルとともに自動配置を行う第2のステップと、
前記残りの種類のスタンダードセルの少なくとも一部を対応する歩留り改善セルに置換する第3のステップ
とを具備し、前記スタンダードセルの置換に際して、前記スタンダードセルの周囲にセルサイズ増加を吸収するための空きスペースが存在する場合に、(1回の置換によって減少するセルの平均欠陥数)/(1回の置換によって増大するセル面積)の値が大きい順に前記スタンダードセルを選択して前記歩留り改善セルに置換することを特徴とする半導体チップの設計方法。 - 前記歩留り改善セルは、複数のコンタクトホールの少なくとも一部を1箇所あたり2個形成したものであることを特徴とする請求項1乃至4のいずれか1項に記載の半導体チップの設計方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005040928A JP4801910B2 (ja) | 2005-02-17 | 2005-02-17 | 半導体チップの設計方法 |
US11/357,641 US7509612B2 (en) | 2005-02-17 | 2006-02-16 | Method of designing semiconductor chip and program for use in designing semiconductor chip |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005040928A JP4801910B2 (ja) | 2005-02-17 | 2005-02-17 | 半導体チップの設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006228970A JP2006228970A (ja) | 2006-08-31 |
JP4801910B2 true JP4801910B2 (ja) | 2011-10-26 |
Family
ID=36931811
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005040928A Expired - Fee Related JP4801910B2 (ja) | 2005-02-17 | 2005-02-17 | 半導体チップの設計方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7509612B2 (ja) |
JP (1) | JP4801910B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8141028B2 (en) * | 2008-01-15 | 2012-03-20 | International Business Machines Corporation | Structure for identifying and implementing flexible logic block logic for easy engineering changes |
US8181148B2 (en) * | 2008-01-15 | 2012-05-15 | International Business Machines Corporation | Method for identifying and implementing flexible logic block logic for easy engineering changes |
US9666483B2 (en) * | 2012-02-10 | 2017-05-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit having thinner gate dielectric and method of making |
KR102320822B1 (ko) * | 2014-07-29 | 2021-11-02 | 삼성전자주식회사 | 집적 회로를 설계하기 위한 방법 및 프로그램 |
KR102333446B1 (ko) * | 2015-11-09 | 2021-11-30 | 삼성전자주식회사 | 반도체 장치 및 반도체 시스템 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0981623A (ja) * | 1995-09-19 | 1997-03-28 | Fujitsu Ltd | Cadシステム及びlsi設計方法 |
JP3152642B2 (ja) | 1998-01-29 | 2001-04-03 | 三洋電機株式会社 | 半導体集積回路装置 |
US6539536B1 (en) * | 2000-02-02 | 2003-03-25 | Synopsys, Inc. | Electronic design automation system and methods utilizing groups of multiple cells having loop-back connections for modeling port electrical characteristics |
US6470476B2 (en) * | 2001-03-16 | 2002-10-22 | International Business Machines Corporation | Substitution of non-minimum groundrule cells for non-critical minimum groundrule cells to increase yield |
JP3958205B2 (ja) * | 2001-12-26 | 2007-08-15 | 株式会社東芝 | 半導体設計/製造システム、半導体設計/製造方法、及び半導体設計/製造プログラム |
JP3974470B2 (ja) * | 2002-07-22 | 2007-09-12 | 株式会社東芝 | 半導体装置 |
-
2005
- 2005-02-17 JP JP2005040928A patent/JP4801910B2/ja not_active Expired - Fee Related
-
2006
- 2006-02-16 US US11/357,641 patent/US7509612B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7509612B2 (en) | 2009-03-24 |
JP2006228970A (ja) | 2006-08-31 |
US20060193186A1 (en) | 2006-08-31 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071211 |
|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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