JP4813499B2 - 論理セルの構成処理方法、及び、プログラム - Google Patents

論理セルの構成処理方法、及び、プログラム Download PDF

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Description

本発明は、PチャネルMOSトランジスタとNチャネルMOSトランジスタとを有するCMOS半導体装置における論理セルの構成処理方法、及び、そのプログラムに関するものであり、特に、リーク電流の低減と高速化に関するものである。
近年、トランジスタのオン電圧の低電圧化や素子の微細化に伴い、ゲートアレイを含む半導体装置のリーク電流は、論理回路の誤作動や記憶素子の読み出しエラーを引き起こし、無視できなくなってきている。又、リーク電流は、不要な電流が流れることから、組み込み機器の電池を浪費し、稼動時間を短縮するため問題となっている。
このような論理セルの設計において、Pチャネル、及び、NチャネルMOSトランジスタのリーク電流は単位幅あたりで等しい値で構成を決めていた。
図１６は、標準型、低リーク型、及び、高速型MOS（Metal
Oxide Semiconductor）トランジスタの仕様の一例を示す表である。表は、単位トランジスタ幅あたりのリーク電流、オン電流のほかにも、性能評価のためのゲート容量、及び、接合容量で構成される。これらの値が、標準型、低リーク型、及び、高速型MOSトランジスタのPチャネルとNチャネルごとに記載されている。接合容量とゲート容量は、これらのトランジスタの違いに対して一定に保たれている。
図１６に示される標準型MOSトランジスタは、一般的に使用されるトランジスタであり、使用される割合が最も高い。標準型MOSトランジスタの単位幅あたりのリーク電流は、Pチャネル、及び、Nチャネルがともに30ｎA／μｍであり、単位幅あたりのオン電流はそれぞれ、350、及び、800μA／μｍである。それに対して、低リーク型MOSトランジスタは、単位トランジスタ幅あたりのオン電流を低く抑える（300、及び、700μA／μｍ）かわりに、単位トランジスタ幅当たりのリーク電流を抑えた（10ｎA／μｍ）トランジスタである。また、高速型MOSトランジスタは、単位トランジスタ幅あたりのリーク電流の増加を許容する（100ｎA／μｍ）かわりに、単位トランジスタ幅あたりのオン電流を増加させた（400、及び、900μA／μｍ）トランジスタである。
例えば、半導体装置の省電力化を行うためには、論理セル内のPチャネル、及び、NチャネルMOSトランジスタは、標準型MOSトランジスタから、ともに低リーク型MOS トランジスタに、設計の段階で置き換えられる。すなわち、まず標準型MOSトランジスタを用いて標準的なセルを構成しておき、そのトランジスタサイズを保持したまま、LSI全体の速度低下が許容できる範囲内で低リーク型Pチャネル、及び、低リーク型NチャネルMOS
トランジスタの設計値に置き換えて低リーク型セルを構成する。
また、半導体装置の高速化を行うためには、論理セル内のPチャネルとNチャネルは標準型MOSトランジスタから、ともに高速型MOS
トランジスタに、設計の段階で置き換えられる。すなわち、まず標準型MOS トランジスタを用いて標準的なセルを構成しておき、そのトランジスタサイズを保持したまま、LSI全体のリーク電力が許容できる範囲内で高速型Pチャネル、及び、高速型NチャネルMOS
トランジスタの設計値に置き換えて高速型セルを構成する。
このような標準型から低リーク型MOSトランジスタの設計値への置き換え、または、標準型から高速型MOSトランジスタの設計値への置き換えは、トランジスタの閾値電圧を変化させることによって行うことができる。実際の回路においては、閾値電圧は、不純物打ち込みの濃度の調節などで制御することができる。特許文献１には、MOSトランジスタの閾値電圧を不純物濃度によって制御する技術が開示されている。
また、従来の論理セルの構成方法においては、入力信号のHigh（以下H）、Low（以下L）に関わらず、セル内のPチャネル、及び、NチャネルMOSトランジスタに対して同じ型のMOSトランジスタが適用されている。つまり、PチャネルMOSトランジスタが標準型ならNチャネルMOSトランジスタも標準型であり、PチャネルMOSトランジスタが高速型ならNチャネルMOSトランジスタも高速型が適用されている。
従来の低リーク型セルにおいて、Pチャネル、及び、NチャネルMOSトランジスタは、ともに低リーク型MOS
トランジスタで構成されるので、入信号のH／Lにかかわらず低リーク電流となる。その反面、低リーク型Pチャネル、及び、NチャネルMOSトランジスタは、次段のトランジスタを駆動するオン電流が標準型より小さいため、入力信号のH／Lにかかわらず回路の動作速度が遅くなっていた。したがって、従来の低リーク型セルは、高速性を犠牲にしてリーク電流を低く抑えていた。
また、従来の高速型セルは、Pチャネル、及び、NチャネルMOSトランジスタはともに高速型MOS
トランジスタで構成されるので、入力信号のH／Lにかかわらず高速動作となる。その反面、高速型Pチャネル、及び、NチャネルMOSトランジスタは標準型よりリーク電流が大きいため、入力信号のH／Lにかかわらずリーク電流が大きくなっていた。したがって、従来の高速型セルは、リーク電流の抑制を犠牲にして動作速度を高速にしていた。
また一般的に、論理回路を設計するにあたり、図１６に示すように、Pチャネル、及び、NチャネルMOSトランジスタのリーク電流は、単位トランジスタ幅あたりで等しい値をとっている。標準型MOSトランジスタのリーク電流は、Pチャネル、及び、Nチャネルともに単位トランジスタ幅あたり30ｎA／μｍである。また、低リーク型MOSトランジスタのリーク電流は、ともに単位トランジスタ幅あたり10ｎA／μｍである。そして、高速型MOSトランジスタのリーク電流は、ともに単位トランジスタ幅あたり100ｎA／μｍである。
特開平７−１６１８２５号公報
それに対して、Pチャネル、及び、NチャネルMOSトランジスタに低リーク型、高速型、標準型を複合させて適用し、低リークで高速なセルを設計することに対する要求が新たに生じている。しかし、異なる型のトランジスタを組み合わせた際のリーク電流を予測することは困難であるため、異なる型のトランジスタの組み合わせ方を決定することができなかった。
また、Pチャネルの移動度が低いため、Pチャネルのトランジスタ幅はNチャネルよりも大きくとられる。このため、LSI全体で見たときのリーク電流は、Pチャネル、及び、NチャネルMOS
トランジスタのスイッチング確率が等しいと仮定するとき、PチャネルMOS トランジスタからのリークの方が大きいことになる。つまり、Pチャネル、及び、NチャネルMOS
トランジスタのそれぞれの製造バラツキのうち、PチャネルMOSトランジスタのバラツキの方がチップ全体のリーク電流に対して影響が大きくなっている。その結果、製品仕様を満たさないチップが生産され、不良品が多く生じる欠点があった。
そこで、本発明の目的は、リーク電流を予測することにより、異なる型のトランジスタを組み合わせた論理セルの構成処理方法を提供することにある。
本発明のさらなる目的は、リーク電流を予測し異なる型のトランジスタを組み合わせた論理セルを構成することにより、従来の低リーク型セルよりも高速な低リーク型セルと、従来の標準高速型セルより低リークな高速型セルの構成処理方法を提供することにある。
本発明の他の目的は、リーク電流を予測し異なる型のトランジスタを組み合わせた論理セルを構成することにより、LSI開発の段階でLSI全体のリーク電流に対するPチャネル、及び、NチャネルMOSトランジスタのバラツキの影響を均等化し、製品仕様を満たさないチップの生産を抑制し、不良品の発生率を下げる論理セルの構成処理方法を提供することにある。
上記課題を解決するため、本発明の第一の側面によれば、単位幅当たりのリーク電流がPチャネルMOSトランジスタとNチャネルMOSトランジスタとで等しくなるように構成されているCMOS半導体における論理セルの構成処理方法であって、前記論理セルに入力する入力信号に基づいて、前記論理セル内の前記Pチャネル、及び、前記NチャネルMOSトランジスタのリーク電流の期待値である確率平均リーク電流を計算する工程と、計算された前記確率平均リーク電流の前記PチャネルMOSトランジスタからの寄与と前記NチャネルMOSトランジスタからの寄与を比較する工程と、 前記寄与が大きい方の前記Pチャネル、もしくは、前記NチャネルMOSトランジスタを低リーク型MOSトランジスタに決定する決定工程と、前記低リーク型MOSトランジスタのオン電流が、他方のMOSトランジスタのオン電流と等しくなるように調整する調整工程とを有することを特徴とする。
また、上記発明の第一の側面において、好ましい実施例では、前記決定工程において、前記寄与が小さい方のMOSトランジスタが高速型MOSトランジスタに決定され、前記調整工程において、前記低リーク型MOSトランジスタのオン電流が他方のMOSトランジスタと等しくなるように調整されることを特徴とする。
また、上記発明の第一の側面において、さらに好ましい実施例では、前記決定工程において、前記寄与が大きい方のMOSトランジスタが低リーク型MOSトランジスタに決定され、前記寄与が小さい方のMOSトランジスタが高速型MOSトランジスタに決定され、前記調整工程において、前記低リーク型、及び、高速型MOSトランジスタのオン電流が互いに等しくなるように調整されることを特徴とする。
また、上記発明の第一の側面において、さらに好ましい実施例では、前記オン電流が等しくなるようになされる調整は、トランジスタ幅の調整によって行われることを特徴とする。
上記発明の第一の側面において、さらに好ましい実施例では、前記オン電流が等しくなるようになされる調整は、不純物打ち込みの濃度の調整によって行われることを特徴とする。
上記発明の第一の側面において、さらに好ましい実施例では、前記オン電流が等しくなるようになされる調整は、基板バイアス回路によって行われることを特徴とする。
上記発明の第一の側面において、好ましい実施例では、前記確率平均リーク電流は、PチャネルMOSトランジスタ、及び、NチャネルMOSトランジスタについて、トランジスタ幅と、単位幅あたりのリーク電流と、単位幅のMOSトランジスタに所定の電圧が印加された場合のリーク電流を基準に、何個分のMOSトランジスタからのリーク電流かを表す係数との積を、前記論理セルに入力する入力信号のパターンの総数で除算し求められた値を、互いに足し合わせた値であることを特徴とする。
また、本発明の第二の側面によれば、PチャネルMOSトランジスタとNチャネルMOSトランジスタとを有するCMOS半導体における論理セルの構成処理方法であって、前記論理セルに入力する入力信号に基づいた、前記論理セル内の前記Pチャネル、及び、前記NチャネルMOSトランジスタのリーク電流の期待値である確率平均リーク電流の式における前記PチャネルMOSトランジスタからの寄与と前記NチャネルMOSトランジスタからの寄与とが等しくなるように、前記Pチャネル、及び、前記NチャネルMOSトランジスタの単位幅あたりのリーク電流を調整する工程と、所望のオン電流を得るために、前記Pチャネル、及び、前記NチャネルMOSトランジスタのトランジスタ幅を調整する工程とを有することを特徴とする。
上記発明の第二の側面において、好ましい実施例では、前記確率平均リーク電流は、PチャネルMOSトランジスタ、及び、NチャネルMOSトランジスタについて、トランジスタ幅と、単位幅あたりのリーク電流と、単位幅のMOSトランジスタに所定の電圧が印加された場合のリーク電流を基準に、何個分のMOSトランジスタからのリーク電流かを表す係数との積を、前記論理セルに入力する入力信号のパターンの総数で除算し求められた値を、互いに足し合わせた値であることを特徴とする。
上記発明の第二の側面において、好ましい実施例では、前記論理セルは、ＬＳＩ内部において最多数を占める論理セルであることを特徴とする。
また、本発明の第三の側面によれば、単位幅当たりのリーク電流がPチャネルMOSトランジスタとNチャネルMOSトランジスタとで等しくなるように構成されているCMOS半導体における論理セルの構成処理プログラムであって、 前記論理セルに入力する入力信号に基づいて、前記論理セル内の前記Pチャネル、及び、前記NチャネルMOSトランジスタのリーク電流の期待値である確率平均リーク電流を計算する工程と、計算された前記確率平均リーク電流の前記PチャネルMOSトランジスタからの寄与と前記NチャネルMOSトランジスタからの寄与を比較する工程と、前記寄与が大きい方の前記Pチャネル、もしくは、前記NチャネルMOSトランジスタを低リーク型MOSトランジスタに決定する決定工程と、前記低リーク型MOSトランジスタのオン電流が、他方のMOSトランジスタのオン電流と等しくなるように調整する調整工程とコンピュータに実行させることを特徴とする。
また、上記発明の第三の側面において、好ましい実施例では、前記決定工程において、前記寄与が小さい方のMOSトランジスタが高速型MOSトランジスタに決定され、前記調整工程において、前記低リーク型MOSトランジスタのオン電流が他方のMOSトランジスタと等しくなるように調整されることを特徴とする。
また、上記発明の第三の側面において、さらに好ましい実施例では、前記決定工程において、前記寄与が大きい方のMOSトランジスタが低リーク型MOSトランジスタに決定され、前記寄与が小さい方のMOSトランジスタが高速型MOSトランジスタに決定され、前記調整工程において、前記低リーク型、及び、前記高速型MOSトランジスタのオン電流が互いに等しくなるように調整されることを特徴とする。
また、上記発明の第三の側面において、さらに好ましい実施例では、前記オン電流が等しくなるようになされる調整は、トランジスタ幅の調整によって行われることを特徴とする。
上記発明の第三の側面において、好ましい実施例では、前記確率平均リーク電流は、PチャネルMOSトランジスタ、及び、NチャネルMOSトランジスタについて、トランジスタ幅と、単位幅あたりのリーク電流と、単位幅のMOSトランジスタに所定の電圧が印加された場合のリーク電流を基準に、何個分のMOSトランジスタからのリーク電流かを表す係数との積を、前記論理セルに入力する入力信号のパターンの総数で除算し求められた値を、互いに足し合わせた値であることを特徴とする。
また、本発明の第四の側面によれば、PチャネルMOSトランジスタとNチャネルMOSトランジスタとを有するCMOS半導体における論理セルの構成処理プログラムであって、前記論理セルに入力する入力信号に基づいた、前記論理セル内の前記Pチャネル、及び、前記NチャネルMOSトランジスタのリーク電流の期待値である確率平均リーク電流の式における前記PチャネルMOSトランジスタからの寄与と前記NチャネルMOSトランジスタからの寄与とが等しくなるように、前記Pチャネル、及び、前記NチャネルMOSトランジスタの単位幅あたりのリーク電流を調整する工程と、所望のオン電流を得るために、前記Pチャネル、及び、前記NチャネルMOSトランジスタのトランジスタ幅を調整する工程とをコンピュータに実行させることを特徴とする。
上記発明の第四の側面において、好ましい実施例では、前記確率平均リーク電流は、PチャネルMOSトランジスタ、及び、NチャネルMOSトランジスタについて、トランジスタ幅と、単位幅あたりのリーク電流と、単位幅のMOSトランジスタに所定の電圧が印加された場合のリーク電流を基準に、何個分のMOSトランジスタからのリーク電流かを表す係数との積を、前記論理セルに入力する入力信号のパターンの総数で除算し求められた値を、互いに足し合わせた値であることを特徴とする。
本発明のCMOS（Complementary
Metal Oxide Semiconductor）半導体の論理セルの構成処理方法は、リーク電流を予測することにより、標準型MOSトランジスタ、低リーク型MOSトランジスタ、及び、高速型MOS
トランジスタを組み合わせて用い、さらにオン電流の調節を行うものである。そうすることにより、従来の低リーク型セルよりも高速な低リーク型セルと、従来の高速型セルより低リークな高速型セルの構成を可能にする。
また、リーク電流を予測することにより、Pチャネル、及び、NチャネルMOSトランジスタにおける単位幅あたりのリーク電流を調整し、Pチャネル、及び、NチャネルMOSトランジスタからのリーク電流を均等にする。そうすることにより、デバイス開発の段階でLSI全体のリーク電流に対するPチャネル、及び、NチャネルMOSトランジスタのバラツキの影響を均等にすることができる。
本発明の論理セルの構成処理方法を示すフローチャートである。 図１のフローチャートの手順を実行するプログラムが動作するコンピュータの構成を示している。 本実施の形態において説明のために用いられる２入力NANDの構成図である。 ２入力NANDの真理値表である。 図３の２入力NANDの２つの入力にHが入力した場合の図である。 図３の２入力NANDの２つの入力にLが入力した場合の図である。 基板バイアス制御方式を適用したCMOS半導体装置である。 論理種別ごとの論理ゲートの Kp、Kｎの値を示す表である。 各セルの評価結果を示す表である。 ２入力NANDだけで構成された31段の従属接続回路である。 図１０の回路にランダムな入力を与えた場合のリーク電流の発生頻度を表すグラフである。 ２入力NAND以外の論理セルに本発明を適用した場合の従来型との比較である。 PチャネルMOSトランジスタの製造バラツキに対する合計リーク量の変化を示す表である。 図１３の数値をグラフにとったものである。 本発明の第二の実施形態における論理セルの構成処理方法を示すフローチャートである。 標準型、低リーク型、及び、高速型MOSトランジスタの仕様を示す表である。
以下、図面に従って本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
図１は、本発明の第一の実施形態における論理セルの構成処理方法を示すフローチャートである。また、図２は、図１のフローチャートの手順を実行するプログラムが動作するコンピュータの構成を示している。図２に示すように、コンピュータ１は、ランダムアクセスメモリ（以下RAM）２、中央演算装置（以下CPU）３、ハードディスクドライブ（以下HDD）４、入力部５、及び、ディスプレイ６から構成されている。
図１の手順を実行するプログラムは、HDD４に格納され、実行される際にRAM２に展開される。展開されたプログラムは、CPU３によって実行される。また、プログラムによって使用されるデータなどは、キーボードやマウスなどで構成される入力部５を介して入力され、ディスプレイ６に表示されることにより入力が確認される。
プログラムが開始されると、まず、Pチャネル、及び、NチャネルMOSトランジスタを用いて標準的な論理セルを構成する（ステップS1）。標準的な論理セルとは、Pチャネル、及び、NチャネルMOSトランジスタが共に標準型MOSトランジスタで構成されている論理セルを指す。このステップでは、具体的には、標準的な論理セルのデータがHDD4から取り出される。
そして、入力信号のH／Lとその結果としての出力信号などを考慮して、Pチャネル、及び、NチャネルMOSトランジスタによるリーク電流と求める（ステップS２）。次に、ステップS2において求められたリーク電流に基づいて、Pチャネル、及び、NチャネルMOSトランジスタのどちらがリーク電流を多く流しているかを判定する（ステップS３）。
ステップS3において、PチャネルMOSトランジスタによるリーク電流が大きいと判断された場合、低リーク型セル、もしくは、高速型セルのどちらを構成するのかを選択する（ステップS4）。低リーク型セルを構成する場合、論理セル内のPチャネルMOSトランジスタを低リーク型PチャネルMOSトランジスタの設計値に置き換え、置き換え前とオン電流が等しくなるように調節する（ステップS6）。このようにして、低リーク型セルが構成され、処理を終了する。また、ステップS4において高速型セルを構成すると選択した場合、論理セル内のNチャネルMOSトランジスタを高速型NチャネルMOSトランジスタの設計値に置き換え、置き換え前とオン電流が等しくなるように調節する（ステップS7）。このようにして、高速型セルが構成され、処理を終了する。
また、ステップS3において、論理セル内のPチャネルMOSトランジスタによるリーク電流が、NチャネルMOSトランジスタによるリーク電流よりも小さいと判断された場合、低リーク型セル、もしくは、高速型セルのどちらを構成するのかを選択する（ステップS５）。高速型セルを構成する場合、論理セル内のPチャネルMOSトランジスタを高速型PチャネルMOSトランジスタの設計値に置き換え、置き換え前とオン電流が等しくなるように調節する（ステップS８）。このようにして、高速型セルが構成され、処理を終了する。また、低リーク型セルを構成する場合、論理セル内のNチャネルMOSトランジスタを低リーク型NチャネルMOSトランジスタの設計値に置き換え、置き換え前とオン電流が等しくなるように調節する（ステップS９）。このようにして、低リーク型セルが構成され、処理を終了する。
以降、図１におけるフローチャートの手順を具体的に説明する。
図３は、本実施の形態において説明のために用いられる２入力NANDの構成図である。PチャネルMOSトランジスタ101のソースとNチャネルMOSトランジスタ103のドレインは接続され、両者のゲートには同一の入力Aが入力する。また、NチャネルMOSトランジスタ103のソースにはNチャネルMOSトランジスタ104のドレインが接続され、NチャネルMOSトランジスタ104のソースは接地されている。PチャネルMOSトランジスタ101とNチャネルMOSトランジスタ103の間のノードには、PチャネルMOSトランジスタ102のソースが接続され、このノードは２NANDゲートの出力Xとなっている。PチャネルMOSトランジスタ102とNチャネルMOSトランジスタ104のゲートには、同一の入力Bが入力する。また、PチャネルMOSトランジスタ101と102のドレインには電源Vddが接続されている。
本発明は、図３の２入力NANDのような論理セルを多段わたって接続し、図１０のようなゲートアレイを構成する際に有効である。
一般的な論理セルにおいて、図３における入力Aや入力Bのような入力信号の組み合わせに対する出力信号のH／Lの出現確率は決まっている。そして、入力信号の組み合わせパターンによって流れるリーク電流も決まっている。例えば、図３における入力A、Bに対して（H,H）、（L,L）、（H,L）、（L,H）という組み合わせパターンが存在するが、それぞれのパターンに対してリーク電流が決まっている。
入力パターンの組み合わせ総数をNとしたとき、i番目の組み合わせで流れるリーク電流をIlk_iとする。各入力パターンの出現確率は
1/Nであり、そのときに流れるリーク電流を全入力パターンにわたって加算した確率平均リーク電流Ileakは、
Figure 0004813499
となる。
図４は、２入力NANDの真理値表である。２入力NANDでは、入力A、Bの組み合わせ総数Nが４であるため、それぞれのパターンの出現確率１／Nは１／４である。Xはそれぞれの組み合わせパターンにおける２入力NANDの出力である。Kp_I、Kn_Iについては後に説明する。
ここで、リーク電流がPチャネルMOSトランジスタを流れる場合のリーク電流をIlkp、NチャネルMOSトランジスタを流れる場合のリーク電流をIlknとする。論理セル内のPチャネル、もしくは、NチャネルMOSトランジスタの一方がオン電流を流すときに他方がリーク電流を流すため、IlknとIlkpが両方同時に流れることは無い。したがって、Ilk_iは入力信号の組み合わせパターンによってPチャネルMOSトランジスタを流れる場合とNチャネルMOSトランジスタを流れる場合に分けることができる。
また、Ilkp、及び、Ilknは、入力信号の組み合わせにより、リーク電流を流すトランジスタの数や、そのトランジスタの両端にかかる電圧などの条件によって異なる。そのため、それぞれの入力信号の組み合わせに対してIlkpまたはIlknを表す係数を定義する必要がある。
Pチャネル、及び、NチャネルMOSトランジスタのそれぞれにおいて、単位幅のMOSトランジスタの一端に電圧Vddが印加され、他方が接地されたときのリーク電流の量としてIlkp0,
Ilkn0を定義する。また、Pチャネル、及び、NチャネルMOSトランジスタのトランジスタ幅をそれぞれ Wp, Wnと定義する。また、それぞれのMOSトランジスタに印加される電圧条件に応じて、Ilkp0、及び、Ilkn0を基準としてリーク電流を生じさせるMOSトランジスタの個数を表す係数をKp,
Knを定義する。
確率平均リーク電流の式（１）をN, Kp, Kn,
Ilkp0, Ilkn0,Wp,Wnで表すことができ、
Figure 0004813499
となる。これは、ある論理ゲートが十分たくさんな数存在し、入力信号が完全にランダムに決定される場合のリーク電流の確率分布の期待値をあらわす。
このKpとKn、及び、WpとWnを用いて、従来における標準型の
Pチャネル、及び、NチャネルMOSトランジスタのどちらを低リーク型または高速型MOS トランジスタに置き換えるかを決定する。
図５は、図３の２入力NANDにおける２つの入力A及びBに、Hが入力した場合の図である。また、図６は、図３の２入力NANDにおける２つの入力A及びBに、Lが入力した場合の図である。図５は、図４の真理値表において入力信号状態がi＝1である場合の２入力NANDであり、図６は、入力信号状態がi＝４のいずれかである２入力NANDである。
入力A、Bが共にHである場合は、図５のように、PチャネルMOSトランジスタ101と102からリーク電流が発生し、オン状態にあるNチャネルMOSトランジスタ103と104を介してグランドへと流れる。また、入力A及びBの一方にH、他方にLが入力する場合には、出力XのノードがHになるため、オフ状態にあるNチャネルMOSトランジスタ103または104の一方から、リーク電流が生じグランドに流れる。また、入力A、Bが共にLである場合は、出力XのノードがHになるため、図６のようにオフ状態にあるNチャネルMOSトランジスタ103と104にリーク電流が発生し、グランドに流れる。
図４の真理値表におけるKp_IとKn_Iは、電圧Vddがソース・ドレイン間にかけられた場合の単位幅のトランジスタ１個分のリーク電流を基準に、リーク電流の量を表している。i=1のケースでは、電圧Vddのかかった並列のPチャネルMOSトランジスタ101と102のそれぞれからリーク電流が生じているため、Kp_I＝２となっている。また、i=２、３の場合は、PチャネルMOSトランジスタ101、もしくは、102のいずれかのゲートがオンになり、出力XのノードがHになるため、オフ状態のNチャネルMOSトランジスタ103、もしくは、104に電圧Vddがかかり、NチャネルMOSトランジスタ１つ分のリーク電流が生じる。i=4の入力パターンのときは、縦に２段に積まれたNチャネルMOSトランジスタ103と104が両方ともオフになり、分圧されて1段あたりにVdd／2の電圧がかかる。そのため、リーク電流はDIBL（ドレイン誘引障壁低下）の緩和によって、電圧Vdd印加時の半分よりもかなり小さい値となる。ここでは電圧Vdd印加時の15%として計算している。このように、２入力NANDセルの場合、各入力パターンにおけるKp_I、及び、Kn_Iの合計値であるKp、及び、Knが、Kp=2.0、Kn=2.2と決定される。
式（２）におけるKp・WpとKn・Wnを比較し、Kp・Wpが大きい場合はセル内部のPチャネルMOSトランジスタを、あるいはKn・Wnが大きい場合はセル内部のNチャネルMOSトランジスタを、低リーク型MOS
トランジスタの設計値に置き換える。
図９は、各セルの評価結果を示す表である。そして、図９の上段は、従来の方法によって構成された２入力NANDセルの評価結果を表している。また、図９の下段は、本発明によって構成された２入力NANDセルの評価結果を表している。
図９において、Wp、Wnはそれぞれ、Pチャネル、及び、NチャネルMOSトランジスタのトランジスタ幅である。また、βはWp／Wｎの比である。そして、Ileakは確率平均リーク電流である。IonP、IonNはそれぞれ、Pチャネル、及び、NチャネルMOSトランジスタのオン電流であり、Ionはその平均値である。また、Perf.、leak、Areaはそれぞれ、セルの動作速度、リーク電流、面積を従来標準型を基準に評価したものである。
図９の値を用いると、従来の標準的な２入力NANDセルの場合、Kp・Wp＝2.0・2.58＝5.16であり、Kn・Wn＝2.2・1.12＝2.46となる。ここでは、Kp・Wpの方が大きいため、PチャネルMOSトランジスタが低リーク型PチャネルMOSトランジスタの設計値に置き換えられることにより、本発明の低リーク型セルが構成される。置き換えられたPチャネルMOSトランジスタは、オン電流を維持するようにトランジスタ幅の設計値が調節される。標準型から低リーク型MOSトランジスタの設計値に置き換えた場合、オン電流が少なくなるため、トランジスタ幅は広くなるように調節される。標準型MOS
トランジスタの単位幅あたりのオン電流をstIonとし、低リーク型MOS トランジスタの単位幅あたりのオン電流をllIonとすると、置き換え後のトランジスタ幅は元のトランジスタ幅のstIon/llIon倍になるように調節される。
次に、Pチャネル、もしくは、NチャネルMOSトランジスタの一方を高速型MOSトランジスタの設計値に置き換える場合について説明する。確率平均リーク電流を与える式（２）において、Kp・WpとKn・Wnを比較し、Kp・Wpが小さい場合はセル内部のPチャネルMOSトランジスタを、あるいはKn・Wnが小さい場合はセル内部のNチャネルMOSトランジスタを、高速型MOSトランジスタの設計値に置き換える。
図９の表の従来標準型２入力NANDセルの値を用いると、Kp・Wp＝2.0・2.58＝5.16であり、Kn・Wn＝2.2・1.12＝2.46となる。ここでは、Kｎ・Wｎの方が小さいため、NチャネルMOSトランジスタが高速型NチャネルMOSトランジスタの設計値に置き換えられる。置き換えられたNチャネルMOSトランジスタは、置き換え前のオン電流を維持するようにトランジスタ幅の設計値が調節される。標準型から高速型MOSトランジスタの設計値に置き換えた場合、オン電流が増加するため、トランジスタ幅は狭くなるように調節される。標準型MOSトランジスタの単位幅あたりのオン電流をstIonとし、高速型MOSトランジスタの単位幅あたりのオン電流をhpIonすると、置き換え後のトランジスタ幅は元のトランジスタ幅のstIon/hpIon倍になるように調節される。
さらに、Pチャネル、もしくは、NチャネルMOSトランジスタの一方を低リーク型MOSトランジスタの設計値に置き換え、他方を高速型MOSトランジスタの設計値に置き換える場合について説明する。確率平均リーク電流を与える式（２）において、Kp・WpとKn・Wnを比較し、Kp・Wpが大きい場合はセル内部のPチャネルMOS
トランジスタを低リーク型MOSトランジスタの設計値に置き換え、同時にNチャネルMOSトランジスタを高速型MOSトランジスタの設計値に置き換える。Kn・Wnが大きい場合は、セル内部のNチャネルMOSトランジスタを低リーク型MOSトランジスタの設計値に置き換え、同時にPチャネルMOSトランジスタを高速型MOSトランジスタの設計値に置き換える。
置き換えられたMOSトランジスタは、オン電流を維持するようにトランジスタ幅の設計値を調節する。標準型MOS
トランジスタの単位幅あたりのオン電流をstIon、低リーク型MOSトランジスタの単位幅あたりのオン電流をllIon、高速型MOSトランジスタの単位幅あたりのオン電流をhpIonとすると、置き換えた後のトランジスタ幅は、低リーク型に置き換えたMOSトランジスタでstIon/llIon倍、高速型に置き換えたMOSトランジスタでstIon/hpIon倍になるように調節される。
上記のMOSトランジスタの実際の置き換えには、低リーク型MOSトランジスタ、または、高速型MOS
トランジスタが必要であるが、低リーク型および高速型はMOSトランジスタの閾値電圧Vthを制御することで実現できる。その制御方式としては、チャネル部分の不純物濃度を変更するプロセスによる制御方式と、Well電位を制御して閾値電圧Vthを変える基板バイアス制御方式がある。チャネル部分の不純物濃度を変更するプロセスによる制御方式は上記の構成に適用できる。また、Well電位を制御して閾値電圧Vthを変える基板バイアス制御方式を適用することも可能である。
図７は、基板バイアス制御方式を適用したCMOS半導体装置である。ここで用いられる基板バイアス回路10は、グランドGNDに接続されるP基板の電位と、電源Vddに接続されるN-Wellの電位を制御している。
P基板の電位をコントロールすることで、NチャネルMOS
トランジスタの閾値電圧Vthを制御し、N-Wellの電位をコントロールすることで PチャネルMOS トランジスタの閾値電圧Vthを制御する。このようにして、標準型MOSトランジスタから、低リーク型MOSトランジスタや高速型MOSトランジスタへの実際の置き換えを行い、本発明における低リーク型セル、及び、高速型セルが構成できる。基板バイアス制御方式を用いた場合には、プロセス変更を伴わず回路実装のみで実現できる。
図８は、論理セルの種別ごとの Kp、Kｎの値を示す表である。Kp、及び、Knは、単位幅のPチャネル、及び、NチャネルMOSトランジスタに所定の電圧が印加された場合のリーク電流を基準に、何個分のMOSトランジスタからのリーク電流かを表す係数である。また、Nは、セルに入力する入力信号の組み合わせパターンの総数である。
入力信号を反転させて出力する論理セルINVを例にとると、入力パターンの総数Nは、１つの入力のみであるためHとLの２パターンである。また、Hが入力する場合には、電圧Vddが印加されたPチャネルMOSトランジスタからリーク電流が生じるため、Kpは1.0となる。そして、Lが入力する場合には、電圧Vddが印加されたNチャネルMOSトランジスタからリーク電流が生じるため、Knも1.0となる。
図８中の値から、いずれの種類の論理セルに対してもKp/Knは0.7〜1.3程度となることがわかる。これに一般的なトランジスタ幅比Wp/Wn＝2をかけると、論理セルの種別によらず(Kp・Wp)/(Kn・Wn)の比は
1以上となる。これはKp・WpがつねにKn・Wnより大きいことを示しており、低リークセルを作るには論理セルの種別によらず標準型PチャネルMOS トランジスタを低リーク型PチャネルMOSトランジスタの設計値に置き換え、高速型セルを作るには論理セルの種別によらず標準型NチャネルMOS
トランジスタを高速型NチャネルMOSトランジスタの設計値にすればよいということを示している。
図９は、各セルの評価結果を示す表である。そして、図９の上段は、従来の方法によって構成された２入力NANDセルの評価結果を表している。また、図９の下段は、本発明によって構成された２入力NANDセルの評価結果を表している。
図９において、Wp、Wnはそれぞれ、Pチャネル、及び、NチャネルMOSトランジスタのトランジスタ幅である。また、βはWp／Wｎの比である。そして、Ileakは確率平均リーク電流である。IonP、IonNはそれぞれ、Pチャネル、及び、NチャネルMOSトランジスタのオン電流であり、Ionはその平均値である。また、Perf.、leak、Areaはそれぞれ、セルの動作速度、リーク電流、面積を従来標準型を基準に評価したものである。
本発明の第一の実施形態における低リーク型セルは、従来標準型セルのPチャネルMOSトランジスタだけを低リーク型MOSトランジスタの設計値に置き換えることで得られる。また、本発明における高速型セルは、従来標準型セルのNチャネルMOSトランジスタだけを高速型MOSトランジスタの設計値に置き換えることで得られる。さらに、本発明の低リーク・高速型セルは、従来標準型セルのPチャネルMOSトランジスタを低リーク型MOSトランジスタの設計値に、NチャネルMOSトランジスタを高速型MOSトランジスタの設計値に置き換えることで得られる。
本発明の低リーク型セルでは、従来標準型セルとの比較においてリーク電流を20%低減している。一方、性能の低下は4%となるが、従来型低リーク型セルでは性能低下が14%であり、従来型低リーク型セルよりは高速に動作する。つまり低リーク型セルは従来標準型と従来低リーク型の中間に位置する。
また、高速型セルでは、従来標準型セルとの比較において性能を10%向上している。一方、リーク電流は231%となるが、従来高速型セルではリーク電流が293%であり、従来高速型セルよりは低いリーク電流となる。つまり、本発明による高速型セルは従来標準型と従来高速型の中間に位置する。
図１０は、２入力NANDだけで構成された31段の従属接続回路である。この回路の32の入力端子(32bit)に適当なH、及び、Lの電位を与えて、各入力パターンに対する回路全体のリーク電流をシミュレーションで求める。入力の32bitパターンをランダムに与え、観測されるリーク電流の発生頻度を集計したところ、図１１のような分布が得られた。
図１１は、図１０の回路にランダムな入力を与えた場合のリーク電流の発生頻度を表すグラフである。図１１の横軸はリーク電流値であり、縦軸は発生頻度である。また、この際に用いた入力パターン数は約25000パターンである。
本発明による低リーク型セルは、従来低リーク型セルより分布の中心がリーク電流の大きな方に位置しているが、従来標準型セルよりも低リークである。また、本発明による高速型セルは、従来標準型セルより分布の中心がリーク電流の大きな方に位置しているが、従来高速型セルよりも低リークである。以上によりセル単体での特性の調節が、規模の大きな回路に対しても有効であると言える。
図１２は、２入力NAND以外の論理セルに本発明を適用した場合の従来型セルとの比較である。これは、動作速度を示す性能、リーク電流、及び、セルの面積に関して、従来標準型のセルを100％として、従来低リーク型、従来高速型、低リーク型、高速型、及び、低リーク・高速型のセルを評価したものである。また、評価に用いられた論理セルは、２入力NANDに限らず、INV、２入力NOR、３入力NAND、３入力NORなど、様々な論理を構成する。
ここで、２入力NORを例にとると、動作速度を表す性能は、従来高速型のセルでは13.7％向上しているのに対して、本発明の高速型セルでは9.5％向上している。また、従来低リーク型セルの性能は、従来標準型セルの86.2％へと低下するのに対し、本発明の低リーク型セルの性能は、従来標準型セルの95.9％への低下にとどまる。
図１２における２入力NORのリーク電流を比較すると、従来高速型セルは従来標準型セルに対して293.0％のリーク電流を流すが、本発明の高速型セルは156.5％のリーク電流に抑えている。また、従来低リーク型セルはリーク電流を従来標準型セルに対して38.7％に抑えているが、本発明の低リーク型セルは56.5％である。
また、図１２における２入力NORのセルの面積を比較すると、従来高速型セルでは従来標準型セルに対して87.9％であるのに対して、本発明の高速型セルでは96.6％である。そして、従来低リーク型セルでは従来標準型セルに対して115.9％であるのに対して、本発明の低リーク型セルでは111.6％である。このように、種類の異なる論理セルであっても２入力NANDと同様の効果が得られる。
次に、本発明の第二の実施の形態を説明する。
図１３は、PチャネルMOSトランジスタの製造バラツキに対する合計リーク量の変化を示す表である。また、図１４は、図１３の数値をグラフにとったものである。ここで製造バラツキとは、単位幅あたりのリーク電流が製品によってことなることを意味する。
図１３について従来の２入力NANDゲートで説明すると、Pチャネル、及び、NチャネルMOSトランジスタの単位幅あたりのリーク電流Ilkp0、及び、Ilkn0は、30.0に調節されている。この場合、PチャネルMOSトランジスタからのリーク電流は、34.3であり、NチャネルMOSトランジスタからのリーク電流は、16.1となる。これら２つのリーク電流の合計は50.4となる。
実際のCMOSトランジスタの製品における単位幅あたりのリーク電流は、設計時の予想とのずれを有する。ここでは、Pチャネルの単位幅あたりのリーク電流Ilkp0が0%から50％まで増加した場合のリーク電流の合計を計算している。
PチャンネルMOSトランジスタにおける単位幅あたりのリーク電流Ilkp0のバラツキを0%から50%まで増やした場合、リークの合計は従来型で34%増となる。これに対して、Pチャネル、及び、NチャネルMOSトランジスタのリーク電流が等しくなるように、Pチャンネルにおける単位幅あたりのリーク電流Ilkp0を調節した場合は、リーク電流の合計は50％のばらつきに対して25%増となる。
調節によってリーク電流の絶対値が減少するが、一般にリーク電流の少ないデバイスは速度が遅いので、これをトランジスタ幅の調節で回復させる。そこで、Pチャネル、及び、NチャネルMOSトランジスタのリーク電流が等しくなるように保ちながら、従来のオン電流を確保するためにトランジスタ幅の設計値を調節する。このとき、Pチャネル、及び、NチャネルMOSトランジスタの単位幅あたりのリーク電流は、22.1、及び、46.9である。また、Pチャネル、及び、NチャネルMOSトランジスタからのリーク電流は、それぞれ、25.2である。この場合でも、PチャネルMOSトランジスタのバラツキ50%でのリーク合計に対する感度は変わらず25%増である。
図１５は、本発明の第二の実施の形態における論理セルの構成処理方法を示すフローチャートである。また、図２は、図１５のフローチャートの手順を実行するプログラムが動作するコンピュータの構成を示している。コンピュータ１は、RAM２、CPU３、HDD４、入力部５、及び、ディスプレイ６から構成されている。
図１５の手順を実行するプログラムは、HDD４に格納され、実行される際にRAM２に展開される。展開されたプログラムは、CPU３によって実行される。また、プログラムによって使用されるデータなどは入力部５を介して入力され、ディスプレイ６に表示されることにより入力が確認される。
プログラムが開始されると、まず、従来の構成方法で構成された論理セルのデータが生成される（ステップT1）。LSI内部の代表論理ゲートを 2入力NANDとしたとき、2入力NANDの確率平均リーク電流は、
Figure 0004813499
で与えられる。これは、式（２）に、図８における２入力NANDのN、Kp、及び、Knの値を代入したものである。この式において、PチャネルMOSトランジスタからのリーク電流に対する寄与は、右辺の第一項であり、NチャネルMOSトランジスタからのリーク電流に対する寄与は、右辺の第二項である。
ここで、Pチャネル、及び、NチャネルMOSトランジスタの製造ばらつきの影響を等しくするには、式（３）における第一項と第二項が等しくなければならない。
Wp/Wnをβとして Wp=βWnとすると、PチャネルMOSトランジスタ、及び、NチャネルMOSトランジスタからのリーク電流に対する寄与は、それぞれ
2・Ilkp0・β・Wn／4 および、2.2・Ilkn0・Wn／4となる。一般にβは移動度の比としてよく、2前後である。ここでβ=2とすると、Pチャネル、及び、NチャネルMOSトランジスタの製造ばらつきの影響を等しくするためには、
Figure 0004813499
の関係式を満たさなければならない。このようにして、単位幅あたりのリーク電流の関係式を求める（ステップT2）。
次に、得られた式（４）の関係を満たすように、Ilkp0、Ilkn0の設計値を調節する（ステップT3）。実際の回路における調節は、不純物打ち込みの濃度の調節や、基板バイアス回路による電位の調節によって行われる。
そして、所望のオン電流を得るためにトランジスタ幅の設計値を調節する（ステップT4）。オン電流を増加させたい場合は、トランジスタ幅は広げられ、減少させたい場合は、狭められる。これで処理は終了する。
このようにすることによって、デバイス開発の段階でLSI全体のリーク電流に対するPチャネル、及び、NチャネルMOSトランジスタのバラツキの影響を均等にすることができる。
チップ設計においてトランジスタの閾値電圧Vthを複数用意する方式は、すでに存在し、広く実施されている。本発明による方法は論理セルごとに速度低下を抑えつつリーク電流を減らしたり、リーク電流の増加を抑えつつ速度を向上したりするための、Pチャネル、及び、NチャネルMOSトランジスタそれぞれの閾値電圧Vthの選択指針を提供している。これにより全組み合わせを試して効果を計算する前に、ある程度の傾向をつかむことができる。
また確率平均リーク電流の概念によって、閾値電圧制御がリーク電流に統計的にどう影響するか概観することが可能になる。それによって、チップ内の代表的な論理ゲートとPチャネル、及び、NチャネルMOSトランジスタの幅比βから、最適なPチャネル、及び、Nチャネルのリーク電流比を求めることが可能である。これは近年のプロセッサ開発において電力が増加する状況に対し、デバイス開発へのひとつの指針を与える効果をもつ。

Claims (17)

  1. 単位幅当たりのリーク電流が、PチャネルMOSトランジスタとNチャネルMOSトランジスタとで等しくなるように構成されているCMOS半導体における論理セルの構成処理方法であって、
    前記論理セルに入力する入力信号に基づいて、前記論理セル内の前記Pチャネル、及び、前記NチャネルMOSトランジスタのリーク電流の期待値である確率平均リーク電流を計算する工程と、
    計算された前記確率平均リーク電流の前記PチャネルMOSトランジスタからの寄与と前記NチャネルMOSトランジスタからの寄与を比較する工程と、
    前記寄与が大きい方の前記Pチャネル、もしくは、前記NチャネルMOSトランジスタを低リーク型MOSトランジスタに決定する決定工程と、
    前記低リーク型MOSトランジスタのオン電流が、他方のMOSトランジスタのオン電流と等しくなるように調整する調整工程とを有することを特徴とするCMOS半導体の論理セルの構成処理方法。
  2. 請求項１において、
    前記決定工程において、前記寄与が小さい方のMOSトランジスタが高速型MOSトランジスタに決定され、
    前記調整工程において、前記低リーク型MOSトランジスタのオン電流が他方のMOSトランジスタと等しくなるように調整されることを特徴とするCMOS半導体の論理セルの構成処理方法。
  3. 請求項１において、
    前記決定工程において、前記寄与が大きい方のMOSトランジスタが低リーク型MOSトランジスタに決定され、前記寄与が小さい方のMOSトランジスタが高速型MOSトランジスタに決定され、
    前記調整工程において、前記低リーク型、及び、高速型MOSトランジスタのオン電流が互いに等しくなるように調整されることを特徴とするCMOS半導体の論理セルの構成処理方法。
  4. 請求項１から３において、
    前記オン電流が等しくなるようになされる調整は、トランジスタ幅の調整によって行われることを特徴とするCMOS半導体の論理セルの構成処理方法。
  5. 請求項１から３において、
    前記オン電流が等しくなるようになされる調整は、不純物打ち込みの濃度の調整によって行われることを特徴とするCMOS半導体の論理セルの構成処理方法。
  6. 請求項１から３において、
    前記オン電流が等しくなるようになされる調整は、基板バイアス回路によって行われることを特徴とするCMOS半導体の論理セルの構成処理方法。
  7. 請求項１から６において、
    前記確率平均リーク電流は、PチャネルMOSトランジスタ、及び、NチャネルMOSトランジスタについて、トランジスタ幅と、単位幅あたりのリーク電流と、単位幅のMOSトランジスタに所定の電圧が印加された場合のリーク電流を基準に、何個分かのMOSトランジスタからのリーク電流を表す係数との積を、前記論理セルに入力する入力信号のパターンの総数で除算し求められた値を、互いに足し合わせた値であることを特徴とするCMOS半導体の論理セルの構成処理方法。
  8. PチャネルMOSトランジスタとNチャネルMOSトランジスタとを有するCMOS半導体における論理セルの構成処理方法であって、
    前記論理セルに入力する入力信号に基づいた、前記論理セル内の前記Pチャネル、及び、前記NチャネルMOSトランジスタのリーク電流の期待値である確率平均リーク電流の式における前記PチャネルMOSトランジスタからの寄与と前記NチャネルMOSトランジスタからの寄与とが等しくなるように、前記Pチャネル、及び、前記NチャネルMOSトランジスタの単位幅あたりのリーク電流を調整する工程と、
    所望のオン電流を得るために、前記Pチャネル、及び、前記NチャネルMOSトランジスタのトランジスタ幅を調整する工程とを有することを特徴とするCMOS半導体の論理セルの構成処理方法。
  9. 請求項８において、
    前記確率平均リーク電流は、PチャネルMOSトランジスタ、及び、NチャネルMOSトランジスタについて、トランジスタ幅と、単位幅あたりのリーク電流と、単位幅のMOSトランジスタに所定の電圧が印加された場合のリーク電流を基準に、何個分かのMOSトランジスタからのリーク電流を表す係数との積を、前記論理セルに入力する入力信号のパターンの総数で除算し求められた値を、互いに足し合わせた値であることを特徴とするCMOS半導体の論理セルの構成処理方法。
  10. 請求項８において、
    前記論理セルは、ＬＳＩ内部において最多数を占める論理セルであることを特徴とするCMOS半導体の論理セルの構成処理方法。
  11. 単位幅当たりのリーク電流がPチャネルMOSトランジスタとNチャネルMOSトランジスタとで等しくなるように構成されているCMOS半導体における論理セルの構成処理プログラムであって、
    前記論理セルに入力する入力信号に基づいて、前記論理セル内の前記Pチャネル、及び、前記NチャネルMOSトランジスタのリーク電流の期待値である確率平均リーク電流を計算する工程と、
    計算された前記確率平均リーク電流の前記PチャネルMOSトランジスタからの寄与と前記NチャネルMOSトランジスタからの寄与を比較する工程と、
    前記寄与が大きい方の前記Pチャネル、もしくは、前記NチャネルMOSトランジスタを低リーク型MOSトランジスタに決定する決定工程と、
    前記低リーク型MOSトランジスタのオン電流が、他方のMOSトランジスタのオン電流と等しくなるように調整する調整工程とコンピュータに実行させることを特徴とするCMOS半導体の論理セルの構成処理プログラム。
  12. 請求項１１において、
    前記決定工程において、前記寄与が小さい方のMOSトランジスタが高速型MOSトランジスタに決定され、
    前記調整工程において、前記低リーク型MOSトランジスタのオン電流が他方のMOSトランジスタと等しくなるように調整されることを特徴とするCMOS半導体の論理セルの構成処理プログラム。
  13. 請求項１１において、
    前記決定工程において、前記寄与が大きい方のMOSトランジスタが低リーク型MOSトランジスタに決定され、前記寄与が小さい方のMOSトランジスタが高速型MOSトランジスタに決定され、
    前記調整工程において、前記低リーク型、及び、前記高速型MOSトランジスタのオン電流が互いに等しくなるように調整されることを特徴とするCMOS半導体の論理セルの構成処理プログラム。
  14. 請求項１１から１３において、
    前記オン電流が等しくなるようになされる調整は、トランジスタ幅の調整によって行われることを特徴とするCMOS半導体の論理セルの構成処理プログラム。
  15. 請求項１１から１４において、
    前記確率平均リーク電流は、PチャネルMOSトランジスタ、及び、NチャネルMOSトランジスタについて、トランジスタ幅と、単位幅あたりのリーク電流と、単位幅のMOSトランジスタに所定の電圧が印加された場合のリーク電流を基準に、何個分かのMOSトランジスタからのリーク電流を表す係数との積を、前記論理セルに入力する入力信号のパターンの総数で除算し求められた値を、互いに足し合わせた値であることを特徴とするCMOS半導体の論理セルの構成処理プログラム。
  16. PチャネルMOSトランジスタとNチャネルMOSトランジスタとを有するCMOS半導体における論理セルの構成処理プログラムであって、
    前記論理セルに入力する入力信号に基づいた、前記論理セル内の前記Pチャネル、及び、前記NチャネルMOSトランジスタのリーク電流の期待値である確率平均リーク電流の式における前記PチャネルMOSトランジスタからの寄与と前記NチャネルMOSトランジスタからの寄与とが等しくなるように、前記Pチャネル、及び、前記NチャネルMOSトランジスタの単位幅あたりのリーク電流を調整する工程と、
    所望のオン電流を得るために、前記Pチャネル、及び、前記NチャネルMOSトランジスタのトランジスタ幅を調整する工程とをコンピュータに実行させることを特徴とするCMOS半導体の論理セルの構成処理プログラム。
  17. 請求項１６において、
    前記確率平均リーク電流は、PチャネルMOSトランジスタ、及び、NチャネルMOSトランジスタについて、トランジスタ幅と、単位幅あたりのリーク電流と、単位幅のMOSトランジスタに所定の電圧が印加された場合のリーク電流を基準に、何個分かのMOSトランジスタからのリーク電流を表す係数との積を、前記論理セルに入力する入力信号のパターンの総数で除算し求められた値を、互いに足し合わせた値であることを特徴とするCMOS半導体の論理セルの構成処理プログラム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5034403B2 (ja) * 2006-09-21 2012-09-26 富士通セミコンダクター株式会社 半導体集積回路装置
US7487480B1 (en) * 2008-05-12 2009-02-03 International Business Machines Corporation Method for estimating aggregate leakage of transistors
KR101504594B1 (ko) * 2008-08-28 2015-03-23 삼성전자주식회사 반도체 소자의 누설전류 예측 방법
JP5098970B2 (ja) * 2008-11-25 2012-12-12 富士通株式会社 リーク電流分布検証支援プログラム、リーク電流分布検証支援装置およびリーク電流分布検証支援方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320269A (ja) * 2000-05-02 2001-11-16 Sharp Corp Ｃｍｏｓ半導体集積回路
JP2003142598A (ja) * 2001-11-01 2003-05-16 Hitachi Ltd 半導体集積回路装置
JP2004134830A (ja) * 2002-10-08 2004-04-30 Matsushita Electric Ind Co Ltd 半導体集積回路装置およびその設計方法
JP2005071360A (ja) * 2003-08-22 2005-03-17 Internatl Business Mach Corp <Ibm> リーク電流感度（ｌｅａｋａｇｅｃｕｒｒｅｎｔｓｅｎｓｉｔｉｖｉｔｙ）を求め、それを用いて集積回路の設計を最適化する方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2806234B2 (ja) 1993-12-13 1998-09-30 日本電気株式会社 半導体装置及びその製造方法
CA2229404A1 (en) 1996-06-14 1997-12-18 Cascade Design Automation Corporation Method and apparatus for optimization of standard cell libraries
JPH10125908A (ja) 1996-10-18 1998-05-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4772183B2 (ja) 2000-11-30 2011-09-14 ルネサスエレクトロニクス株式会社 半導体装置
JP2003100903A (ja) 2001-09-25 2003-04-04 Toshiba Corp 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320269A (ja) * 2000-05-02 2001-11-16 Sharp Corp Ｃｍｏｓ半導体集積回路
JP2003142598A (ja) * 2001-11-01 2003-05-16 Hitachi Ltd 半導体集積回路装置
JP2004134830A (ja) * 2002-10-08 2004-04-30 Matsushita Electric Ind Co Ltd 半導体集積回路装置およびその設計方法
JP2005071360A (ja) * 2003-08-22 2005-03-17 Internatl Business Mach Corp <Ibm> リーク電流感度（ｌｅａｋａｇｅｃｕｒｒｅｎｔｓｅｎｓｉｔｉｖｉｔｙ）を求め、それを用いて集積回路の設計を最適化する方法

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