JP4733999B2 - 回路設計方法、回路設計装置及び半導体回路 - Google Patents

Description

本発明は回路設計方法、回路設計装置、プログラム及び半導体回路に係り、特に論理セルよりなる半導体回路の回路設計方法、回路設計装置、プログラム及び半導体回路に関する。

近年の半導体テクノロジの進歩に伴い、半導体回路を構成するトランジスタのゲート長が短くなる傾向にある。このような傾向は、トランジスタのソースからドレインへ流れる「オフリーク電流」の増加、ひいてはその結果として半導体回路全体の消費電力の増加を招くことになると考えられる。

また、今後の更なるテクノロジの進歩により、トラジスタのゲート酸化膜が薄くなる傾向にある。このような傾向は、トランジスタのゲートとソースとの間、或いはゲートとドレインとの間をリーク電流が流れる、所謂「ゲートリーク電流」の増加を招くことになると考えられる。

上記オフリーク電流を削減する手法として、例えば特許文献１に開示された技術がある。この技術によれば、図１に示す如く、入力信号と、回路が動作していないタイミング（待機時）を示す信号（待機信号）とのＡＮＤ論理をとる構成を設け、待機時には回路の各ノードの論理を所定のレベルに強制的に固定するというものである。

そして更に、このようにして待機時にその出力が「Ｈ」レベルに固定されることになるノードを入力とするCMOSゲートＩ１０のｐＭＯＳトランジスタの閾値を高く、ｎＭＯＳトランジスタの閾値を低く設定しておく。他方この場合にその出力が「Ｌ」に固定されることになるノードを入力とするＣＭＯＳゲートＩ１１のｐＭＯＳトランジスタの閾値を低く、ｎＭＯＳトランジスタの閾値を高く設定しておく。

このように構成することにより、待機時にオフ状態となるトランジスタの閾値を高くすることができ、結果的にオフリーク電流を削減するというものである。

また、回路動作時の消費電流を削減する方法として、動作時の各ノードの論理値が「Ｈ」レベルまたは「Ｌ」レベルである確率を求めておき、その確率によってＢｉＮＭＯＳ回路（図２（ｂ））のｐＭＯＳトランジスタの閾値が異なるセルを選択する方法が、例えば特許文献２に開示されている（図２参照）。

この技術では「Ｈ」レベルの確率が高いノードを入力するセルとしてｐＭＯＳの閾値が高いセルを選択し、「Ｌ」レベルの確率が高いノードを入力するセル（図２（ａ）中の黒く塗りつぶされた素子）としてｐＭＯＳの閾値が低いセルを選択する構成とされている。このようにすることにより、動作時に流れる貫通電流を削減するというものである。
特開平１１−２８２８８６号公報 特開平９−７４３４９号公報 特開平８−２８７６８６号公報

特許文献１による技術の場合、回路全体が待機時におけるオフリーク電流は削減できるが、回路全体が動作中の際に生ずるオフリーク電流やゲートリーク電流の削減に関する機能は含まれていない。又特許文献２による技術の場合、ＢｉＮＭＯＳ回路の場合には動作時の貫通電流を抑えることが可能であるが、現在主流であるＣＭＯＳ回路のオフリーク電流やゲートリーク電流を削減するための機能は含まれていない。

本発明はこのような問題点に鑑み、例えばＣＭＯＳ回路のオフリーク電流及びゲートリーク電流を効果的に削減可能な半導体回路を設計し得る技術を提供することを目的とする。

上記課題の解決のため本発明では、実際の動作時に各ノードが有するものと考えられる論理値の出現確率を求めておき、そのようにして求められた各ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定するというものである。

例えば実際の回路動作を想定した場合にオフ状態となる可能性が高いと考えられるトランジスタ素子の種類として、オフリーク電流を効果的に減らすため閾値電圧が高いトランジスタ素子を選定するようにする。他方、オン状態となる可能性が高いトランジスタ素子の種類として、オン状態におけるゲートリーク電流を効果的に減らすためゲート酸化膜が厚いトランジスタ素子を選定するようにする。また、オンの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の厚いものを選定し、オフの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の薄いものを選定するようにする。

本発明ではこのように実際の各ノードが有すると考えられる論理値の出現確率に応じて当該ノードを入力とする論理セルの種類を決定するように構成したため、実際の動作において最も出現可能性の高い動作状態に最も適した種類のセルを選定可能である。したがって各論理セルの実際の動作状態に即して最も効果的な消費電力削減策を講じることが可能となる。

図３は本発明の実施の形態の原理説明図である。

本発明の実施の形態では半導体回路のレイアウト設計工程において、予め、回路の動作時の各ノードの論理値が「Ｈ」（ハイレベル）または「Ｌ」（ローレベル）となる確率を求めておく。そしてそのようにして求められた確率に基づき、当該半導体回路に含まれる各ＣＭＯＳ回路を構成するｎＭＯＳトランジスタ又はｐＭＯＳトランジスタとして、ゲート酸化膜が異なる複数種類の素子のうちの何れかを選定し、或いは閾値電圧が異なる複数種類の素子のうちの何れかを選定するというものである。

図３において、まず初期論路回路と動作時入力ベクタとを用意する。初期論理回路とは、図１１と共に後述する半導体回路の製造工程中、ステップＳ１０２における論理合成処理によって得られたゲートレベルのネットリストを意味する。ネットリストは各論理セルの相互の配線を示す情報であり、この場合、各論理セルの種類としてはある特定の種類が指定されているものとする。又動作時入力ベクタとは、当該回路を実際の用途に適用した際に想定される外部条件等から決定される入力信号の時間経過に沿ったタイムスケジュールを意味する。

これらを入力とし、ステップＳ１１にて内部論理確率計算を実施する。ここでは、例えば図４（ａ）に示す如くの回路構成（ネットリスト）に対し、動作時入力ベクタとしての信号タイムスケジュールにしたがって信号を順次入力した場合の、時間経過に沿った各ノードの論理状態をシミュレーションする。その結果、各ノードの論理値の出現確率が得られる。

次にステップＳ１２にてセル置換を行う。これは後述の如く、上記の如くに求められた各ノードの論理値の出現確率に応じ、そのノードを入力とする論理セルにおけるリーク電流を効果的に削減可能な種類のトランジスタを選定して適用するものである。

図４及び図５と共に、本発明の実施の形態の作用効果につき説明する。本発明の実施の形態では、トランジスタのゲートリーク電流はゲートの下にチャネルが形成されるオン状態の方が流れやすいという性質、及びトランジスタのゲート酸化膜が薄いほどゲートリーク電流が流れやすいという性質を利用する。即ち、オン状態が起こりやすいトランジスタとしてゲート酸化膜が厚いものを適用することにより、ゲートリーク電流を効果的に削減しようとするものである。

図４（ａ）は、フリップフロップの出力であるノードＮ０を、２個のＣＭＯＳ回路のインバータＩ０，Ｉ１を用いて２回反転させる回路例を示す。

この回路のレイアウト設計段階において、当該回路を実際に製品として所定の具体的な用途に適用する際に想定される外部条件等から、当該回路を実際に動作させたときのノードＮ０の論理として「Ｌ」である確率が０．１であり、「Ｈ」である確率が０．９であるという結果が得られたと仮定する。

このような場合、ノードＮ０を入力とするＣＭＯＳインバータＩ０として、そのｐＭＯＳトランジスタのゲート酸化膜が薄く、ｎＭＯＳトランジスタのゲート酸化膜が厚いトランジスタで構成されるインバータを適用する（図４（ｃ））。即ち、この場合予測される上記各ノードの出現論理確率によれば、図５（ａ）に示す如く、動作時の９０パーセントの時間はｎＭＯＳトランジスタがオン状態となり、他方その間ｐＭＯＳトランジスタはオフ状態となることになる。

このためオン状態が長いｎＭＯＳトランジスタでは、オン状態が長い分、ゲートからソースに対しリーク電流が流れやすくなる（図５（ａ））。しかしながら上記の如く、ｎＭＯＳトランジスタとしてゲート酸化膜が厚いものを適用することにより、ゲート酸化膜が薄い場合に比してゲートリーク電流は小さくすることができる。又、オフ状態が長いpＭＯＳトランジスタとしてはゲート酸化膜が薄いものが適用されるが、これは、オフ状態ではゲートリーク電流は小さいため、動作時間全体で平均すればこの場合でもゲート電流は効果的に削減可能である（図５（ｂ））。

即ち、この場合動作時間の１０％はnＭＯＳトランジスタがオフ状態でpＭＯＳトランジスタがオン状態となる。その間ゲート酸化膜の薄いpＭＯＳトランジスタに大きなゲートリーク電流が流れる（図５（ｂ）の破線）。しかしながら、このような状態は全動作時間の１０％の時間のみであるため、全体の動作期間について平均すると、ゲートリーク電流を効果的に減らすことができると言える。

又、図４（ａ）に示す例の場合、上記インバータＩ０の出力であるノードN1の論理の動作時の出現確率としては、「Ｌ」である確率が０．９で、「Ｈ」である確率が０．１となる、よって、ノードＮ1を入力とするＣＭＯＳインバータＩ1として、pＭＯＳトランジスタのゲート酸化膜が厚く、nＭＯＳトランジスタのゲート酸化膜が薄いトランジスタで構成されるインバータを適用する。この場合も上記ＣＭＯＳインバータＩ０の場合同様の原理により、ゲートリーク電流を効果的に抑制可能である（図５（ｃ）、（ｄ）参照）。

又、「ゲート酸化膜の厚さ」に代え、「トランジスタの閾値電圧」が異なる素子を適宜適用することにより、オフリーク電流を効果的に削減することも又可能となる。更に、「酸化膜の厚さ」及び「閾値電圧」の双方を適宜異なるものとする、即ち、両者の組み合わせを適宜選定することにより、回路の動作速度を維持したままで効果的なリーク電力の削減を図ることが可能となる。

尚、図４（ｄ）は、本願の図面において適用するトランジスタの種類を示すための記号について説明するための図である。同図に示す如く、ゲート酸化膜が厚い種類（Ｔｏｘ厚）及び薄い種類（Ｔｏｘ薄）につき、ｐＭＯＳ，ｎＭＯＳの各トランジスタ毎に記号を設けている。

又図４（ｅ）は、本発明の実施例にて適用可能な、ＣＭＯＳインバータとして選定可能な４種類のトランジスタの組み合わせを示す。図中、Ｔｙｐｅ ＡはｐＭＯＳ，ｎＭＯＳの両トランジスタともゲート酸化膜が薄いものを適用した種類であり、Ｔｙｐｅ ＢはｐＭＯＳトランジスタにのみゲート酸化膜が厚いものを適用した種類であり、Ｔｙｐｅ Ｃは逆にｎＭＯＳトランジスタにのみゲート酸化膜が厚いものを適用した種類であり、Ｔｙｐｅ ＤはｐＭＯＳ，ｎＭＯＳの両トランジスタともゲート酸化膜が厚いものを適用した種類である。

本発明の第１実施例につき、図６及び７と共に説明する。

図６は、図３のステップＳ１１の処理に対応するものであり、各ノードの論理情報の計算方法のフローチャートを示す。ここではまず対象となる論理回路（ネットリスト）とその回路へ入力される信号のベクタ（図３と共に説明した「動作時入力ベクタ」）を用意する。そしてその２つを入力として論理シミュレーションを実行する（ステップＳ２１）。

その結果、回路に含まれる各ノードの論理遷移情報（図３と共に説明した「各ノード論理確率」）を得る。論理遷移情報とは、「Ｌ」から「Ｈ」（もしくは「Ｈ」から「Ｌ」）に変化する時刻を含む。この論理遷移情報から、各ノードが「Ｈ」又は「Ｌ」状態となる確率を計算する（ステップＳ２２）。

図７は、図３のステップＳ１２の処理に対応するものであり、具体的なセルの置換方法の例を示している。ここではまず、初期論理回路から全部のノードを抽出する（ステップＳ１）。そしてこのように抽出された各ノードに対し、順次以下の処理を行う。

即ち、各ノードに対し、図６の処理で得られた「各ノードの論理確率」から、「Ｈ」又は「Ｌ」になる確率を得る。そして例えば「Ｈ」の確率が０．７より大きいネット（ノードと同義）場合（ステップＳ２のＹｅｓ）、そのネットを入力とするセルにつき、ｎＭＯＳトランジスタのゲート酸化膜が厚い、図４（ｅ）に示すＴｙｐｅ Ｃのもので置換する（ステップＳ３）。他方「Ｈ」の確率が０．７以下のネット場合（ステップＳ２のＮｏ）、更に当該ノードの「Ｌ」の確率を調べ、「Ｌ」の確率が０．７より大きい場合（ステップＳ４のＹｅｓ）、そのネットを入力とするセルとして、pＭＯＳトランジスタのゲート酸化膜が厚い、図４（ｅ）のＴｙｐｅ Ｂのもので置換する（ステップＳ５）。

他方、当該ノードの「Ｈ」の確率が０．７以下でかつ、「Ｌ」の確率が０．７以下の場合（ステップＳ４のＮｏ）、nＭＯＳトランジスタ及びpＭＯＳトランジスタの夫々のゲート酸化膜が共に薄い、図４（ｅ）のＴｙｐｅ Ａ、もしくは、nＭＯＳトランジスタ及びpＭＯＳトランジスタの夫々のゲート酸化膜が共に厚い、図４（ｅ）のＴｙｐｅ Ｄのもので置換する（ステップＳ６）。

このように、「Ｈ」の確率が高い場合、即ち図４（ｂ）の例におけるノードＮ０のような場合には、その場合にオン状態となりやすいｎＭＯＳトランジスタの酸化膜が厚く、逆にオフ状態となりやすいｐＭＯＳトランジスタの酸化膜が薄いＴｙｐｅ Ｃを選定する（ステップＳ３）。その結果、上述の如く、オンとなりやすい側のトランジスタの酸化膜を厚いものとすることによりオン時のゲートリークを効果的に削減可能となり、結果的に動作時間全体で平均すると効果的な電力消費量の削減が可能となる。

又、逆に「Ｌ」の確率が高い場合、即ち図４（ｂ）の例におけるノードＮ１のような場合には、その場合にオン状態となりやすいｐＭＯＳトランジスタの酸化膜が厚く、逆にオフ状態となりやすいｎＭＯＳトランジスタの酸化膜が薄いＴｙｐｅ Ｂを選定する（ステップＳ５）。その結果、上記同様、オンとなりやすい側のトランジスタの酸化膜を厚いものとすることによりオン時のゲートリークを効果的に削減可能となり、上記同様、結果的に動作時間全体で平均すると効果的な電力消費量の削減が可能となる。

他方、この何れでもない場合、即ち、「Ｈ」の確率と「Ｌ」の確率とが同等なような場合、ｐＭＯＳ、ｎＭＯＳの夫々のトランジスタのゲート酸化膜の厚さに差を付ける意味があまりない。このため、ゲート酸化膜の厚さが夫々薄いＴｙｐｅ Ａ（ステップＳ６）、或いは夫々厚いＴｙｐｅ Ｄを選定する。

この場合の選定の基準としては、動作速度の向上の要素の方が消費電力削減の要素より重要な場合にはｐＭＯＳ，ｎＭＯＳの両トランジスタ共ゲート酸化膜が薄いＴｙｐｅ Ａを選定すべきであり、他方、逆に消費電力の削減の要素の方が重要度が高い場合、ｐＭＯＳ，ｎＭＯＳの両トランジスタ共ゲート酸化膜が厚いＴｙｐｅ Ｄを選定すべきといえる。

図８と共に、上述の本発明の第１実施例の変形例の構成につき、説明する。

この変形例では、各ノードの論理確率の計算方法（図３におけるステップＳ１１）が上述の第１実施例のものと異なる。即ちこの場合、図８（ａ）に示す如く、対象となる論理回路（ネットリスト）と、その回路へ入力される信号の論理確率（入力ピン論理確率）とを用意する。

この入力ピン論理確率とは、図８（ｂ）に示す如く、対象となる回路の入力ピンの各々に対して入力される信号としての「Ｈ」の確率、或いは「Ｌ」の確率である。したがってこの場合、上記第１実施例と異なり、時間経過を追った信号のタイムスケジュールは不要なため、その後の演算の簡略化が可能である。

次に、ステップＳ３１にて、上２つの入力に基づき、確率伝播計算を実行する。確率伝播計算とは、入力ネットの論理の出現確率と、これを受けて演算を行う論理ゲートの論理構成とに応じ、当該演算後の出力ネットの論理の出現確率を計算するものである。

例えば、論理ゲートが２入力ＡＮＤの場合（図８（ｂ）の例）、２入力が夫々「Ｈ」、「Ｈ」となる組み合わせのときにのみその出力が「Ｈ」になる。この場合２つの入力ネットの「Ｈ」の確率が０．６と０．６とであった場合、出力が「Ｈ」である確率は「０．６ × ０．６ ＝ ０．３６」として算出される。

このような確率伝播計算により、回路に含まれる各ノードの論理確率を得る。それ以後のセル置換（図３におけるステップＳ１２）の処理については例えば図７と共に説明した第１実施例における処理をそのまま適用可能である。

尚、上記確率伝搬計算の、他の論理ゲートについての計算例を以下に示す。例えばインバータの場合、入力の「Ｈ」の確率が０．６であれば、出力の「Ｌ」の確率が同じく０．６となる。又、２入力ＯＲ素子の場合、上記２入力ＡＮＤ素子の場合と逆に両入力が「Ｌ」，「Ｌ」となる組み合わせの場合にのみ、その出力が「Ｌ」となる。したがって両入力の「Ｈ」の確率が各々０．６の場合、夫々のその「Ｌ」の確率は１ ― ０．６ ＝ ０．４となる。したがって、出力が「Ｌ」となる確率は「０．４ × ０．４ ＝ ０．１６」として算出される。

尚、図８と共に説明した当該変形例は、以下に示す他の実施例においても適用可能であることは言うまでもない。

次に本発明の第２実施例につき、図９と共に説明する。

本実施例では、図３のステップＳ１２のセル置換におけるトランジスタの種類の選定に関し、上記第１実施例においてはゲート酸化膜の厚さの相異による種類分けを適用したのに対し、トランジスタの閾値電圧による種類分けを適用する点において異なる。

トランジスタのオフリーク電流は当該トランジスタがオフ状態に流れる電流であり、当該素子の閾値電圧を高く設定することによりこのオフリーク電流を抑制することが可能である。

図９（ａ）、（ｂ）は、図４（ａ）、（ｂ）同様に、フリップフロップの出力（Ｎ０）を、ＣＭＯＳ回路のインバータ２個Ｉ０，Ｉ１を用いて２回反転させる回路例を示す。この回路のレイアウト設計段階において、当該回路を実際の用途に適用して動作させた際に想定される外部条件等から求められるノードＮ０の論理として、「Ｌ」である確率が０．１、「Ｈ」である確率が０．９となる予測結果が得られたと仮定する。

この仮定の条件においては、ノードＮ０を入力とするＣＭＯＳインバータＩ０として、pＭＯＳトランジスタの閾値電圧が高く、nＭＯＳトランジスタの閾値電圧が低いトランジスタで構成されるインバータを適用する（「セル置換」、図９（ｃ））。

即ちこのインバータＩ０に対する入力としてのノードＮ０の論理として「Ｈ」である確率が大きく、その結果、当該インバータＩ０を構成するｐＭＯＳトランジスタはオフ状態となる確率が高く、他方、ｎＭＯＳトランジスタはオン状態となる確率が高いということになる。

したがって上記の如く、オフ状態が長くなるｐＭＯＳトランジスタとして閾値電圧が高いものを用いることにより、オフ時のリーク電流を効果的に抑制可能となる。

さらに、同じ条件において、このＣＭＯＳノードＩ０の出力であるノードN1の論理の動作時の確率としては、「Ｌ」である確率が０．９、「Ｈ」である確率が０．１となる。この場合に上記のインバータＩ０の場合とは逆に、ノードＮ1を入力とするＣＭＯＳインバータＩ1として、pＭＯＳトランジスタの閾値電圧が低く、nＭＯＳトランジスタの閾値電圧が高いトランジスタで構成されるインバータを適用する（「セル置換」、図９（ｃ））。

このようにすることにより上記の如くオフ状態の出現確率の高いトランジスタの閾値電圧を高くすることができ、その結果効果的にオフリーク電流を削減可能である。

図９（ｄ）は、上述の図４（ｄ）同様の図である。但し、この場合にはトランジスタの閾値電圧の高低によって種類分けされたトランジスタ素子の記号を示している。尚ここでは、「低Ｖｔｈ」は低閾値電圧のものを示し、「高Ｖｔｈ」は高閾値電圧のものを示す。

図９（ｅ）は、同じく上述の図４，（ｅ）同様の図である。但しこの場合、Ｔｙｐｅ ＥはＣＭＯＳインバータを構成するｐＭＯＳ，ｎＭＯＳの両トランジスタとも高閾値電圧のものが適用された種類であり、Ｔｙｐｅ ＦはＣＭＯＳインバータを構成するｎＭＯＳトランジスタのみに低閾値電圧のものが適用された種類であり、Ｔｙｐｅ ＧはＣＭＯＳインバータを構成するｐＭＯＳトランジスタのみに低閾値電圧のものが適用された種類であり、Ｔｙｐｅ ＨはＣＭＯＳインバータを構成するｐＭＯＳ，ｎＭＯＳの両トランジスタとも低閾値電圧のものが適用された種類である。

これらＴｙｐｅ Ｅ，Ｆ，Ｇ及びＨの４種類のＣＭＯＳインバータの適用は上述の第１実施例の場合同様である。即ち、図７と共に述べた置換処理の手順を同様に適用可能である。

この場合図９（ａ）、（ｂ）と共に上に説明した如く、直前のノードがＨ状態となる確率が高い場合には当該ＣＭＯＳインバータのｐＭＯＳトランジスタはオフ状態となる確率が高く、ｎＭＯＳトランジスタはオン状態となる確率が高いこととなる。

このため、オン状態優位のｎＭＯＳトランジスタとして低閾値電圧のものを適用し、オフ状態優位のｐＭＯＳトランジスタとして高閾値電圧のものを適用する（図９（ｃ）参照）。即ちこの場合、Ｔｙｐｅ Ｆを選定する。その結果、オフ時のリーク電流による消費電力を効果的に削減可能となる。又更に、この場合オン状態優位のｎＭＯＳトランジスタとして低閾値のものを適用することにより、動作速度の低下を効果的に抑制可能である。

同様に、直前のノードがＬ状態となる確率が高い場合には当該ＣＭＯＳインバータのｐＭＯＳトランジスタはオン状態となる確率が高く、ｎＭＯＳトランジスタはオフ状態となる確率が高い。このため、オン状態優位のｐＭＯＳトランジスタとして低閾値電圧のものを適用し、オフ状態優位のｎＭＯＳトランジスタとして高閾値電圧のものを適用する（図９（ｃ）参照）。即ちこの場合、Ｔｙｐｅ Ｇを選定する。その結果、上記同様、オフ時のオフリーク電流による消費電力を効果的に削減可能となる。又更に、上記同様、この場合オン状態優位のｐＭＯＳトランジスタとして低閾値のものを適用することにより、動作速度の低下を効果的に抑制可能である。

又、第１実施例の場合同様、直前のノードのＨ、Ｌの夫々の出現確率が同様の場合等には、節電効果を重要視する場合にはＴｙｐｅ Ｅを選定し、他方、動作速度の向上を重要視する際にはＴｙｐｅ Ｈを選定すればよいこととなる。

以下に図１０と共に、本発明の第３実施例について説明する。

本実施例では、トランジスタのゲート酸化膜の厚さ及び閾値電圧の双方が異なるセルを適宜選定し、即ちその組み合わせの選定を適宜行う態様でセル置換を行う。トランジスタの酸化膜が厚い場合には動作速度は遅くなるが、この場合でも他方において閾値電圧を低くすることによって当該動作速度の低下を抑制し得るというトランジスタの性質を利用する。

図１０（ａ）、（ｂ）には、上記各実施例の場合同様、フリップフロップの出力（Ｎ０）を、ＣＭＯＳ回路のインバータ２個（Ｉ０，Ｉ１）を用いて２回反転させる例を示す。

この回路のレイアウト設計段階において、回路を実際の用途において動作させたときに想定される外部条件等から、フリップフロップの出力であるノードＮ０の論理として「Ｌ」となる確率が０．１、「Ｈ」となる確率が０．９となる結果が得られたと仮定する。

この場合、当該ノードＮ０を入力とするＣＭＯＳインバータＩ０として、ゲート酸化膜が薄く、かつ、閾値電圧が高いｐＭＯＳトランジスタと、逆にゲート酸化膜が厚く、かつ、閾値電圧が低いｎＭＯＳトランジスタとで構成されるインバータを適用するようにセル置換を実施する（図１０，（ｃ）参照）。

さらに、この場合当該ＣＭＯＳインバータの出力であるノードN1の論理の確率は、「Ｌ」である確率が０．９、「Ｈ」である確率が０．１となる。よって、ノードＮ1を入力とするＣＭＯＳインバータＩ1として、ゲート酸化膜が厚く、かつ、閾値電圧が低いｐＭＯＳトランジスタと、ゲート酸化膜が薄く、かつ、閾値が高いｎＭＯＳトランジスタとで構成されるインバータを適用するようにセル置換を実施する（図１０，（ｃ）参照）。

ゲート酸化膜が薄く、かつ、閾値が高いトランジスタは、上記のトランジスタの性質により、単に閾値が高いトランジスタよりも動作速度が速い（図１３参照）。また同様に、ゲート酸化膜が厚く、かつ、閾値電圧が低い高いトランジスタは、単にゲート酸化膜が厚いトランジスタよりも動作速度が速い。

したがって、第３実施例では、このようにゲート酸化膜の厚さと閾値電圧との組み合わせを適宜選定することにより、前述の各実施例の場合に比し、消費電力の削減効果に加え、高速な回路を実現することが可能となる。

図１０（ｄ）は、上述の図４（ｄ）、図９（ｄ）同様の図である。但し、この場合、トランジスタのゲート酸化膜の厚さの大小及び閾値電圧の高低の両要素によって種類分けされたトランジスタ素子の記号を示している。

図１０（ｅ）は、同じく上述の図４（ｅ）、図９（ｅ）同様の図である。但しこの場合、Ｔｙｐｅ ＩはＣＭＯＳインバータを構成するｐＭＯＳ，ｎＭＯＳの両トランジスタともゲート酸化膜が薄く且つ高閾値電圧のものが適用された種類であり、Ｔｙｐｅ ＪはＣＭＯＳインバータを構成するｎＭＯＳトランジスタのみにゲート酸化膜が厚く且つ低閾値電圧のものが適用され、ｐＭＯＳトランジスタとしてはゲート酸化膜が薄く高閾値電圧のものが適用された種類である。

又、Ｔｙｐｅ ＫはＣＭＯＳインバータを構成するｐＭＯＳトランジスタのみにゲート酸化膜が厚く且つ低閾値電圧のものが適用され、ｎＭＯＳトランジスタとしてはゲート酸化膜が薄く高閾値電圧のものが適用された種類である。Ｔｙｐｅ ＬはＣＭＯＳインバータを構成するｐＭＯＳ，ｎＭＯＳの両トランジスタともゲート酸化膜が厚く且つ低閾値電圧のものが適用された種類である。

これらＴｙｐｅ Ｉ，Ｊ，Ｋ及びＬの４種類のＣＭＯＳインバータの適用は上述の第１実施例或いは第２実施例の場合と同様である。即ち、図１０（ａ）、（ｂ）と共に上に説明した如く、直前のノードがＨ状態となる確率が高い場合には当該ＣＭＯＳインバータのｐＭＯＳトランジスタはオフ状態となる確率が高く、ｎＭＯＳトランジスタはオン状態となる確率が高いこととなる。

このため、オン状態優位のｎＭＯＳトランジスタとしてゲート酸化膜が厚く低閾値電圧のものを適用し、オフ状態優位のｐＭＯＳトランジスタとしてゲート酸化膜が薄く高閾値電圧のものを適用する（図１０（ｃ）参照）。即ちこの場合、Ｔｙｐｅ Ｊを選定する。

その結果、オフ優位のｐＭＯＳトランジスタを高閾値電圧のものとしたことによりオフ時のオフリーク電流による消費電力を効果的に削減可能となると共に、オン状態優位のｎＭＯＳトランジスタを低閾値電圧のものとしたことにより高速化が可能となる。又この場合、オン優位のｎＭＯＳトランジスタをゲート酸化膜の厚いものにしたことにより、オン時のゲートリーク電流を削減可能となる。

同様に、直前のノードがＬ状態となる確率が高い場合には当該ＣＭＯＳインバータのｐＭＯＳトランジスタはオン状態となる確率が高く、ｎＭＯＳトランジスタはオフ状態となる確率が高いこととなる。このため、オン状態優位のｐＭＯＳトランジスタとしてゲート酸化膜が厚く低閾値電圧のものを適用し、オフ状態優位のｎＭＯＳトランジスタとしてゲート酸化膜が薄く高閾値電圧のものを適用する（図１０（ｃ）参照）。即ちこの場合、Ｔｙｐｅ Ｋを選定する。

その結果、上記同様、オフ優位のｎＭＯＳトランジスタを高閾値電圧のものとしたことにより、オフ時のオフリーク電流による消費電力を効果的に削減可能となると共に、オン状態優位のｐＭＯＳトランジスタを低閾値電圧のものとしたことにより高速化が可能となる。又この場合も上記同様、オン優位のｐＭＯＳトランジスタをゲート酸化膜の厚いものにしたことにより、オン時のゲートリーク電流を削減可能となる。

又、直前のノードのＨ、Ｌの夫々の出現確率が同様の場合等には、ゲート酸化膜の厚さ及び閾値電圧のそれぞれの変更による節電効果及び動作速度に対する寄与度を定量的に比較考量の上、上記４種類、即ちＴｙｐｅ Ｅ，Ｆ，Ｇ及びＨのうちから適宜選定すればよい。

尚、第３実施例の場合、トランジスタの種類は上記４種類に限らず、個々の設計の条件に応じて適宜他の組み合わせを適用することも可能であることは言うまでもない。

尚、上記各実施例における具体的な数値例は以下の通りである。

即ち、ゲート酸化膜として、厚い種類（Ｔｙｐｅ ＢにおけるｐＭＯＳトランジスタ、Ｔｙｐｅ ＣにおけるｎＭＯＳトランジスタ、Ｔｙｐｅ ＤにおけるｐＭＯＳ，ｎＭＯＳトランジスタ、Ｔｙｐｅ ＪにおけるｎＭＯＳトランジスタ、Ｔｙｐｅ ＫにおけるｐＭＯＳトランジスタ、Ｔｙｐｅ ＬにおけるｐＭＯＳ，ｎＭＯＳトランジスタ）では、１．３乃至２．０ｎｍとし、他方、それ以外の薄い種類では、１．０乃至１．５ｎｍとする。

又、閾値電圧としては、高い種類（Ｔｙｐｅ ＥにおけるｐＭＯＳトランジスタ及びｎＭＯＳトランジスタ、Ｔｙｐｅ ＦにおけるｐＭＯＳトランジスタ、Ｔｙｐｅ ＧにおけるｎＭＯＳ、Ｔｙｐｅ ＩにおけるｐＭＯＳトランジスタ、ｎＭＯＳトランジスタ、Ｔｙｐｅ ＪにおけるｐＭＯＳトランジスタ、Ｔｙｐｅ ＫにおけるｎＭＯＳトランジスタ）では、０．２乃至０．５Ｖとし、それ以外の低い種類では、０．０乃至０．３Ｖとする。

図１１は、上記各実施例による回路設計方法を適用可能な半導体回路製造工程全体を示す。

図中、論理設計処理Ｓ１０１にて所望の機能仕様を満足する論理設計を行い、ＲＴＬレベルのネットリスト（論理回路）を得る。次にこれに対し論理合成処理Ｓ１０２により論理合成を行うことにより、ゲートレベルのネットリストを得る。

次にレイアウト設計処理Ｓ１０３により、実際の半導体回路における各セル及びその間の配線の配置を決定する。その結果得られたマスクデータが工場に送られ、工場ではこのマスクデータを下にマスクが製作され、このマスクを露光装置に適用することで実際の半導体ウェハ上に該当回路レイアウトを焼き付けることで半導体回路装置が製造される。

上記レイアウト設計処理は、図示の如く、論理ノード確率計算処理Ｓ１１１及びセル置換処理Ｓ１１２を含む。これらの処理は、図３と共に説明した内部ノード論理確率計算処理Ｓ１１及びセル置換処理Ｓ１２に夫々対応する。即ち、このレイアウト設計処理では、上述の如く、ゲートレベルのネットリストに基づいて実際の用途に適用した場合の各ノードの論理の出現確率を求め、それに応じて各セルとして最適な種類のものを選定する（Ｓ１１１，Ｓ１１２）。

このようにして新たに得られた最終的なゲートレベルのネットリストに基づいて実際の半導体基板上のセル配置が決定され（Ｓ１１３）、配線設計が決定される（Ｓ１１４）。このようにして上記マスクデータが得られる。

図１２は、上記本発明の各実施例を適用可能な実際の回路例を示す。同図（ａ）は実際の回路例を示し、この場合、デコーダ回路の例を示している。又、同図（ｂ）は、当該回路中の各ノードＡ，Ｂ，Ｎ０，Ｎ１における論理値出現状態を示す。

この例では図１２（ｂ）に示される如く、入力ノードＡ，Ｂにおいて、両者共Ｌとなる確率が２５％、両者ともＨとなる確率も２５％、又、それぞれがＨ，Ｌ或いはＬ，Ｈとなる確率も２５％である。そして図１２（ａ）の回路構成による論理演算をシミュレーションすることにより、当該演算の結果各ノードＮ０，Ｎ１に現れる論理は同図に示す如くとなる。

即ち、ノードＮ０においては、Ｈとなる確率が２５％、Ｌとなる確率が７５％であり、ノードＮ１においては、Ｈとなる確率が７５％、Ｌとなる確率が２５％となる。このようなノードの論理確率が得られた場合には、例えば上記第３実施例においては、ノードＮ０を入力とするインバータとしてはＴｙｐｅ Ｋを選定し、ノードＮ１を入力とするインバータとしてはＴｙｐｅ Ｊを選定すればよいこととなる。

図１３は、上記第３実施例を実際に適用した場合の効果を説明するための図である。

ここでは同図（ａ）に示す如く、同図（ｂ）に示す各種類のＣＭＯＳインバータの入出力間の遅延量を測定した。同図（ｃ）はＣＭＯＳインバータを構成するｐＭＯＳトランジスタのゲート酸化膜と閾値電圧とを変化させた場合においてその出力がLからHに変化する際の遅延量の測定結果を示す。また同図（ｄ）は、CMOSインバータを構成するｎＭＯＳトランジスタのゲート酸化膜と閾値電圧とを変化させた場合においてその出力がLからHに変化する際の遅延量の測定結果を示す。

同図（ｃ）に示す如く、ゲート酸化膜厚さが１．２ｎｍに設定されたｐMOSトランジスタの場合、ゲート酸化膜厚さが１．６ｎｍに設定されたｐMOSトランジスタの場合に比してセル遅延量が少ないことが判る。例えば図中、黒丸で示した２点において比較すると、Ｔｙｐｅ Ｉ，Ｊの場合、閾値電圧を高いものにしてもセル遅延量としてはＴｙｐｅ Ｋ，Ｌの場合と等しいものが得られることが分かる。

同様に同図（ｄ）に示す如く、ゲート酸化膜厚さが１．２ｎｍに設定されたｎMOSトランジスタの場合、ゲート酸化膜厚さが１．６ｎｍに設定されたｎMOSトランジスタの場合に比してセル遅延量が少ないことが判る。例えば図中、黒丸で示した２点において比較すると、Ｔｙｐｅ Ｉ，Ｋの場合、閾値電圧を高いものにしてもセル遅延量としてはＴｙｐｅ Ｊ，Ｌの場合と等しいものが得られることが分かる。

このように、閾値電圧が高いものであってもゲート酸化膜を薄いものを選定することにより、オフリーク電流を効果的に削減しながら動作遅延量の増加を抑えることが可能となることが分かる。

図１４は上記本発明の各実施例を適用可能なコンピュータの構成を示すブロック図である。同図に示す如く、このコンピュータは様々な演算処理を実施するＣＰＵ２０１，設計者がコンピュータにデータを入力するためのキーボード、マウス等よりなる操作部２０３，演算結果等を設計者に表示するＣＲＴ等の表示装置２０２，演算処理プログラム、入力データ、演算結果等を格納するハードディスク装置２０５，ＣＰＵ２０１による演算処理において作業領域等として使用されるＲＡＭ，ＲＯＭ等よりなるメモリ２０６，外部から演算処理プログラム等をインストールするためのＣＤ−ＲＯＭドライブ２０７，インターネット、ＬＡＮ等の通信網を介して外部のサーバ等と情報のやりとりを行うためのモデム２０４を含む。これらの各部はバス２１０により相互に情報のやりとりが可能な構成とされている。

ここでは図３，６，７，８等とともに上述した本発明の各実施例による回路設計方法をこのコンピュータに実行させるための命令よりなる演算処理プログラムを作成し、このプログラムをＣＤ−ＲＯＭ２０８に書き込んでおき、これをＣＤ−ＲＯＭドライブ２０７により読み出してハードディスク装置２０５に格納する。これをＣＰＵ２０１が読み出して実行することにより、同方法を自動実行可能である。尚、このようにＣＤ−ＲＯＭ等の可搬記録媒体を適用する代わりに、モデム２０４を使用してインターネット、ＬＡＮ等の通信網を介し外部サーバからこの回路設計方法用の演算処理プログラムをダウンロードすることによりこのコンピュータに同方法を実行させる構成とすることも可能である。

このように本発明の実施例によれば、ＣＭＯＳ回路のゲートリーク電流及びオフリーク電流を効果的に削減することが可能であり、ＬＳＩ回路の消費電力を効果的に削減することができる。

本発明の実施例は上述のものに限られず、他の様々な実施例、変形例による実施が可能であることは言うまでもない。

尚、本発明は、以下の付記の構成にて実現可能である。
（付記１）
論理セルよりなる半導体回路の設計方法であって、
実際の動作時における各ノードの論理値の出現確率を求める段階と、
そのようにして求められた各ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する段階とよりなる方法。
（付記２）
前記論理セルの種類は、当該論理セルを構成するトランジスタのゲート酸化膜の厚さによるものとされてなる付記１に記載の方法。
（付記３）
前記論理セルの種類は、当該論理セルを構成するトランジスタの閾値電圧によるものとされてなる付記１に記載の方法。
（付記４）
前記論理セルの種類は、当該論理セルを構成するトランジスタのゲート酸化膜及び閾値電圧によるものとされてなる付記１に記載の方法。
（付記５）
前記トランジスタの閾値電圧は当該トランジスタのゲート長及び不純物濃度のうちの少なくとも何れか一の要素を変更することにより調整される構成とされてなる付記３又は４に記載の方法。
（付記６）
前記ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する段階は、
オンの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の厚いものを選定し、オフの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の薄いものを選定する段階よりなる付記２又は４に記載の方法。
（付記７）
前記ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する段階は、
オフの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の高いものを選定すると共にオンの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の低いものを選定する段階よりなる付記３、４及び５のうちの何れかに記載の方法。
（付記８）
前記ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する段階は、
オンの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の厚いものを選定すると共にオフの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の薄いものを選定する段階と、
オフの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の高いものを選定すると共にオンの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の低いものを選定する段階とよりなる付記１に記載の方法。
（付記９）
前記論理セルはＣＭＯＳ回路よりなるものとされてなる付記１乃至８のうちの何れかに記載の方法。
（付記１０）
論理セルよりなる構成される半導体回路の設計装置であって、
実際の動作時における各ノードの論理値の出現確率を求める手段と、
そのようにして求められた各ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する手段とよりなる装置。
（付記１１）
前記論理セルの種類は、当該論理セルを構成するトランジスタのゲート酸化膜の厚さによるものとされてなる付記１０に記載の装置。
（付記１２）
前記論理セルの種類は、当該論理セルを構成するトランジスタの閾値電圧によるものとされてなる付記１０に記載の装置。
（付記１３）
前記論理セルの種類は、当該論理セルを構成するトランジスタのゲート酸化膜及び閾値電圧によるものとされてなる付記１０に記載の装置。
（付記１４）
前記トランジスタの閾値電圧は当該トランジスタのゲート長及び不純物濃度のうちの少なくとも何れか一の要素を変更することにより調整される構成とされてなる付記１２又は１３に記載の装置。
（付記１５）
前記ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する手段は、
オンの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の厚いものを選定すると共にオフの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の薄いものを選定する手段よりなる付記１１又は１３に記載の装置。
（付記１６）
前記ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する手段は、
オフの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の高いものを選定すると共にオンの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の低いものを選定する手段よりなる付記１２，１３及び１４のうちの何れかに記載の装置。
（付記１７）
前記ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する手段は、
オンの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の厚いものを選定すると共にオフの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の薄いものを選定する手段と、
オフの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の高いものを選定すると共にオンの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の低いものを選定する手段とよりなる付記１０に記載の装置。
（付記１８）
前記論理セルはＣＭＯＳ回路よりなるものとされてなる付記１０乃至１７のうちの何れかに記載の装置。
（付記１９）
論理セルよりなる半導体回路の設計のためのプログラムであって、コンピュータを
実際の動作時における各ノードの論理値の出現確率を求める手段と、
そのようにして求められた各ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する手段として機能させるための命令よりなるプログラム。
（付記２０）
前記論理セルの種類は、当該論理セルを構成するトランジスタのゲート酸化膜の厚さによるものとされてなる付記１９に記載のプログラム。
（付記２１）
前記論理セルの種類は、当該論理セルを構成するトランジスタの閾値電圧によるものとされてなる付記１９に記載のプログラム。
（付記２２）
前記論理セルの種類は、当該論理セルを構成するトランジスタのゲート酸化膜及び閾値電圧によるものとされてなる付記１９に記載のプログラム。
（付記２３）
前記トランジスタの閾値電圧は当該トランジスタのゲート長及び不純物濃度のうちの少なくとも何れか一の要素を変更することにより調整される構成とされてなる付記２１又は２２に記載のプログラム。
（付記２４）
前記ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する手段は、
オンの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の厚いものを選定すると共にオフの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の薄いものを選定する手段よりなる付記２０又は２２に記載のプログラム。
（付記２５）
前記ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する手段は、
オフの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の高いものを選定すると共にオンの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の低いものを選定する手段よりなる付記２１，２２及び２３のうちの何れかに記載のプログラム。
（付記２６）
前記ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する手段は、
オンの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の厚いものを選定すると共にオフの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の薄いものを選定する手段と、
オフの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の高いものを選定すると共にオンの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の低いものを選定する手段とよりなる付記１９に記載のプログラム。
（付記２７）
前記論理セルはＣＭＯＳ回路よりなるものとされてなる付記１９乃至２６のうちの何れかに記載のプログラム。
（付記２８）
論理セルよりなる半導体回路であって、
実際の動作時における各ノードの論理値の出現確率を求め、そのようにして求められた各ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類が決定されてなる半導体回路。
（付記２９）
前記論理セルの種類は、当該論理セルを構成するトランジスタのゲート酸化膜の厚さによるものとされてなる付記２８に記載の半導体回路。
（付記３０）
前記論理セルの種類は、当該論理セルを構成するトランジスタの閾値電圧によるものとされてなる付記２８に記載の半導体回路。
（付記３１）
前記論理セルの種類は、当該論理セルを構成するトランジスタのゲート酸化膜及び閾値電圧によるものとされてなる付記２８に記載の半導体回路。
（付記３２）
前記トランジスタの閾値電圧は当該トランジスタのゲート長及び不純物濃度のうちの少なくとも何れか一の要素を変更することにより調整されてなる付記３０又は３１に記載の半導体回路。
（付記３３）
前記ノード毎の論理値の出現確率に基づいて当該ノードを入力とする論理セルの種類が決定される際、オンの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の厚いものが選定され、オフの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の薄いものが選定されてなる付記２９又は３１に記載の半導体回路。
（付記３４）
前記ノード毎の論理値の出現確率に基づいて当該ノードを入力とする論理セルの種類が決定される際、オフの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の高いものが選定され、オンの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の低いものが選定されてなる付記３０，３１及び３２のうちの何れかに記載の半導体回路。
（付記３５）
前記ノード毎の論理値の出現確率に基づいて当該ノードを入力とする論理セルの種類が決定される際、オンの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の厚いものが選定され、オフの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の薄いものが選定され、他方オフの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の高いものが選定され、オンの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の低いものが選定されてなる付記２８に記載の半導体回路。
（付記３６）
前記論理セルはＣＭＯＳ回路よりなる付記２５乃至３１のうちの何れかに記載の半導体回路。

従来技術の一例を示す回路図である。 従来技術の他の例を示す回路図である。 本発明の実施例の基本構成を示すブロック図である。 本発明の第１実施例の構成を説明するための図である。 本発明の第１実施例による作用を説明するための図である。 本発明の第１実施例による回路設計方法の処理フローチャートである。 本発明の第１実施例による回路設計方法の更に詳細な処理フローチャートである。 本発明の第１実施例の変形例による回路設計方法の処理フローチャートである。 本発明の第２実施例の構成を説明するための図である。 本発明の第３実施例の構成を説明するための図である。 本発明の実施例を適用可能な半導体回路製造工程全体の工程の流れを示す図である。 本発明の実施例を適用可能な具体的回路例を示す回路図である。 本発明の実施例による効果を説明するための図である。 本発明を実現可能なコンピュータの構成を示すブロック図である。

符号の説明

Ｎ１，Ｎ２、Ｎ１０，Ｎ１１ ノード
Ｉ０，Ｉ１，Ｉ１０，Ｉ１１ インバータ
２０１ ＣＰＵ
２０２ 表示装置
２０３ 操作部
２０４ モデム
２０５ ハードディスク装置
２０６ メモリ
２０７ ＣＤ−ＲＯＭドライブ
２０８ ＣＤ−ＲＯＭ
２１０ バス

Claims (9)

1. 論理セルよりなる半導体回路の設計方法であって、
   実際の動作時における各ノードの論理値の出現確率を求める段階と、
   そのようにして求められた各ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する段階とを含み、
   前記ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する段階は、
   オンの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の厚いものを選定し、オフの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の薄いものを選定する段階を含むこと
   を特徴とする方法。
2. 前記ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する段階は、
   オフの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の高いものを選定し、オンの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の低いものを選定する段階を含むこと
   を特徴とする請求項１に記載の方法。
3. 論理セルよりなる半導体回路の設計方法であって、
   実際の動作時における各ノードの論理値の出現確率を求める段階と、
   そのようにして求められた各ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する段階とを含み、
   前記ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する段階は、
   オフの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の高いものを選定し、オンの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の低いものを選定する段階を含むこと
   を特徴とする方法。
4. 論理セルよりなる半導体回路の設計装置であって、
   実際の動作時における各ノードの論理値の出現確率を求める手段と、
   そのようにして求められた各ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する手段とを含み、
   前記ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する手段は、
   オンの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の厚いものを選定し、オフの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の薄いものを選定する手段を含むこと
   を特徴とする設計装置。
5. 前記ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する手段は、
   オフの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の高いものを選定し、オンの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の低いものを選定する手段を含むこと
   を特徴とする請求項４に記載の設計装置。
6. 論理セルよりなる構成される半導体回路の設計装置であって、
   実際の動作時における各ノードの論理値の出現確率を求める手段と、
   そのようにして求められた各ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する手段とを含み、
   前記ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する手段は、
   オンの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の厚いものを選定し、オフの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の薄いものを選定する手段を含むこと
   を特徴とする設計装置。
7. 論理セルよりなる半導体回路であって、
   実際の動作時における各ノードの論理値の出現確率を求め、そのようにして求められた各ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類が決定され、
   オンの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の厚いものが選定され、オフの確率が高い側の論理セルを構成するトランジスタとしてゲート酸化膜の薄いものが選定されてなる半導体回路。
8. オフの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の高いものが選定され、オンの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の低いものが選定されること
   を特徴とする請求項７に記載の半導体回路。
9. 論理セルよりなる半導体回路であって、
   実際の動作時における各ノードの論理値の出現確率を求め、そのようにして求められた各ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類が決定され、
   オフの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の高いものが選定され、オンの確率が高い側の論理セルを構成するトランジスタとして閾値電圧の低いものが選定されてなる半導体回路。

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