JP4547939B2 - 半導体集積回路およびそのレイアウト設計方法 - Google Patents

Description

本発明は、いわゆるマルチしきい値ＣＭＯＳ（ＭＴＣＭＯＳ）集積回路などのように、仮想電源電圧供給線と仮想基準電圧供給線との間に接続されている論理回路と、仮想電源電圧供給線と電源電圧供給線との間あるいは仮想基準電圧供給線と基準電圧供給線との間に接続され、論理回路の動作時にオンし非動作時にオフするスイッチトランジスタとを有する半導体集積回路と、そのレイアウト設計に関するものである。

近年のＣＭＯＳ集積回路の高集積化および微細化に伴い、電源電圧の低電圧化が進展している。電源電圧の低電圧化は、微細化に伴う信頼性の確保と低消費電力低減の双方の観点から必要であるが、電源電圧が低くなると、ＭＯＳトランジスタの動作速度が低下することから動作速度の向上や回路動作マージン確保の観点からＣＭＯＳトランジスタのしきい値電圧を下げる必要がある。たとえば、近年のように最小寸法が１００ｎｍ以下のＬＳＩでは電源電圧Ｖｄｄを１．０Ｖ程度まで下げる必要があり、その場合にトランジスタのしきい値電圧は０．３Ｖ程度まで低くする必要がある。
ところが、よく知られているようにしきい値電圧の低下に伴ってサブスレッショルト領域でのリーク電流の増大が問題となり、このリーク電流をいかに低減するかが大きな課題となっている。

このような課題を解決するために、リーク特性の改善、あるいは寄生容量などを減らして動作速度を上げるなどプロセスからのアプローチのほかに、回路構成上の工夫としてＭＴＣＭＯＳ(Multi-threshold Complementary Metal Oxide Semiconductor)が提案されている。
ＭＴＣＭＯＳにより構成した論理ＬＳＩでは、仮想電源電圧供給線（以下、「Ｖ−Ｖｄｄ線」という）と仮想基準電圧供給線（以下、「Ｖ−Ｖｓｓ線」という）の間に接続されている論理回路ブロックと、Ｖ−Ｖｄｄ線と電源電圧供給線（Ｖｄｄ線）との間あるいはＶ−Ｖｓｓ線と基準電圧供給線（Ｖｓｓ線）との間に接続され、論理回路ブロックの動作時にオンし非動作時にオフするスイッチトランジスタとを有する。スイッチトランジスタは、論理回路のロジックトランジスタよりしきい値電圧が高く、一般にいうパワートランジスタの一種である。

スイッチトランジスタは、論理回路ブロックの非動作時にオフしてリーク電流経路を遮断するために設けられることから、その意味でしきい値電圧を十分高くしている。しかし、しきい値電圧が余り高いと内部の電源電圧では十分オンしきれずに、Ｖ−Ｖｄｄ線あるいはＶ−Ｖｓｓ線に対して十分な電流供給が行われず電圧値が不安定となる問題が生じる。
この問題に対処するために、Ｖｄｄ線とＶｓｓ線間にラッチ回路を設け、かつ、Ｖ−Ｖｄｄ線とＶｄｄ線間、Ｖ−Ｖｓｓ線とＶｓｓ線間にキャパシタを接続して特性の安定を図る技術が知られている（たとえば、特許文献１参照）。

特許文献１に記載の発明が解決しようとする課題は、スタンダードセル方式のレイアウト設計では製作期間が長期化することであり、このためＭＴＣＭＯＳの適用部全体をゲートアレイ方式で実現している。また、特許文献１には、ゲートアレイを構成するユニットセル（ベーシックセルともいう）のうちＭＴＣＭＯＳの配線処理時に使用されなかったユニットセルでトランジスタをダイオード接続することにより上記キャパシタを形成する実施例が記載されている。
特許第３２０９９７２号公報

全てをゲートアレイ方式とする場合、配線を変えるだけで回路構成の変更ができることから開発期間の短縮が図られる利点があるが、その一方で、論理回路として用いられない無駄な領域が生じやすく、小型化や面積の有効利用の面では劣っている。

特許文献１に記載の例では、ＭＴＣＭＯＳの適用領域において、論理回路を構成する低しきい値トランジスタのユニットセルとラッチ回路を構成する高しきい値トランジスタのユニットセルとの配置領域（ユニットセルアレイ）の周囲に、パワースイッチと称しているスイッチトランジスタの配置領域を設けている。このため、必要なスイッチトランジスタ（パワースイッチ）のゲート幅の最大値で予め、この配置領域が規定されることになる。したがって、多くの場合、最終的に必要なパワースイッチのゲート幅が、予め用意された配置領域により規定される最大のゲート幅を下回ってしまい、その場合に面積的な無駄が生じるという不利益を被る。
また、特性調整用の回路素子である上記キャパシタはユニットセル内の未使用ユニットセルを用いて形成されることから、パワースイッチの配置領域で面積的な無駄が生じている不利益は解消されない。
さらに、周囲にパワースイッチを配置するレイアウトではＶ−Ｖｄｄ線やＶ−Ｖｓｓ線の配線抵抗が大きくなりやすい。そのため特許文献１では、パワースイッチの一部をユニットセルアレイ内部に配置した構成も第１の実施の形態の他の例として示されているが、その場合、ユニットセルアレイの周囲に規定されているパワースイッチの本来の配置領域にさらに面積的な無駄が生じるという犠牲を伴うことになる。

さらに、スイッチトランジスタ（パワースイッチ）の配置領域を予め決める半導体集積回路のレイアウト設計では、以下のような不利益がある。
特許文献１にはレイアウト設計の詳細な手順は開示されていないが、一般的なレイアウト設計手法に従えば、論理回路やパワースイッチの配置領域を確定し、論理合成およびレイアウト後に仮配線を行い、その後、シミュレーションなどで遅延やリーク電流値などを解析し、解析結果に応じてレイアウトや配線を手直し、さらにシミュレーションで検証し、満足な結果が得られれば最終的なレイアウトや配線を確定する。そのとき手直し程度では満足な結果が得られない場合は、最初から上記手順を繰り返すことになる。
このような一般的なレイアウト設計手法では、論理合成後にシミュレーション等で遅延やリーク電流値等の解析を行ってからでないと、スイッチトランジスタの総ゲート幅と配置位置の決定ができない。そのため、シミュレーションに時間がかかり、手直ししてから実際に検証するまでの時間およびターン・アラウンド時間（ＴＡＴ）が長くなるばかりではなく、配置位置がシミュレーションを行うまで決定できないという点で自動設計の適応が困難である。
また、スイッチトランジスタの総ゲート幅と配置位置を一意に決めてしまうので、論理回路やラッチ回路のセルを配置した後に、論理回路部の遅延などに問題があったときに、スイッチトランジスタの総ゲート幅の変更が困難になってしまうなど設計の柔軟性に乏しいという難点がある。

本発明が解決しようとする第１の課題は、ＭＴＣＭＯＳなどのように、論理回路と、その論理回路に応じて適切な配置領域の大きさが決まるスイッチトランジスタとを有する半導体集積回路においては、論理回路にも電源供給制御にも用いられない無駄な領域が生じやすいことである。
また、本発明が解決しようとする第２の課題は、回路ブロックの配置領域を最初に確定する一般的なレイアウト設計手法を、配置領域の大きさの最適値が変化するような上記半導体集積回路のレイアウト設計に適用すると、とくにシミュレーションなどによって特性を検証する手間と時間がかかり、また変更に柔軟に対応できないことから、設計の自動化に適応が困難なことである。

本発明に係る半導体集積回路は、上記第１の課題を解決するためのものであり、スタンダードセル領域内に複数のゲートアレイ領域が分散配置されているセル配置構造を有し、前記複数のゲートアレイ領域と異なるスタンダードセル領域に、仮想電源電圧供給線と仮想基準電圧供給線に接続されている論理回路がスタンダードセルにより形成されている。前記論理回路に近接するゲートアレイ領域に、仮想電源電圧供給線と電源電圧供給線に接続され、あるいは、仮想基準電圧供給線と基準電圧供給線に接続され、前記論理回路の動作時にオンし非動作時にオフするスイッチトランジスタが、ゲートアレイのベーシックセルにより形成されている。前記スタンダードセルと前記ベーシックセルは、一方向の平面視サイズであるセル高さが揃えられている。前記電源電圧供給線および前記基準電圧供給線が、前記セル高さの方向の一方と他方でセル境界に沿って互いに平行配置された第２層配線から構成されている。前記仮想電源電圧供給線または前記仮想基準電圧供給線が、前記論理回路が形成されているスタンダードセル領域内で前記第２層配線の下方を通り、ゲートアレイ領域内の前記セル高さの中央付近を通って前記スイッチトランジスタのソースとドレインの一方に接続されている第１層配線から構成されている。前記スイッチトランジスタのソースとドレインの他方に接続され、前記第１層配線と電気的に分離された他の第１層配線が、前記ゲートアレイ領域内を通る第２層配線部分の下方を当該第２層配線部分に沿って配線され、当該第２層配線部分とコンタクトにより接続されている。
この半導体集積回路は、好適に、前記各ゲートアレイ領域のベーシックセル数が、電源電圧供給の制御対象である論理回路部の規模に応じた数に規定され、当該規定された数より少ないベーシックセル数で必要な特性の電源供給制御が可能な場合に、必要数以外のベーシックセルにより特性調整用の回路素子が形成されている。

上記構成の半導体集積回路によれば、論理回路がスタンダードセルにより形成され、その配置領域内に複数のゲートアレイ領域が分散配置されたセル配置構造を有する。そして、各ゲートアレイ領域のベーシックセルにより、近接する論理回路部の電源供給とリーク経路遮断を制御するスイッチトランジスタが形成されている。また、より好適な場合として、各ゲートアレイ領域のベーシックセル数が、電源電圧供給の制御対象である論理回路部の規模に応じた数に規定されている。この場合、当該規定された数より少ないベーシックセル数で必要な特性の電源供給制御が可能な場合に、必要数以外のベーシックセルにより特性調整用の回路素子が形成されている。

本発明に係る半導体集積回路のレイアウト設計方法は、前述した第２の課題を解決するためのものであり、以下の諸ステップを含む。
（１）仮想電源電圧供給線と仮想基準電圧供給線との間に接続されている論理回路と、仮想電源電圧供給線と電源電圧供給線に接続され、あるいは、仮想基準電圧供給線と基準電圧供給線に接続され、論理回路の動作時にオンし非動作時にオフするスイッチトランジスタとを有する半導体集積回路のレイアウト設計に際し、論理回路をスタンダードセルにより設計する論理設計ステップ。
（２）前記論理回路が形成されるスタンダードセル領域の配置領域を決め、当該スタンダードセルと一方向のサイズであるセル高さが揃ったゲートアレイのベーシックセルを、スタンダードセル領域内に分散配置し、対応する論理回路部の規模に応じた数の電源電圧制御トランジスタがそれぞれ形成可能な複数のゲートアレイ領域を決める領域決定ステップ。
（３）スタンダードセル領域に論理回路を構成するスタンダードセルを配置し、当該配置情報に応じた信号遅延量から必要最小限の数となるように電源電圧制御トランジスタを各ゲートアレイ領域に配置するレイアウトステップ。
（４）配置した論理回路および電源電圧制御トランジスタの接続を行う配線ステップ。
上記（４）の配線ステップにおいて、前記電源電圧供給線および前記基準電圧供給線を、前記セル高さの方向の一方と他方でセル境界に沿って互いに平行配置された第２層配線から形成し、前記仮想電源電圧供給線または前記仮想基準電圧供給線を、前記論理回路が形成されているスタンダードセル領域内で前記第２層配線の下方を通り、ゲートアレイ領域内の前記セル高さの中央付近を通って前記スイッチトランジスタのソースとドレインの一方に接続する第１層配線から形成し、前記スイッチトランジスタのソースとドレインの他方に接続され、前記第１層配線と電気的に分離された他の第１層配線を、前記ゲートアレイ領域内を通る第２層配線部分の下方を当該第２層配線部分に沿って配線するとともに、当該他の第１層配線を前記第２層配線部分とコンタクトを介して接続する。

本発明に係る半導体集積回路によれば、面積的に大部分を示す論理回路がスタンダードセルにより形成されていることから、論理回路をゲートアレイから形成する場合に比べ、回路構成に実際に用いられない無駄な面積が殆どなく、その結果全体としての占有面積が小さいという利点がある。また、スタンダードセル領域内に分散配置された複数のゲートアレイ領域のベーシックセルからスイッチトランジスタが形成されていることから、論理回路の周囲に電源供給トランジスタを配置する場合に比べ仮想電源電圧供給線および仮想基準電圧供給線の論理回路の給電点までの配線抵抗を小さくできるという利点がある。また、配線抵抗が小さくできることによって、その分、スイッチトランジスタのゲート幅を必要最小限に近づけることができ、その結果、リーク特性を改善でき、また論理回路部の遅延ペナルティが改善できるという利点がある。

本発明に係る半導体集積回路のレイアウト設計方法によれば、上記と同様に論理回路に無駄な面積が殆どなく、仮想電源電圧供給線および仮想基準電圧供給線の論理回路の給電点までの配線抵抗を小さくでき、さらにリーク特性や論理回路部の遅延ペナルティが改善されるという利点がある。それに加えて、実際の論理回路の給電点に供給される電圧値が精度よく見積もれ、それと論理回路の配置情報とから論理回路の信号遅延量が解析可能であり、その結果に基づいて、各ゲートアレイ領域で必要なスイッチトランジスタの数を決定することが可能である。そのため、スイッチトランジスタのレイアウト精度が高いという利点がある。

図１は、本発明の実施の形態に係るＭＴＣＭＯＳを用いた半導体集積回路のレイアウト図である。この半導体集積回路１に、ＭＴＣＭＯＳを適用した回路ブロックが設けられている。
詳細は後述するがＭＴＣＭＯＳ構成を適用した回路ブロックは、通常の電源電圧供給線（Ｖｄｄ線）と基準電圧供給線（Ｖｓｓ線）とは別に仮想電源電圧供給線（Ｖ−Ｖｄｄ線）と仮想基準電圧供給線（Ｖ−Ｖｓｓ線）を設け、必要な機能の論理回路をＶ−Ｖｄｄ線とＶ−Ｖｓｓ線に接続させる。Ｖ−Ｖｄｄ線とＶ−Ｖｓｓ線は、それぞれＶｄｄ線とＶｓｓ線から電圧が供給されるが、その電気的接続をスイッチトランジスタとしてのＭＴＣＭＯＳスイッチトランジスタによって行う。また、ＭＴＣＭＯＳスイッチトランジスタがオフ状態のときにＶ−Ｖｄｄ線あるいはＶ−Ｖｓｓ線が電気的にフローティング状態となるが、その状態で論理回路のデータが保持されなくなると動作上問題となる箇所にはラッチ回路を設ける必要もある。
このように、ＭＴＣＭＯＳ構成を適用すると、その回路ブロックは回路的に冗長となることから、低電圧動作時にリーク電流が問題となる回路部分のみＭＴＣＭＯＳ構成を適用させることが望ましい。

図１に示すレイアウト例では、半導体集積回路１の周縁部のパッド２の配置領域よりチップ内側に位置する回路領域３において、機能回路ブロック４Ａ〜４Ｅのうち特定の機能回路ブロック、本例では機能回路ブロック４Ａと４ＥのみにＭＴＣＭＯＳ構成を適用し、残りの機能回路ブロック４Ｂ，４Ｃおよび４Ｄに対してはＭＴＣＭＯＳ構成が非適用となっている。なお、これらの機能回路ブロック４Ａ〜４Ｅを除く残りの回路領域３に、とくに図示していないが電源回路、入出力回路およびタイミング制御回路などの全体の機能回路ブロックに共通の回路が配置されている。

図２は、ＭＴＣＭＯＳ構成を適用した回路ブロック４Ａまたは４Ｅの構成を示す図である。なお、図２は実際の配置を示すものではなく、概念的な構成を示す図である。図３(Ａ)および図３(Ｂ)に、ＭＴＣＭＯＳ構成を適用した回路ブロック４Ａまたは４Ｅ内のアレイ構成例（実際の配置例）を概略として示す。
ＭＴＣＭＯＳ構成を適用した回路ブロック４Ａ，４Ｅのそれぞれは、図２に示すように、論理回路４１やラッチ回路４２が配置形成されたランダムロジック部４０の群と、たとえばＰＭＯＳトランジスタからなるハイレベル側のＭＴＣＭＯＳスイッチトランジスタ４３の群と、たとえばＮＭＯＳトランジスタからなるローレベル側のＭＴＣＭＯＳスイッチトランジスタ４４の群とからなる。
ランダムロジック部４０の論理回路４１は、そのゲート構成により所定の回路機能が実現され、仮想電源電圧供給線（Ｖ−Ｖｄｄ線）と仮想基準電圧供給線（Ｖ−Ｖｓｓ線）とに接続されている。ラッチ回路４２は、電源電圧供給線（Ｖｄｄ線）と基準電圧供給線（Ｖｓｓ線）との間に接続され、電源電圧により駆動して論理回路４１のデータを保持可能に接続されている。なお、データを保持する部分のみを実電源線（Ｖｄｄ線およびＶｓｓ線）に接続する場合もあり、この場合、ラッチ回路４２の全体を実電源線に接続する必要はない。また、システムによってはＭＴＣＭＯＳ適用ブロックのデータを保持しておく必要がない場合があり、この場合にラッチ回路４２を実電源に接続させる必要は必ずしもない。たとえば電源を切って再度、電源を供給するときにリセットやプリセットが入るようなシステムであれば、ラッチ回路４２を実電源に接続させる必要はない。
ＭＴＣＭＯＳスイッチトランジスタ４３と４４のそれぞれは、１つのランダムロジック部４０に対して単数または複数の所定数設けられ、その数により全体のゲート幅が規定されている。なお、スイッチトランジスタはハイレベル側とローレベル側の少なくとも一方に設けてもよいし、図示のように両方に設けてもよい。以下、両方に設けられている場合を例示する。

ハイレベル側のＭＴＣＭＯＳスイッチトランジスタ４３は、Ｖｄｄ線とＶ−Ｖｄｄ線との間に接続され、ローレベル側のＭＴＣＭＯＳスイッチトランジスタ４４は、Ｖｓｓ線とＶ−Ｖｓｓ線との間に接続されている。これらのスイッチトランジスタ４３と４４は、ゲートに接続された制御ゲート線ＣＧ１またはＣＧ２によりオンとオフが制御されて、ランダムロジック部４０の動作時にはオンして電源電圧ＶｄｄをＶ−Ｖｄｄ線に供給し、ランダムロジック部４０の非動作時にはオフして論理回路４１に流れるリーク電流パスを遮断する。

論理回路４１やラッチ回路４２からなるランダムロジック部４０は、図３に示す配置例のように、スタンダードセル方式により配置形成されているスタンダードセル領域ＳＣとして設けられ、ＭＴＣＭＯＳスイッチトランジスタ４３や４４は、ゲートアレイ方式により配置形成されているゲートアレイ領域ＧＡとして設けられている。ここでスタンダードセル方式は、よく知られているように、たとえばＡＮＤ、ＮＡＮＤあるいはＯＲなどの論理ゲートや回路要素がそれぞれセルとして設計されライブラリとして登録されていて、それぞれのセルでは拡散層の形状や位置は一様でないが、セルを選択し配置すると相互に接続可能なように入出力信号の端子位置ならびに電源電圧供給線や基準電圧供給線などは規格化されているセル方式をいう。これに対し、ゲートアレイ方式は、拡散層の形状や位置が同じＣＭＯＳトランジスタセル（ベーシックセルあるいはユニットセルという）がアレイ状に配置され、その配線形状やコンタクトの有無により特定の回路の機能を実現するセル方式である。

本実施の形態のＭＴＣＭＯＳ適用ブロック４Ａ，４Ｅは、異なるセル方式の一方が他方の周囲を取り囲むセル配置構造ではなく、スタンダードセル領域ＳＣ内に複数のゲートアレイ領域ＧＡが分散配置されているセル配置構造を有する。そのため、ゲートアレイ領域ＧＡに形成されているＭＴＣＭＯＳスイッチトランジスタ４３や４４によりスイッチされた電源電圧Ｖｄｄや基準電圧Ｖｓｓの仮想配線（Ｖ−Ｖｄｄ線、Ｖ−Ｖｓｓ線）による遅延がより小さくなるように、ＭＴＣＭＯＳスイッチトランジスタ４３や４４と、その電源供給制御の対象となる論理回路４１部（スタンダードセル領域ＳＣの部分）とを適正な位置に、近接配置することができる。たとえば、任意のスタンダードセルからみて最も近いスイッチトランジスタが電源供給制御の遅延速度を決めるとした場合、そのスタンダードセルとスイッチトランジスタとの距離（または配線インピーダンス）が全てのスタンダードセルにおいて、ある理想的な短い距離（または小さい配線インピーダンス）以下となるときに、論理回路とスイッチトランジスタの配置が適正であると判断できる。本実施の形態では、スタンダードセル領域ＳＣ内に複数のゲートアレイ領域ＧＡを分散配置させることによって、この適正配置を実現している。

ところで、スタンダードセル方式ではＶｄｄ線およびＶｓｓ線は一方向に配置されることが規定されており、これと同じ方向にＶ−Ｖｄｄ線およびＶ−Ｖｓｓ線を配線するとした場合、それらの配線と直交する方向で同種の配線を適宜接続してチップ内でできるだけ電源供給を均一に行わせるように工夫されることがある。このとき同種の配線を接続する箇所をゲートアレイ領域ＧＡにより形成するとした場合、ゲートアレイ領域ＧＡの配置を、図３(Ａ)に示すように平行ストラップ状にするとよい。ただし、同種の配線を接続する箇所を特殊な登録されたスタンダードセルとして設けることもできる。そのような場合はゲートアレイ領域ＧＡを配線方向と直交する方向に連続させる必要はなく、図３（Ｂ）に示すようにゲートアレイ領域ＧＡを任意に必要な箇所に配置することもできる。要するに、スタンダードセル領域ＳＣ内に複数のゲートアレイ領域ＧＡが分散配置されていればよく、図３（Ａ）と図３（Ｂ）のように、さらには、これらの図に限定されず、ゲートアレイ領域ＧＡの個々の大きさや位置、またその数は任意である。

ここで、配置をしておくＭＴＣＭＯＳスイッチトランジスタ４３および４４（またはその一方）の総ゲート幅は、全てのランダムロジック部４０（スタンダードセル領域ＳＣ）の総ゲート幅Ｗの十数％程度とする、あるいは、遅延ペナルティに数％加えた値に応じて決定する。なお、ランダムロジック部４０内の各種ゲート回路を構成するフロップフロップ（不図示）間の信号遅延は、ゲートアレイにより構成されるＭＴＣＭＯＳスイッチ４３および４４を設けていない場合には相対的に小さいが、ＭＴＣＭＯＳスイッチ４３および４４を設けることにより大きくなる傾向がある。このＭＴＣＭＯＳ適用によるランダムロジック部４０内の信号遅延の増大を、ここで「遅延ペナルティ」と称している。
これらのスイッチトランジスタの総ゲート幅は設計方針などで大雑把に決めた値でかまわない。スイッチトランジスタの総ゲート幅をランダムロジック部の総ゲート幅の十数％程度とする場合、ランダムロジック部の総ゲート幅の値は論理合成設計時のゲート規模の見積もりなどから容易に分かるので、改めてシミュレーションなどを実行する必要はない。

図４は、たとえば図３（Ａ）のＡ部に示す範囲のように、ゲートアレイ領域ＧＡの部分と同一行で隣接するスタンダードセル領域ＳＣの部分とを拡大して示す平面パターン図である。
図４に示す例では、ゲートアレイ領域ＧＡの部分が５つのベーシックセルＢＣ１〜ＢＣ５からなり、ベーシックセルＢＣ３〜ＢＣ５はＰＭＯＳスイッチトランジスタとＮＭＯＳスイッチトランジスタが対で設けられたセル、ベーシックセルＢＣ１とＢＣ２は、特性調整用のセルとして仮想線電位安定化用のキャパシタがそれぞれ１つずつ設けられたセルである。

ベーシックセルＢＣ３〜ＢＣ５は同じ構成であることから、ベーシックセルＢＣ５で代表して説明すると、ベーシックセルＢＣ５は、ＰＭＯＳスイッチトランジスタ４３が形成されるＮ型不純物拡散領域５１と、ＮＭＯＳスイッチトランジスタが形成されるＰ型不純物拡散領域５２とを有する。Ｎ型とＰ型の不純物拡散領域５１と５２のそれぞれに、２本のゲート線５３が交差して配置されている。２本のゲート線５３は図示を省略した上層配線層からなる制御ゲート線ＣＧ１またはＣＧ２に接続される。

スタンダードセル領域ＳＣのランダムロジック回路に電圧を供給するＶ−Ｖｄｄ線が、図４において斜線によって表示する第１層メタル配線（１ＭＴ）から構成されている。このＶ−Ｖｄｄ線は、スタンダードセル領域ＳＣにおいては行方向のセル境界の一方に沿って配線され、隣接するスタンダードセル行で共有されるが、ゲートアレイ領域ＧＡではベーシックセルＢＣ５の内側に屈曲し、Ｎ型不純物拡散領域５１とＰ型不純物拡散領域５２との間を通る。そして、Ｖ−Ｖｄｄ線は、Ｎ型不純物拡散領域５１において２本のゲート線５３の間のドレイン領域Ｄに接続されている。
一方、ゲートアレイ領域ＧＡ内においては、行方向のセル境界の一方に沿って１ＭＴからなるＶｄｄ線が配線され、Ｖｄｄ線の分岐線がセルごとに２本、Ｎ型不純物領域５１側に延び、２本のゲート線外側の２つのソース領域Ｓにそれぞれ接続されている。

スタンダードセル領域ＳＣの行方向のセル境界の他方に沿っては、１ＭＴからなるＶ―Ｖｓｓ線が配線されて、隣接するスタンダードセル行で共有されている。Ｖ―Ｖｓｓ線はゲートアレイ領域ＧＡではベーシックセルＢＣ５の内側に屈曲し、Ｎ型不純物拡散領域５1とＰ型不純物拡散領域５２との間を通る。そして、Ｖ−Ｖｓｓ線は、Ｐ型不純物拡散領域５２において２本のゲート線５３の間のドレイン領域Ｄに接続されている。
一方、ゲートアレイ領域ＧＡ内においては、行方向のセル境界の他方に沿って１ＭＴからなるＶｓｓ線が配線され、Ｖｓｓ線の分岐線がセルごとに２本、Ｐ型不純物領域５２側に延び、２本のゲート線外側の２つのソース領域Ｓにそれぞれ接続されている。

このように、ゲートアレイ領域ＧＡ内の一方のセル境界に沿って配線されているＶｄｄ線（１ＭＴ）、他方のセル境界に沿って配線されているＶｓｓ線（１ＭＴ）は、それぞれ隣接するセル行で共有されている。また、適宜コンタクトにより上層の第２層メタル配線（２ＭＴ）に接続されている。Ｖｄｄ線（２ＭＴ）およびＶｓｓ線（２ＭＴ）は、それぞれのセル境界に沿って配線され、スタンダードセル領域ＳＣにおいては、電源供給に用いられるＶ−Ｖｄｄ線（１ＭＴ）またはＶ−Ｖｓｓ線（１ＭＴ）の上層を平行にスルーで配線されている。

つぎに、ゲートアレイ領域ＧＡのベーシックセルからなるキャパシタの構成を説明する。
ベーシックセルＢＣ１において、ＰＭＯＳトランジスタをダイオード接続、すなわちゲートとソースを相互接続することによりキャパシタが構成されている。具体的には、スイッチトランジスタを構成するベーシックセルＢＣ３〜ＢＣ５と共通のＶｄｄ線（１ＭＴ）の２本の分岐線の一方がＮ型不純物拡散領域５１側に延び、Ｎ型不純物拡散領域５１のソース領域Ｓに接続されるとともに、一方のゲート線５３にも接続されている。同様に他方の分岐線も、Ｎ型不純物拡散領域５１の他のソース領域Ｓに接続されるとともに、他方のゲート線５３にも接続されている。Ｎ型不純物拡散領域５１のドレイン領域Ｄは、２ＭＴからなるクロス接続線５４によってＶ−Ｖｓｓ線（１ＭＴ）に接続されている。

ベーシックセルＢＣ２において、ＮＭＯＳトランジスタをダイオード接続、すなわちゲートとソースを相互接続することによりキャパシタが構成されている。具体的には、スイッチトランジスタを構成するベーシックセルＢＣ３〜ＢＣ５と共通のＶｓｓ線（１ＭＴ）の２本の分岐線の一方がＰ型不純物拡散領域５２側に延び、Ｐ型不純物拡散領域５２のソース領域Ｓに接続されるとともに、一方のゲート線５３にも接続されている。同様に他方の分岐線も、Ｐ型不純物拡散領域５２の他のソース領域Ｓに接続されるとともに、他方のゲート線５３にも接続されている。Ｐ型不純物拡散領域５２のドレイン領域Ｄは、２ＭＴからなるクロス接続線５５によってＶ−Ｖｄｄ線（１ＭＴ）に接続されている。

なお、このような構成によって、Ｖｄｄ線とＶ−Ｖｓｓ線との間（ベーシックセルＢＣ１）、Ｖｓｓ線とＶ−Ｖｄｄ線との間（ベーシックセルＢＣ２）のそれぞれにキャパシタが接続され、これにより電源変動成分がキャパシタを介して除去され、その結果、Ｖ−Ｖｄｄ線やＶ−Ｖｓｓ線の電位が安定して論理回路の安定動作が図られる。
なお、キャパシタ以外の特性調整用セルの実施例としては、たとえば、論理設計後に論理回路の論理が反転していたことが判明した場合に、その論理を反転させるインバータなどを、このベーシックセルを用いて形成する場合であってもよい。

つぎに、このような構成の半導体集積回路のレイアウト設計方法について説明する。
最初に前述した２つの方法に代表される方法によって、ゲートアレイ領域ＧＡの割合を決定する。つまり、ＭＴＣＭＯＳスイッチトランジスタの総ゲート幅を、たとえば、全てのランダムロジック部（スタンダードセル領域ＳＣ）の総ゲート幅の十数％程度とする、あるいは、遅延ペナルティに数％加えた値に応じて決定する。そして、その決定した割合が得られるように、たとえば図３（Ａ）や図３（Ｂ）のようにしてゲートアレイ領域ＧＡを決定し、その領域のすべてに、まず、図４に示すベーシックセルＢＣ３〜ＢＣ５のようなＭＴＣＭＯＳスイッチトランジスタのセルを配置する。このときは、ランダムロジックセルはスタンダードセル方式を用いているため、まだ配置は行われていない。

図５〜図８は、スイッチトランジスタ配置方法の一例を示す図である。それぞれの図は、レイアウト設計のステップが異なるときの状態を示す。
つぎに、スタンダードセル方式により、ランダムロジックセルを配置していく。このとき、予め配置をしておいたスイッチトランジスタ配置領域（ゲートアレイ領域ＧＡ）には、ランダムロジックセルを配置させない。また、スイッチトランジスタ自身も配置位置などの変更は一切行わない。配置後のスイッチトランジスタは、たとえば図５のように、ある一定の量を残してランダムロジックセル部分と接続させる。

ランダムロジックセル部との接続が全て終了した時点で、従来の設計フローと同様にタイミングと電力の解析を行う。ランダムロジックセル部の遅延に問題があれば、未接続のスイッチトランジスタとランダムロジックセルを接続して、遅延ペナルティを小さくすることができる。それとは逆に、遅延ペナルティに余裕があるところはリーク電流を抑えるために、接続済のスイッチトランジスタの接続を切り離す。その結果、たとえば図６に示すように、部分的にＭＴＣＭＯＳスイッチトランジスタのランダムロジック部への接続と未接続が大まかに最適化される。

このとき、図６のように、最初に決めたゲートアレイ領域ＧＡの幅方向のセル数、本例では４個分のベーシックセルが全て接続済みの部分があり、それで遅延ペナルティが所望の値以内に抑えられれば問題はない。ことろが、まだ遅延ペナルティが大きすぎる場合は、ランダムロジックセル部の使用率をみて、最初に決めたゲートアレイ領域ＧＡの幅方向のセル数を超えた数に、接続するスイッチトランジスタの総ゲート幅をコントロールする方法を採用できる。

図７は、この方法により、さらに遅延ペナルティを最適化した後の状態を示す。図７に示す楕円で囲った箇所は、規定の４個のベーシックセルを接続してスイッチトランジスタのゲート幅を４倍としても、遅延ペナルティが大きすぎる箇所である。このような箇所は、ランダムロジックセル部の未使用部分に、図示のように規定数（４個）を超えたベーシックセル（スイッチトランジスタのセル）を拡張配置させ、スイッチトランジスタのゲート幅をさらに大きくする。

一方、あまりゲート幅が大きすぎてリーク電流が規格外となる場合には、そのようなセル数の拡張は、その値に応じて制限される。
以上のようにして、遅延ペナルティとリーク電流の双方を満たすようにスイッチトランジスタのゲート幅が、個々の箇所で最適となるように決められる。
その後、図８に示すように未接続のＭＴＣＭＯＳスイッチトランジスタのセル（未使用ベーシックセル）を、特性調整用の回路素子、たとえばキャパシタのセルに置き換える。これにより、無駄な領域が有効利用される。なお、キャパシタの数が少ない箇所は、隣接するスタンダードセル領域の使用を確認して、未使用なら、部分的にゲートアレイ領域を拡張してキャパシタのセルに置き換えてもよい。

本発明の実施の形態に係る半導体集積回路によれば、以下の利点が得られる。
第１に、面積的に大部分を示す論理回路がスタンダードセルにより形成されていることから、論理回路をゲートアレイから形成する場合に比べ、回路構成に実際に用いられない無駄な面積が殆どなく、その結果全体としての占有面積が小さいという利点がある。
第２に、スタンダードセル領域内に分散配置された複数のゲートアレイ領域のベーシックセルからスイッチトランジスタが形成されていることから、論理回路の周囲に電源供給トランジスタを配置する場合に比べ仮想電源電圧供給線および仮想基準電圧供給線の論理回路の給電点までの配線抵抗を小さくできるという利点がある。また、配線抵抗が小さくできることによって、その分、スイッチトランジスタのゲート幅を必要最小限に近づけることができ、その結果、リーク特性や論理回路の遅延ペナルティが改善されるという利点がある。
第３に、必要数以外のベーシックセルにより特性調整用の回路素子が形成されていることから、その分、面積的な無駄が少ない。
第４に、電源電圧あるいは基準電圧の供給のための配線が２層のメタル配線層により形成される場合に、セル境界を走るスタンダードセルの給電のためのＶ−Ｖｄｄ線とＶ−Ｖｓｓ線が第１層のメタル配線層により形成され、その上を第２層のメタル配線が配置されているため、配線構造がシンプルで無駄な面積を占有しないという利点がある。

さらに、本実施の形態に係る半導体集積回路のレイアウト設計方法は、タイミングと電力の解析を行うステップがあり、その点では従来の方法と変わらないが、このステップでは、必ずしもシミュレーションを行う必要はなく、ランダムロジックの配置情報から、その解析を容易に行うことも可能である。もちろんシミュレーションを行ってもよいが、その場合でも、本実施の形態では、何度もシミュレーションを行う必要がなく、最低で１回、多くても最初のシミュレーションとセル変更後の確認のためのシミュレーションの２回程度で済む。このようにしてスイッチトランジスタの数を見積もるが、その見積もりの精度が高くなることから、論理設計から配置配線フローへの移行がスムーズに行える。さらに、スイッチトランジスタがあらかじめ配置してあるので、配置配線後の修正が容易に行える。
以上の理由により、結果として、全体のレイアウト設計にかかる時間を短縮でき、ＴＡＴも短くすることができるという利益が得られる。

また、従来の手法ではスイッチトランジスタを予め決めた総ゲート幅の値の分しか配置しないので、遅延値等に問題があったときに修正を行うことが困難である。これに対し、本実施の形態に係るレイアウト設計方法では、接続するか接続を切り離すかの選択のみで容易にスッチトランジスタの総ゲート幅を変更することができる。また、未接続となったトランジスタのスペースはキャパシタに置き換えることによりスペースの無駄を省くことが出来る。

このように、本実施の形態に係るレイアウト設計方法では、ランダムロジックセルの配置後でもスイッチトランジスタの総ゲート幅の変更が行え、さらに余ったスイッチトランジスタをキャパシタ等で置き換えるなど設計に柔軟性があり、変更が容易であることからＭＴＣＭＯＳ適用前の従来のスタンダードセル方式の設計手法と大差なく、ＭＴＣＭＯＳ適用ブロックの設計ができる。

本発明の実施の形態に係るＭＴＣＭＯＳを用いた半導体集積回路のレイアウト図である。 ＭＴＣＭＯＳ構成を適用した回路ブロックの構成を示す図である。 （Ａ）および（Ｂ）は、ＭＴＣＭＯＳ構成を適用した回路ブロック内のアレイ構成例を２例示す図である。 ゲートアレイ領域の一部と同一行で隣接するスタンダードセル領域部分とを拡大して示す平面パターン図である。 スイッチトランジスタを配置して一部接続させた状態を示す図である。 図５の状態から、スイッチトランジスタのゲート幅を最適化した後の状態を示す図である。 スイッチトランジスタのゲート幅を、最初のゲートアレイ領域の幅を超えた数のスイッチトランジスタを用いて最適化した後の状態を示す図である。 未接続のスイッチトランジスタのセルをキャパシタのセルで置き換えた後の状態を示す図である。

符号の説明

１…半導体集積回路、２…パッド、３…回路領域、４Ａ，４Ｅ…ＭＴＣＭＯＳ適用ブロック、４Ｂ〜４Ｄ…ＭＴＣＭＯＳ非適用ブロック、４０…ランダムロジック部、４１…論理回路、４２…ラッチ回路、４３…Ｐ型のスイッチトランジスタ、４４…Ｎ型のスイッチトランジスタ、５１…Ｎ型不純物拡散領域、５２…Ｐ型不純物拡散領域、５３…ゲート線、５４，５５…クロス接続線、ＢＣ１〜ＢＣ５…ベーシックセル、ＧＡ…ゲートアレイ領域、ＳＣ…スタンダードセル領域、Ｖｄｄ…電源電圧供給線、Ｖ−Ｖｄｄ…仮想電源電圧供給線、Ｖｓｓ…基準電圧供給線、Ｖ−Ｖｓｓ…仮想基準電圧供給線

Claims (5)

1. スタンダードセル領域内に複数のゲートアレイ領域が分散配置されているセル配置構造を有し、
   前記複数のゲートアレイ領域と異なるスタンダードセル領域に、仮想電源電圧供給線と仮想基準電圧供給線に接続されている論理回路がスタンダードセルにより形成され、
   前記論理回路に近接するゲートアレイ領域に、仮想電源電圧供給線と電源電圧供給線に接続され、あるいは、仮想基準電圧供給線と基準電圧供給線に接続され、前記論理回路の動作時にオンし非動作時にオフするスイッチトランジスタが、ゲートアレイのベーシックセルにより形成され、
   前記スタンダードセルと前記ベーシックセルは、一方向の平面視サイズであるセル高さが揃えられ、
   前記電源電圧供給線および前記基準電圧供給線が、前記セル高さの方向の一方と他方でセル境界に沿って互いに平行配置された第２層配線から構成され、
   前記仮想電源電圧供給線または前記仮想基準電圧供給線が、前記論理回路が形成されているスタンダードセル領域内で前記第２層配線の下方を通り、ゲートアレイ領域内の前記セル高さの中央付近を通って前記スイッチトランジスタのソースとドレインの一方に接続されている第１層配線から構成され、
   前記スイッチトランジスタのソースとドレインの他方に接続され、前記第１層配線と電気的に分離された他の第１層配線が、前記ゲートアレイ領域内を通る第２層配線部分の下方を当該第２層配線部分に沿って配線され、当該第２層配線部分とコンタクトにより接続されている
   半導体集積回路。
2. 前記各ゲートアレイ領域のベーシックセル数が、電源電圧供給の制御対象である論理回路部の規模に応じた数に規定され、当該規定された数より少ないベーシックセル数で必要な特性の電源供給制御が可能な場合に、必要数以外のベーシックセルにより特性調整用の回路素子が形成されている
   請求項１に記載の半導体集積回路。
3. 仮想電源電圧供給線と仮想基準電圧供給線との間に接続されている論理回路と、仮想電源電圧供給線と電源電圧供給線に接続され、あるいは、仮想基準電圧供給線と基準電圧供給線に接続され、論理回路の動作時にオンし非動作時にオフするスイッチトランジスタとを有する半導体集積回路のレイアウト設計に際し、論理回路をスタンダードセルにより設計する論理設計ステップと、
   前記論理回路が形成されるスタンダードセル領域の配置領域を決め、当該スタンダードセルと一方向のサイズであるセル高さが揃ったゲートアレイのベーシックセルを、スタンダードセル領域内に分散配置し、対応する論理回路部の規模に応じた数の電源電圧制御トランジスタがそれぞれ形成可能な複数のゲートアレイ領域を決める領域決定ステップと、
   スタンダードセル領域に論理回路を構成するスタンダードセルを配置し、当該配置情報に応じた信号遅延量から必要最小限の数となるように電源電圧制御トランジスタを各ゲートアレイ領域に配置するレイアウトステップと、
   配置した論理回路および電源電圧制御トランジスタの接続を行う配線ステップと
   を含み、
   前記配線ステップにおいて、
   前記電源電圧供給線および前記基準電圧供給線を、前記セル高さの方向の一方と他方でセル境界に沿って互いに平行配置された第２層配線から形成し、
   前記仮想電源電圧供給線または前記仮想基準電圧供給線を、前記論理回路が形成されているスタンダードセル領域内で前記第２層配線の下方を通り、ゲートアレイ領域内の前記セル高さの中央付近を通って前記スイッチトランジスタのソースとドレインの一方に接続する第１層配線から形成し、
   前記スイッチトランジスタのソースとドレインの他方に接続され、前記第１層配線と電気的に分離された他の第１層配線を、前記ゲートアレイ領域内を通る第２層配線部分の下方を当該第２層配線部分に沿って配線するとともに、当該他の第１層配線を前記第２層配線部分とコンタクトを介して接続する
   半導体集積回路のレイアウト設計方法。
4. 前記レイアウトステップで、前記複数のゲートアレイ領域のそれぞれに最大数の電源電圧制御トランジスタを配置したときに、各ゲートアレイ領域に対応する論理回路部の信号遅延量を見積もり、当該信号遅延量から各ゲートアレイ領域で減らす電源電圧制御トランジスタ数を決定することにより、各ゲートアレイ領域で個別に電源電圧制御トランジスタ数を最適化する
   請求項３に記載の半導体集積回路のレイアウト設計方法。
5. 前記レイアウトステップで、電源電圧制御トランジスタ数を最適化したときにゲートアレイ領域に未使用の領域がある場合に、つぎの前記配線ステップにおいて、当該未使用の領域のゲートアレイのベーシックセルに特性調整用の回路素子が形成される配線を行う
   請求項４に記載の半導体集積回路のレイアウト設計方法。

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