JP2005276970A - オンチップデカップリングキャパシタ挿入方法及び集積回路装置 - Google Patents
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Abstract
【解決手段】 集積回路にオンチップデカップリングキャパシタセルを挿入する際、このセル内の配線と、集積回路の一般信号配線とがショートしているかを検出し、ショートしている場合は、別のオンチップデカップリングキャパシタセル7を用いる。このセル7は、横方向の配線8にメタル第1層を用い、縦方向の配線9にメタル第2層を用い、配線8,9はコンタクト10を介して接続されている。一般信号配線5は配線8と同じメタル第1層なので、メタル第2層の配線9とのショートを回避することができる。
【選択図】 図5
Description
また、前述した論理回路のレイアウトを行った後にオンチップデカップリングキャパシタセルを敷き詰める従来の方法は、実際の論理回路のレイアウトに基づき電源解析ツールを用いて必要キャパシタ量を求めるが、配置配線密度の高い領域ではオンチップデカップリングキャパシタセルの配線と、論理集積回路の配線とが干渉することにより十分なキャパシタを配置できないため、設計完了後に配置配線密度を低くするように論理回路のレイアウトを変更するなどの後戻りが生じたり、また、配置配線領域の周辺に余分なスペースを確保する等、チップサイズの増大を招く恐れがあるという問題があった。
従って、本発明は上記の問題を解決し、オンチップデカップリングキャパシタセルの配線と集積回路の一般配線との干渉を防ぎ、かつ集積回路の性能を満たしながら十分なキャパシタ量を確保できるようにすることを課題とする。
図1は本発明のオンチップデカップリングキャパシタセル挿入方法の手順を示す流れ図である。次に、LSIのレイアウト設計における全体の動作について説明する。
図1において、まず、各種ライブラリ、配置配線情報入力ステップ101は、LSIの配置配線情報と物理ライブラリ情報などのLSIレイアウトを行う際に必要な情報を入力する。次に、設計規則入力ステップ102は、LSIレイアウト中に必要なオンチップデカップリングキャパシタセル量を計算するための設計規則を入力する。次に、オンチップデカップリングキャパシタセル量算出ステップ103は、上記ステップ101で入力した配置配線情報と上記ステップ102で入力した設計規則を参照して、LSIに必要なオンチップデカップリングキャパシタセル量を算出する。例えば前記特許文献1などの公知例に示される技術を用いることにより、LSI内を縦横に通過する電源配線の間隔(パワー・グリッド)等によって決められた領域毎に必要なオンチップデカップリングキャパシタセル量が計算される。
セル1内のVDD端子2、GND端子3に接続される縦横の配線4は基板上に形成されたメタル第1層により構成される。尚、簡単のためメタル層以外の構成要素については説明を省略する。
上記他のオンチップデカップリングキャパシタセルとしては、セル1と同じ配線容量をもち、かつ異なる配線パターンを持つセルが用いられる。
図3では縦、横の配線4ともにメタル第1層で形成されているが、図4に示す別のセル7は横方向の配線8はメタル第1層により形成し、縦方向の配線9はメタル第1層の上に形成されたメタル第2層により形成し、配線8,9のメタル第1層とメタル第2層とはコンタクト10を介して接続されている。
図5は図4のセル7を用いて一般信号配線5とのショートが回避できている例を示す。
一般信号配線5は配線8と同じメタル第1層なので、メタル第2層の配線9とのショートを回避することができる。
図6に配線パターンの少ない他のオンチップデカップリングキャパシタセル11の例を示す。図示のように横の配線12がメタル第1層、縦の配線13がメタル第2層からなる。
この図6のセル11で一般信号配線5とのショートが回避できている例を図7に示す。図示では、メタル第1層の2本の一般信号配線5がメタル第2層の配線14及びコンタクト10を介して接続されている。
次に、配置配線情報出力ステップ106は、上記処理によってオンチップキャパシタセルが追加されたLSIの配置配線情報を出力する。
2 VDD端子
3 GND端子
5 一般信号配線
6 ショート箇所
7、11 他のオンチップデカップリングキャパシタセル
8、12 横の配線
9、13 縦の配線
10 コンタクト
14 一般信号配線を接続する配線
Claims (6)
- 集積回路にオンチップデカップリングキャパシタセルを挿入する際、このオンチップデカップリングキャパシタセル内の配線と、前記集積回路の一般配線とがショートしているか否かを検出し、ショートしている場合は、前記オンチップデカップリングキャパシタセルの配線パターンとは異なる配線パターンを有する他のオンチップデカップリングキャパシタセルと置き換えることを特徴とするオンチップデカップリングキャパシタ挿入方法。
- 前記他のオンチップデカップリングキャパシタセルは、メタル第1層とその上のメタル第2層とがコンタクトを介して接続された配線パターンを有し、前記一般配線は前記メタル第1層からなることを特徴とする請求項1記載のオンチップデカップリングキャパシタ挿入方法。
- 前記他のオンチップデカップリングキャパシタセルは、メタル第1層とその上のメタル第2層とがコンタクトを介して接続され、かつ前記置き換える前のオンチップデカップリングキャパシタセルの配線パターンより少ない配線パターンを有し、前記一般配線は前記メタル第1層からなることを特徴とする請求項1記載のオンチップデカップリングキャパシタ挿入方法。
- 基板上に形成されたメタル第1層からなる配線と、前記メタル第1層の上に形成されかつメタル第1層とコンタクトを介して接続されたメタル第2層からなる配線とを有するオンチップデカップリングキャパシタセルを備えたことを特徴とする集積回路装置。
- 前記集積回路装置の前記メタル第1層に形成された一般配線が前記オンチップデカップリングキャパシタセル内に配線されていることを特徴とする請求項4記載の集積回路装置。
- 前記オンチップデカップリングキャパシタセルは、前記メタル第1層からなる配線と、前記一般配線とがショートしている場合に、前記ショートが回避されるように配線パターンを少なくした構成をとることを特徴とする請求項5に記載の集積回路装置。
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