KR20130139146A - 리던던트 퓨즈 회로를 포함하는 반도체 메모리 장치 - Google Patents

리던던트 퓨즈 회로를 포함하는 반도체 메모리 장치 Download PDF

Info

Publication number
KR20130139146A
KR20130139146A KR1020120096350A KR20120096350A KR20130139146A KR 20130139146 A KR20130139146 A KR 20130139146A KR 1020120096350 A KR1020120096350 A KR 1020120096350A KR 20120096350 A KR20120096350 A KR 20120096350A KR 20130139146 A KR20130139146 A KR 20130139146A
Authority
KR
South Korea
Prior art keywords
fuse
column
redundant
cell array
comparison logic
Prior art date
Application number
KR1020120096350A
Other languages
English (en)
Other versions
KR101933076B1 (ko
Inventor
정정수
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Publication of KR20130139146A publication Critical patent/KR20130139146A/ko
Application granted granted Critical
Publication of KR101933076B1 publication Critical patent/KR101933076B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

컬럼 리던던트 퓨즈 회로에 컬럼 어드레스를 인가하기 위한 글로벌 어드레스 라인의 수를 줄일 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 본 발명의 일 측면에 따르면, 리던던트 셀 어레이를 포함하는 메모리 셀 어레이; 상기 리던던트 셀 어레이 및 메모리 셀 어레이의 컬럼을 선택하여 구동하기 위한 컬럼 선택 라인 구동부; 퓨즈 및 퓨즈 래치를 구비하는 다수의 단위 리던던트 퓨즈 회로; 상기 다수의 단위 리던던트 퓨즈 회로 각각에 대응하는 비교 로직들이 배치된 비교 로직 어레이; 및 상기 비교 로직 어레이에 컬럼 어드레스를 전달하기 위한 글로벌 어드레스 라인 셋을 구비하는 반도체 메모리 장치가 제공된다.

Description

리던던트 퓨즈 회로를 포함하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING REDUNDANT FUSE CIRCUIT}
본 발명은 반도체 집적회로 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 리던던트 퓨즈 회로의 배치에 관한 것이다.
반도체 집적회로는 동일한 패턴의 회로를 포함하고 있으며, 공정 변수에 따라 일부의 회로가 불량이 나더라도 양품으로 출시할 수 있도록 리던던시(Redundancy) 회로를 같이 배치하고 있다.
특히, 반도체 메모리 장치의 경우, 하나의 칩에 많은 수의 메모리 셀들이 집적되고 있는데, 이러한 메모리 셀들 중 어느 하나에라도 결함이 있으면, 해당 메모리 칩은 불량품으로 처리되어 사용할 수 없게 된다.
반도체 집적회로의 고집적화에 따라 한정된 크기의 칩에 더 많은 수의 메모리 셀을 집적시키고 있는 추세에서, 어느 하나의 셀에 불량이 발생한 경우 메모리 칩 전체를 불량품으로 처리한다면 폐기될 메모리 칩의 수는 증가할 것이고, 그로 인해 경제성 있는 반도체 메모리 장치의 생산이 불가능하게 된다.
이러한 문제를 해결하기 위해, 통상의 반도체 메모리 장치는 퓨즈회로와 리던던트 셀 어레이를 구비하고 있다. 퓨즈회로는 금속 물질로 이루어진 다수의 퓨즈를 포함하고 있으며, 리페어 공정에서 퓨즈의 블로잉 여부에 따라 결함이 있는 셀을 리던던트 셀로 대체하고 있다. 리던던트 셀 어레이와 퓨즈회로는 반도체 제조 공정시에 형성되는 것이다. 리페어 공정에서는 불량으로 판정된 메모리 셀을 리던던트 셀로 대체하며, 리페어 공정은 주로 레이저 빔을 사용하여 금속 물질로 이루어진 퓨즈를 선택적으로 끊는 방식으로 이루어진다.
도 1은 일반적인 반도체 메모리 장치의 코어 영역의 배치를 나타낸 도면이다.
도 1을 참조하면, 반도체 메모리 장치는 로우 어드레스와 컬럼 어드레스에 의해 선택되는 다수의 메모리 셀이 규칙적으로 배치된 셀 어레이(100)를 구비한다. 또한, 컬럼 어드레스에 대응하는 컬럼(비트라인)을 선택하여 구동하기 위한 컬럼 선택 라인 구동부(110)를 구비한다. 물론, 로우(워드라인)를 선택하여 구동하기 위한 워드라인 구동부도 필요하지만, 이하에서는 컬럼 쪽만을 고려하여 설명하기로 한다.
앞서 살펴본 바와 같이, 반도체 메모리 장치에는 셀 어레이(100)에는 불량이 난 셀을 대체하기 위한 리던던트 셀 어레이가 구비된다. 이처럼 불량이 난 셀의 컬럼 정보를 프로그래밍하여 해당 컬럼 어드레스가 입력되면 불량이 난 컬럼을 리던던트 컬럼으로 대체하기 위한 컬럼 리던던시 회로부(120)가 셀 어레이(100) 및 컬럼 선택 라인 구동부(110) 하단에 배치된다.
컬럼 리던던시 회로부(120)는 다수의 단위 리던던트 퓨즈 회로로 구성된 어레이를 구비한다. 단위 리던던트 퓨즈 회로는 불량이 난 셀의 컬럼 어드레스를 프로그래밍하기 위한 퓨즈(122), 퓨즈(122)의 블로잉 상태를 감지하고 저장하기 위한 퓨즈 래치(124), 퓨즈 래치(124)의 출력신호와 현재 인가된 컬럼 어드레스(CA<0:n>)를 비교하기 위한 비교 로직(126)을 구비한다.
여기서, 퓨즈(122), 퓨즈 래치(124), 비교 로직(126)은 공지되고 일반화된 회로 블럭이기 때문에 그 내부 회로에 대해서는 설명을 생략하기로 한다.
다만, 비교 로직(126)은 현재 인가된 컬럼 어드레스(CA<0:n>)의 입력을 필요로 하기 때문에 컬럼 어드레스(CA<0:n>)를 각 비교 로직(126)에 전달하기 위한 글로벌 어드레스 라인의 배치가 필요하다. 도 1의 경우, 4개의 글로벌 어드레스 라인 셋을 배치하는 경우를 예시하고 있다. 각 글로벌 어드레스 라인 셋이 컬럼 어드레스(CA<0:n>)의 비트 수(n+1)만큼의 라인으로 구성되기 때문에 총 글로벌 어드레스 라인의 수는 상당하다.
따라서, 이러한 글로벌 어드레스 라인을 구동하기 위한 글로벌 어드레스 라인 구동부(130)는 매우 큰 로딩을 구동해야 한다. 하나의 글로벌 어드레스 라인 셋의 로딩을 'Cr'이라고 하면, 글로벌 어드레스 라인 구동부(130)가 구동해야 할 로딩은 '4Cr'에 이른다. 이처럼 큰 로딩은 고속 동작시 적지 않은 부담으로 작용하게 된다.
한편, 앞서 언급한 바와 같이 글로벌 어드레스 라인의 수가 매우 많기 때문에 이들을 라우팅하기 위한 칩 면적이 크다는 문제점이 지적되고 있다.
반도체 집적회로의 고집적화 될수록 더 많은 수의 리던던트 컬럼 라인이 필요하게 되고, 이에 따라 필요한 글로벌 어드레스 라인의 수 역시 그만큼 증가하기 때문에 글로벌 어드레스 라인에 의한 로딩 문제와 칩 면적 문제는 향후 더욱 심각해질 수밖에 없다.
컬럼 리던던트 퓨즈 회로에 컬럼 어드레스를 인가하기 위한 글로벌 어드레스 라인의 수를 줄일 수 있는 반도체 메모리 장치를 제공하고자 한다.
본 발명의 일 측면에 따르면, 리던던트 셀 어레이를 포함하는 메모리 셀 어레이; 상기 리던던트 셀 어레이 및 메모리 셀 어레이의 컬럼을 선택하여 구동하기 위한 컬럼 선택 라인 구동부; 퓨즈 및 퓨즈 래치를 구비하는 다수의 단위 리던던트 퓨즈 회로; 상기 다수의 단위 리던던트 퓨즈 회로 각각에 대응하는 비교 로직들이 배치된 비교 로직 어레이; 및 상기 비교 로직 어레이에 컬럼 어드레스를 전달하기 위한 글로벌 어드레스 라인 셋을 구비하는 반도체 메모리 장치가 제공된다.
본 발명의 다른 측면에 따르면, 리던던트 셀 어레이를 포함하는 메모리 셀 어레이; 상기 리던던트 셀 어레이 및 메모리 셀 어레이의 컬럼을 선택하여 구동하기 위한 컬럼 선택 라인 구동부; 퓨즈 및 퓨즈 래치를 구비하는 다수의 제1 단위 리던던트 퓨즈 회로를 구비하는 제1 단위 리던던트 퓨즈 회로 어레이; 상기 다수의 제1 단위 리던던트 퓨즈 회로 각각에 대응하는 제1 비교 로직들이 배치된 제1 비교 로직 어레이; 퓨즈 및 퓨즈 래치를 구비하는 다수의 제2 단위 리던던트 퓨즈 회로를 구비하는 제2 단위 리던던트 퓨즈 회로 어레이; 상기 다수의 제2 단위 리던던트 퓨즈 회로 각각에 대응하는 제2 비교 로직들이 배치된 제2 비교 로직 어레이; 상기 제1 비교 로직 어레이에 컬럼 어드레스를 전달하기 위한 제1 글로벌 어드레스 라인 셋; 및 상기 제2 비교 로직 어레이에 컬럼 어드레스를 전달하기 위한 제2 글로벌 어드레스 라인 셋을 구비하는 반도체 메모리 장치가 제공된다.
컬럼 리던던트 퓨즈 회로 중 컬럼 어드레스 입력이 필요한 비교 로직들만 모아서 배치함으로써 컬럼 리던던트 퓨즈 회로에 컬럼 어드레스를 전달하기 위한 글로벌 어드레스 라인의 수를 줄일 수 있다. 이에 따라, 글로벌 어드레스 라인에 의한 라인 로딩을 줄이고, 회로 면적 증가를 억제할 수 있다.
도 1은 일반적인 반도체 메모리 장치의 코어 영역의 배치를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 코어 영역의 배치를 나타낸 도면이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 코어 영역의 배치를 나타낸 도면이다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 도면을 참조하여 본 발명의 실시예를 살펴보기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 코어 영역의 배치를 나타낸 도면이다.
도 2를 참조하면, 본 실시예에 따른 반도체 메모리 장치는, 로우 어드레스와 컬럼 어드레스에 의해 선택되는 다수의 메모리 셀이 규칙적으로 배치된 셀 어레이(200), 컬럼 어드레스에 대응하는 컬럼(비트라인)을 선택하여 구동하기 위한 컬럼 선택 라인 구동부(210), 불량이 난 셀의 컬럼 정보를 프로그래밍하여 해당 컬럼 어드레스가 입력되면 불량이 난 컬럼을 리던던트 컬럼으로 대체하기 위한 컬럼 리던던시 회로부(220), 컬럼 리던던시 회로부(220)에 컬럼 어드레스를 전달하기 위한 글로벌 어드레스 라인을 구동하기 위한 글로벌 어드레스 라인 구동부(230)를 구비한다.
여기서, 컬럼 리던던시 회로부(220)의 배치를 자세히 살펴본다.
컬럼 리던던시 회로부(220)는 다수의 단위 리던던트 퓨즈 회로를 구비하며, 각 단위 리던던트 퓨즈 회로는 불량이 난 셀의 컬럼 어드레스를 프로그래밍하기 위한 퓨즈(222), 퓨즈(222)의 블로잉 상태를 감지하고 저장하기 위한 퓨즈 래치(224), 퓨즈 래치(224)의 출력신호와 현재 인가된 컬럼 어드레스(CA<0:n>)를 비교하기 위한 비교 로직(226)을 구비한다.
본 실시예에 따르면, 컬럼 리던던시 회로부(220)를 구성하는 각 비교 로직(226)들을 단위 리던던트 퓨즈 회로에 관계없이 한 곳에 모아 배치한다. 비교 로직 어레이(CLA)의 배치 위치는 컬럼 리던던시 회로부(220)의 어디라도 관계없지만, 컬럼 선택 라인 구동부(210)에 가깝게 배치하는 것이 가장 바람직하다. 즉, 컬럼 선택 라인 구동부(210)의 하단에 비교 로직 어레이(CLA)를 먼저 배치하고, 그 하단에 퓨즈(222) 및 퓨즈 래치(224)를 단위 회로별로 배치한다.
이와 같이 비교 로직(226)들을 단위 리던던트 퓨즈 회로에 관계없이 한 곳에 모아 배치하게 되면, 컬럼 어드레스를 전달하기 위한 글로벌 어드레스 라인을 4셋에서 1셋으로 줄일 수 있다.
따라서, 도 1과 비교할 때, 글로벌 어드레스 라인 구동부(230)가 구동해야 할 로딩은 '4Cr'에서 'Cr'로 줄어든다. 로딩이 줄어든 만큼 RC 딜레이가 줄어들기 때문에 글로벌 어드레스 라인의 딜레이가 크게 줄어 고속 동작을 지원하는데 어려움이 없게 된다.
또한, 글로벌 어드레스 라인이 줄어든 만큼 이들을 라우팅하기 위한 칩 면적을 크게 줄일 수 있어, 칩 사이즈 축소가 가능하다.
한편, 앞서 언급한 바와 같이 반도체 집적회로의 고집적화 될수록 더 많은 수의 리던던트 컬럼 라인이 필요하기 때문에 필요한 글로벌 어드레스 라인의 수 역시 그만큼 증가하되 된다. 따라서, 이러한 라인 로딩 감소 효과, 칩 사이즈 축소 효과는 더욱 커질 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 코어 영역의 배치를 나타낸 도면이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 도 2에 도시된 본 발명의 일 실시예와 비교할 때, 비교 로직 어레이를 한 곳에 배치하지 않고 두 곳으로 나누어 배치한 점이 다르다.
즉, 컬럼 선택 라인 구동부 하부에 제1 비교 로직 어레이(CLA0)를 배치하고, 그 하부에 그에 대응하는 퓨즈 및 퓨즈 래치를 포함하는 제1 단위 리던던트 퓨즈 회로 어레이(RFA0)를 배치한다. 또한, 그 하부에 제2 비교 로직 어레이(CLA1)를 배치하고, 다시 그 하부에 그에 대응하는 퓨즈 및 퓨즈 래치를 포함하는 제2 단위 리던던트 퓨즈 회로 어레이(RFA1)를 배치한다.
이와 같이 비교 로직 어레이를 한 곳에 배치하지 않고 두 곳으로 나누어 배치하게 되면, 글로벌 어드레스 라인 셋이 2개로 늘어나기 때문에 라인 로딩 및 라우팅 면적 측면에서 불리한 부분이 있지만, 단위 리던던트 퓨즈 회로 어레이와의 연계성은 높아지는 효과를 기대할 수 있다. 물론, 도 1에 도시된 종래기술에 비해서는 글로벌 어드레스 라인의 라인 로딩 및 라우팅 면적을 1/2로 줄일 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 비교 로직들을 한 곳 또는 두 곳에 모아 배치하는 경우를 일례로 들어 설명하였으나, 필요에 따라 그 이상의 수로 모아 배치할 수 있다. 또한, 그 배치 위치 역시 필요에 따라 변경할 수 있다.
200: 셀 어레이 210: 컬럼 선택 라인 구동부
220: 컬럼 리던던시 회로부 230: 글로벌 어드레스 라인 구동부
222: 퓨즈 224: 퓨즈 래치
226: 비교 로직

Claims (6)

  1. 리던던트 셀 어레이를 포함하는 메모리 셀 어레이;
    상기 리던던트 셀 어레이 및 메모리 셀 어레이의 컬럼을 선택하여 구동하기 위한 컬럼 선택 라인 구동부;
    퓨즈 및 퓨즈 래치를 구비하는 다수의 단위 리던던트 퓨즈 회로;
    상기 다수의 단위 리던던트 퓨즈 회로 각각에 대응하는 비교 로직들이 배치된 비교 로직 어레이; 및
    상기 비교 로직 어레이에 컬럼 어드레스를 전달하기 위한 글로벌 어드레스 라인 셋
    을 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 비교 로직 어레이는 상기 다수의 단위 리던던트 퓨즈 회로보다 상기 컬럼 선택 라인 구동부에 가까운 곳에 배치되는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 글로벌 어드레스 라인 셋을 구동하기 위한 글로벌 어드레스 라인 구동부를 더 구비하는 반도체 메모리 장치.
  4. 리던던트 셀 어레이를 포함하는 메모리 셀 어레이;
    상기 리던던트 셀 어레이 및 메모리 셀 어레이의 컬럼을 선택하여 구동하기 위한 컬럼 선택 라인 구동부;
    퓨즈 및 퓨즈 래치를 구비하는 다수의 제1 단위 리던던트 퓨즈 회로를 구비하는 제1 단위 리던던트 퓨즈 회로 어레이;
    상기 다수의 제1 단위 리던던트 퓨즈 회로 각각에 대응하는 제1 비교 로직들이 배치된 제1 비교 로직 어레이;
    퓨즈 및 퓨즈 래치를 구비하는 다수의 제2 단위 리던던트 퓨즈 회로를 구비하는 제2 단위 리던던트 퓨즈 회로 어레이;
    상기 다수의 제2 단위 리던던트 퓨즈 회로 각각에 대응하는 제2 비교 로직들이 배치된 제2 비교 로직 어레이;
    상기 제1 비교 로직 어레이에 컬럼 어드레스를 전달하기 위한 제1 글로벌 어드레스 라인 셋; 및
    상기 제2 비교 로직 어레이에 컬럼 어드레스를 전달하기 위한 제2 글로벌 어드레스 라인 셋
    을 구비하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 및 제2 비교 로직 어레이는 각각, 그에 대응하는 상기 제1 및 제2 단위 리던던트 퓨즈 회로 어레이보다 상기 컬럼 선택 라인 구동부에 가까운 곳에 배치되는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 제1 및 제2 글로벌 어드레스 라인 셋을 구동하기 위한 글로벌 어드레스 라인 구동부를 더 구비하는 반도체 메모리 장치.
KR1020120096350A 2012-06-12 2012-08-31 리던던트 퓨즈 회로를 포함하는 반도체 메모리 장치 KR101933076B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/494,782 US8817560B2 (en) 2012-06-12 2012-06-12 Semiconductor memory device having redundant fuse circuit
US13/494,782 2012-06-12

Publications (2)

Publication Number Publication Date
KR20130139146A true KR20130139146A (ko) 2013-12-20
KR101933076B1 KR101933076B1 (ko) 2018-12-28

Family

ID=49715211

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120096350A KR101933076B1 (ko) 2012-06-12 2012-08-31 리던던트 퓨즈 회로를 포함하는 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US8817560B2 (ko)
KR (1) KR101933076B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9111624B2 (en) * 2013-03-22 2015-08-18 Katsuyuki Fujita Semiconductor memory device
WO2015133982A1 (en) * 2014-03-03 2015-09-11 Hewlett-Packard Development Company, L.P. Dram row sparing
JP6207670B1 (ja) * 2016-05-24 2017-10-04 三菱電機株式会社 ワンタイムメモリの制御装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5859801A (en) * 1997-03-28 1999-01-12 Siemens Aktiengesellschaft Flexible fuse placement in redundant semiconductor memory
JP2001077322A (ja) * 1999-09-02 2001-03-23 Toshiba Corp 半導体集積回路装置
US7120068B2 (en) * 2002-07-29 2006-10-10 Micron Technology, Inc. Column/row redundancy architecture using latches programmed from a look up table
KR100618696B1 (ko) * 2004-04-28 2006-09-08 주식회사 하이닉스반도체 인식 정보를 갖는 메모리 장치

Also Published As

Publication number Publication date
US8817560B2 (en) 2014-08-26
KR101933076B1 (ko) 2018-12-28
US20130329509A1 (en) 2013-12-12

Similar Documents

Publication Publication Date Title
TWI664638B (zh) 智慧自修復裝置和方法
US8077531B2 (en) Semiconductor integrated circuit including column redundancy fuse block
JPS60150300A (ja) 冗長度を有する半導体メモリ
KR19980081112A (ko) 퓨즈가 없는 메모리 복구 시스템 및 동작방법
KR100744124B1 (ko) 테스트 시간을 단축하기 위한 리던던시 퓨즈 블락 어레이의배치 방법 및 이를 적용한 메모리 장치
US20130155753A1 (en) Method for implementing spare logic of semiconductor memory apparatus and structure thereof
US7027338B2 (en) Semiconductor memory device with shift redundancy circuits
KR20130139146A (ko) 리던던트 퓨즈 회로를 포함하는 반도체 메모리 장치
JP2008084409A (ja) 不良救済判定装置および不良救済判定方法
KR20070057336A (ko) 공통 퓨즈 블락을 갖는 메모리 장치
US20050232036A1 (en) Semiconductor memory device and method of driving the same
JP4801910B2 (ja) 半導体チップの設計方法
US8599630B2 (en) Semiconductor integrated circuit including column redundancy fuse block
JP2016225797A (ja) プログラマブル論理集積回路
KR102013185B1 (ko) 메모리 디바이스 및 상기 메모리 디바이스의 리페어 분석 방법
US7813207B2 (en) Fuse box and semiconductor memory device including the same
US6906969B2 (en) Hybrid fuses for redundancy
JP2558787B2 (ja) 記憶装置
JP5743057B2 (ja) 半導体記憶装置
KR101051173B1 (ko) 반도체 소자의 퓨즈 레이아웃
JP2007335821A (ja) 半導体記憶装置
KR101053646B1 (ko) 반도체 메모리 장치
KR100315012B1 (ko) 반도체소자의행/열리던던시리페어확인방법
JP4714133B2 (ja) リダンダンシーシステムを搭載した半導体記憶装置
CN1236172A (zh) 在半导体存储芯片中进行冗余处理的装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right