CN100390986C - 具有多级互连的半导体集成电路器件的设计方法 - Google Patents

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Abstract

本发明的半导体集成电路器件的设计方法中，当下互连的宽度或体积不大于给定值时，给出一个通孔接触，多级互连的上、下互连通过它而相连。当下互连的宽度和体积超过给定值时，给出多个通孔接触，它们以不大于给定值的规则间距排列在包括在下互连中的空位有效扩散区中。

Description

具有多级互连的半导体集成电路器件的设计方法
相关申请的交叉参考
本申请基于并要求先前于2002年7月22提出的日本专利申请No.2002-212908之优先权的利益，后者的全部内容在此引入作为参考。
技术领域
本发明涉及具有多级互连结构的半导体集成电路器件的设计方法。更特定地，本发明涉及形成由铜或以铜为主要成分的材料制成的多级互连的互连和通孔接触的设计规则。本发明用于，例如，互补型绝缘栅半导体集成电路(CMOS LSI)。
背景技术
铜已经代替传统上所用的铝作为具有多级互连结构的LSI的互连材料，这是为了减小互连和通孔接触的电阻并改善LSI的可靠性。
然而，已经发现，当铜制成的互连或通孔接触具有某种特定形状时，由于LSI制造过程中引起的应力迁移，会发生接触失效，从而降低LSI的可靠性。
已经发现，在这种结构——具有大宽度的下互连通过单个通孔接触与上互连电相连——的CMOS LSI中，接触失效发生得尤为频繁。
在这种结构——具有大宽度的下互连通过如上所述的通孔接触与上互连电相连——的半导体集成电路器件中，需要防止接触失效的发生，以改善半导体集成电路器件的可靠性。
发明内容
根据本发明的一个方面，给出一种半导体集成电路器件，它包含：第一互连，由以铜为主要成分的材料制成，具有给定宽度、长度、厚度和体积；第二互连，由以铜为主要成分的材料制成，置于第一互连之上；以及至少一个通孔接触，由以铜为主要成分的材料制成，第一互连和第二互连通过它而互相电连接，该至少一个通孔接触包括当第一互连的宽度和体积之一不大于给定值时所给出的一个通孔接触，以及当第一互连的宽度和体积之一超过给定值时所给出的许多通孔互连，这许多通孔互连以不大于给定值的规则间距排列在第一互连的预定区域中。
具体地说，本发明提供一种半导体集成电路器件的设计方法，若用W表示在半导体衬底上以铜为主要成分的多级互连中的下互连的互连宽度、用D表示膜的厚度，则所述W的给定值依赖于所述D，当所述D变厚时所述W的给定值变小；当所述D变薄时所述W的给定值变大，其中：对于在所述下互连上连接上互连的通孔接触，在所述W小于等于给定值的情况下设置一个，在所述W超过给定值的情况下在所述下互连内的空位集中于通孔接触底部的空位有效扩散区内设置多个。
本发明还提供一种半导体集成电路器件的设计方法，若用W表示在半导体衬底上以铜为主要成分的多级互连中的下互连的互连宽度、用D表示膜的厚度，则所述W的给定值依赖于通孔接触的直径，当所述通孔接触的直径变大时所述W的给定值变大；当所述通孔接触的直径变小时所述W的给定值变小，其中：对于在所述下互连上连接上互连的所述通孔接触，则在所述W小于等于给定值的情况下设置一个，在所述W超过给定值的情况下在所述下互连内的空位集中于通孔接触底部的空位有效扩散区内设置多个。
本发明还提供一种半导体集成电路器件的设计方法，若用W表示在半导体衬底上以铜为主要成分的多级互连的下互连的互连宽度、用D表示膜的厚度，则所述W的给定值依赖于所述D，当所述D变厚时所述W的给定值变小；当所述D变薄时所述W的给定值变大，其中：在所述下互连的长度方向的端部连接与所述下互连同级、且互连宽度为W的互连时，对于在所述下互连上连接上互连的通孔接触，在所述W小于等于给定值的情况下设置一个，在所述W超过给定值的情况下在所述下互连内的空位集中于通孔接触的底部的空位有效扩散区域内设置多个。
附图说明
图1为一透视图，示出CMOS LSI的一个实施例；
图2为一曲线图，示出图1所示的CMOS LSI中失效率与互连宽度的关系的一个实施例；
图3为一透视图，示出图1所示的CMOS LSI的失效模型；
图4为根据本发明实施方案的CMOS LSI的剖面图；
图5A至5D为顺序示出制造图4所示的CMOS LSI的步骤的剖面图；
图6为一透视图，示出通孔接触的形状的一个实施例，图4所示的CMOS LSI中的多级互连的上、下互连通过该通孔接触相连；
图7为一透视图，示出通孔接触的形状的另一个实施例，图4所示的CMOS LSI中的多级互连的上、下互连通过该通孔接触相连；
图8为一透视图，示出通孔接触的形状的又一个实施例，图4所示的CMOS LSI中的多级互连的上、下互连通过该通孔接触相连；
图9为一透视图，示出通孔接触的形状的再一个实施例，图4所示的CMOS LSI中的多级互连的上、下互连通过该通孔接触相连；
图10为一俯视图，用于说明铜互连中的空位有效扩散区；
图11为一曲线图，示出图6或8所示的CMOS LSI中失效率与通孔接触直径的关系的一个实施例，其中一个通孔接触与下互连相连；以及
图12为一曲线图，示出图7或9所示的CMOS LSI中失效率与互连宽度的关系的一个实施例，其中两个通孔接触与下互连相连。
具体实施方式
现在将参考附图描述本发明的实施方案。所有附图中所示的相同成分用相同的标号表示，为使本文简洁，将不重复对它们的描述。
图1示出具有多级互连结构的LSI中互连和通孔接触的形状的一个实施例，该互连和通孔接触都由铜或以铜为主要成分的材料制成。
由铜或以铜为主要成分的材料制成的下互连91具有宽度W、长度L和厚度D。在下互连91上放置也由铜或以铜为主要成分的材料制成的上互连92。上、下互连92、91通过由铜或以铜为主要成分的材料制成的通孔接触92a电相连。
在上面这种结构——上互连92通过通孔接触92a与宽度W相对较大并不小于某一特定值的下互连91电相连——的LSI中，已经发现，当将该LSI进行高温测试时，由于应力迁移，会发生接触失效。
图2示出失效率与互连宽度的关系的一个实例。通过对具有包括图1所示的下互连、上互连和通孔接触的多级互连的CMOS LSI在225℃下进行300小时的应力迁移测试来获得失效率。在图2中，纵轴表示累积失效(A.U.)，横轴表示下互连的宽度W(μm)。
图2所示的实例如下获得。预备四百(400)个下互连91，它们中的每一个都像图1所描绘的那样与某一通孔接触92a相连。将由这些互连91通过通孔接触92a相连而形成的互连链定义为一个样品。长度L(10μm、20μm、30μm、50μm、100μm)作为参数。当宽度W变化时，对每个长度L测量失效率。
根据测量结果，当长度L为10μm或更大时，失效在宽度W超过2μm时开始出现，失效率在宽度W变大时增大。
图3示出如图1所示与下互连91相连的通孔接触92a的接触失效的失效模型。下、上互连91、92以及通孔接触92a都由铜或以铜为主要成分的材料形成。
导致上述接触失效的机制可考虑如下。在下、上互连91、92之间形成由，例如，SiO2和PSG(磷硅酸盐玻璃)制成的层间绝缘膜。利用，例如，反应离子刻蚀(RIE)在层间绝缘膜中形成通孔接触孔。然后，由于用于形成通孔接触孔的刻蚀、通孔接触孔形成之后的热处理等等，相应于通孔接触孔底部的下互连91遭到破坏或产生应力。因此，当通孔接触孔形成之后通过退火生长下互连91的铜晶粒时，下互连中的空位集中在区域93中。区域93形成在遭到破坏或产生应力等的通孔接触孔之下或在通孔接触的底部。集中在区域93中的空位导致了接触失效。
当由铜或以铜为主要成分的材料制成的互连或通孔接触为一特定形状时，或当具有大宽度的下互连通过某一通孔接触与上互连电相连时，由于制造过程中的高温处理，出现接触失效，降低了LSI的可靠性。
在这种结构——具有大宽度的下互连通过通孔接触与上互连电相连——的CMOS LSI中，必需防止出现接触失效，改善LSI的可靠性。
本发明的发明者研究并发现了下面这些。在包括半导体衬底以及形成于其上并具有由铜或以铜为主要成分的材料制成的上、下互连和通孔接触的多级互连的半导体集成电路器件中，连接上、下互连的通孔接触的接触失效依赖于互连和通孔接触等的形状，如下所述。
(1)接触失效依赖于下互连的宽度和厚度。
(2)当形成另一宽互连与下互连的一端接触，从而它们互相齐平时，接触失效依赖于前一宽互连的宽度和厚度。
(3)接触失效依赖于通孔接触的直径。
(4)接触失效依赖于形成下互连和通孔接触的热处理步骤。
在根据本发明的半导体集成电路器件中，采用下面的设计规则以避免接触失效。
(1)根据下互连的宽度或厚度改变用于下互连的通孔接触的数量。
(2)当许多通孔接触与下互连接触时，将它们进行排列，以使预定面积中的相邻接触之间的间距不长于给定值。
(3)当形成一个互连与下互连的一端接触，从而它们互相齐平时，根据前一互连的宽度或厚度改变用于下互连的通孔接触的数量。
(4)根据下互连的宽度设定置于上、下互连之间的通孔接触的直径。
图4为根据本发明一个实施方案的CMOS LSI的示意性剖面图。该CMOS LSI为，例如，硅在绝缘体上(SOI)型LSI，具有由铜或以铜为主要成分的材料制成的多级互连结构。作为多级互连结构的实施例，图4示出了十一层的互连结构；然而，本发明并不局限于这种互连结构。
在绝缘膜(未示出)上形成半导体区域11，它包括许多P型阱和N型阱。由STI(浅沟绝缘)单元绝缘区12将半导体区域11分成许多单元区域。在每个单元区域上堆叠MOS晶体管的栅氧化膜13和栅电极14，在每个单元区域的表面区域中形成MOS晶体管的源和漏区15。然后，在所得结构的整个表面上形成由绝缘膜制成的第一层间膜16。在第一层间膜16中形成与源和漏区15中的至少一个相通的接触孔，并在接触孔中形成接触栓17。在接触栓17上形成由绝缘膜制成的第二层间膜18。
在第二层间膜18中形成互连沟，并在互连沟中形成第一金属互连19。第一金属互连19与接触栓17电相连。在第一金属互连19上形成由绝缘膜制成的第三层间膜20。
在第三层间膜20中形成通孔接触21和第二金属互连22。通孔接触21与第一和第二金属互连19和22电相连。
在图4中，比第三层间膜20更高的层间膜(绝缘膜)用标号23表示，比第二金属互连22更高的金属互连用24表示，而连接金属互连24和其上方的金属互连24的通孔接触用标号25表示。
现在将参考图5A至5D描述图4所示的CMOS LSI的制造步骤。
参看图5A，形成单元绝缘区12以及MOS晶体管的栅氧化膜13、栅电极14和源和漏区15。之后，沉积含有磷或硼的CVD氧化膜(SiO2)作为第一层间膜16，通过CMP将第一层间膜16整平。然后，在第一层间膜16中开出一个接触孔，在接触孔中埋入接触栓17。之后，沉积第二层间膜18，并在第二层间膜18中形成沟18a。
参看图5B，在沟18a中埋入铜，铜与沟18a之间加入阻挡金属19a，所得结构由CMP整平以形成第一金属互连19。在此情形中，处理沟18a以使部分第一金属互连19与接触栓17的顶部相连。
参看图5C，沉积第三层间膜20，并通过，例如，反应离子刻蚀(RIE)在第三层间膜20中形成通孔接触孔20a和沟20b。
参看图5D，在通孔接触孔20a和沟20b中埋入铜，铜与接触孔20a和沟20b之间加入阻挡金属22a，然后所得结构由CMP整平以形成通孔接触21和第二金属互连22。在此情形中，处理通孔接触孔20a和沟20b以使部分第二金属互连22与通孔接触21的顶部相连。
之后，重复图5C和5D所示的相同步骤，从而形成比第二金属互连22高的金属互连和通孔接触。
图6至9示出通孔接触的各种形状的实施例，在图4所示的CMOS LSI的多级互连中，下互连31通过该通孔接触与形成于下互连之上的上互连32电相连。
在图6至9中，下互连31的尺寸由宽度W、长度L和厚度D表示。因此下互连31的体积S由下式给出：S＝W×L×D。
如图6所示，在宽度W小于并不大于给定值X(W≤X)并且体积S不大于给定值的下互连31中形成通孔接触32a，以便将下互连31与上互连32相连。
宽度W的给定值X依赖于厚度D。随着厚度D的增大，需要减小值X或者需要减薄互连。随着通孔接触32a直径Z的增大，可增大值X或可加厚互连。例如，当L＝20μm且D＝0.25μm时，从测量结果——这将在后面参考图11进行描述——发现，给定值X为2μm或更小。
相反，如图7所示，在宽度W超过给定值X(W＞X)或体积S超过给定值的下互连31的预定区域中，按规则的不大于给定值a的间距排列许多通孔接触32a(在图7所示的实施例中为两个)，以便将下互连31与上互连32相连。
上述预定区域相应于空位有效扩散区。空位有效扩散区是一个这样的区域，在由于用于形成，例如，图5C所示的通孔接触孔20a的腐蚀、开孔之后的热处理等而遭到破坏或产生应力的通孔接触的底部附近，Cu互连(下互连)中的空位通过扩散而集中的区域。如果通孔接触形成在空位有效扩散区中，将会出现接触失效。空位有效扩散区由一个几乎为圆形的区域确定，该区域的中心在许多通孔接触中集中了最多空位的一个(冗余通孔接触)的底部中心，半径为R。
图10为用于说明Cu互连中空位有效扩散区的俯视图。可用包括在形成在通孔接触32a之下的Cu互连中的空位的扩散系数F和扩散时间t来确定从通孔接触32a底部中心向外的半径R。换句话说，半径R由下式给出：R＝(F×t)0.5。由于扩散系数取决于Cu处理并且扩散时间t可变，空位有效扩散区的半径R无法必要地确定；然而，例如，它通常为25μm。
如果形成了许多通孔接触32a(在图7所示的实施例中为两个)，包括在下互连中的空位不均匀分布，集中在某一通孔接触的底部之下，在热处理时，在另一通孔接触的底部之下。因此结果是，集中了最多空位的通孔接触作为冗余通孔接触，防止了其它通孔接触的性能退化并防止了CMOS LSI的可靠性降低。
在图8所示的实施例中，形成互连31a与宽度W1小于给定值X(例如，2μm)或体积S1小于给定值的下互连31的一端接触。互连31和31a互相齐平。如果互连31a的宽度W2不大于给定值X或其体积S2不大于给定值，则形成一个通孔接触32a作为要与下互连31相连的通孔接触，如图8所示。
在图9所示的实施例中，形成互连31a与宽度W1不大于给定值X(例如，2μm)或体积S1不大于给定值的下互连31的一端相接触。互连31和31a互相齐平。如果互连31a的宽度W2超过给定值X或其体积S2超过给定值，则在一个预定区域或半径为R的圆形空位有效扩散区中，按小于给定值的规则间距排列许多通孔接触32a(在此实例中为两个)作为要与下互连31相连的通孔接触，如图9所示。
在图8和9所示的结构中，当形成在下互连31上的通孔接触32a的接触位置到与下互连31齐平的互连31a的距离T较短时，互连31a中的空位在Cu互连的热处理时快速集中到通孔接触32a的接触位置处。相反，当距离T较长时，空位在Cu互连的热处理时慢慢集中到通孔接触32a中。当距离T固定时，随着互连热处理温度的升高，空位更早地集中到通孔接触的接触位置处。
图11示出失效率与通孔接触直径(通孔直径)的关系的一个实施例，它通过如下方式获得：对具有包括如图6或8所示的与一个通孔接触相连的下互连的多级互连的CMOS LSI在，例如，225℃下进行300小时的应力迁移测试。在图11中，纵轴表示累积失效(A.U.)而横轴表示通孔直径Z(μm)。
图11中所示特性如下获得：预备四百(400)个下互连31，每个的尺寸为20μm长×0.25μm厚×2μm宽或更宽，并且每个都与一个通孔接触相连；将这些互连通过通孔接触连接起来形成互连链；定义该互连链为一个样品；测量通孔接触直径Z改变时的失效率。
因此，了解到，如果通孔直径Z落在0.2μm至0.3μm的范围内，可充分防止接触失效的出现。
图12示出失效率与互连宽度的关系的一个实例，它通过如下方式获得：对具有包括如图7或9所示的与两个通孔接触相连的下互连的多级互连的CMOS LSI在，例如，225℃下进行300小时的应力迁移测试。在图12中，纵轴表示累积失效(A.U.)而横轴表示下互连宽度W(μm)。
图12中所示特性如下获得：预备四百(400)个下互连31，每个的厚度为0.25μm，并且每个都与两个直径为0.2μm的通孔接触相连；将这些互连通过通孔接触连接起来形成互连链；定义该互连链为一个样品；利用下互连31的长度L作为参数(10μm、20μm、30μm、50μm、100μm)，测量各个长度L下宽度W改变时的失效率。
根据测量结果，了解到，在宽度W从2μm到大约20μm的宽范围内没有出现接触失效，这样，与图2所示的相比，更大地改善了失效率与互连宽度的关系。
本发明并不局限于上述实施方案。例如，在图7和9中，形成两个通孔接触以将上、下互连相连。然而，可形成三个或更多个通孔接触。形成在上、下互连之间的层间膜的材料并不局限于SiO2。PSG(磷硅酸盐玻璃)、其它材料，或这些材料的叠层膜都可用于层间膜。
对于熟练的技术人员来说，很容易找到另外的优点和调整。所以，在更宽的方面，本发明并不局限于此处示出并描述的特定细节和代表性实施方案。因此，只要不超出所附权利要求及其等价要求的一般发明概念的精神或范围，可作出各种修改。

Claims (11)

1.一种半导体集成电路器件的设计方法，若用W表示在半导体衬底上以铜为主要成分的多级互连中的下互连的互连宽度、用D表示膜的厚度，则所述W的给定值依赖于所述D，当所述D变厚时所述W的给定值变小；当所述D变薄时所述W的给定值变大，其特征在于：
对于在所述下互连上连接上互连的通孔接触，在所述W小于等于给定值的情况下设置一个，在所述W超过给定值的情况下在所述下互连内的空位集中于通孔接触底部的空位有效扩散区内设置多个。
2.根据权利要求1的半导体集成电路器件的设计方法，在所述D为0.25μm时所述W的给定值是2μm。
3.一种半导体集成电路器件的设计方法，若用W表示在半导体衬底上以铜为主要成分的多级互连中的下互连的互连宽度、用D表示膜的厚度，则所述W的给定值依赖于通孔接触的直径，当所述通孔接触的直径变大时所述W的给定值变大；当所述通孔接触的直径变小时所述W的给定值变小，其特征在于：
对于在所述下互连上连接上互连的所述通孔接触，则在所述W小于等于给定值的情况下设置一个，在所述W超过给定值的情况下在所述下互连内的空位集中于通孔接触底部的空位有效扩散区内设置多个。
4.根据权利要求3的半导体集成电路器件的设计方法，在上述设置的一个通孔接触的直径为0.3-0.2μm、所述D为0.25μm时，所述W的给定值为2μm。
5.根据权利要求3的半导体集成电路器件的设计方法，在上述设置的多个通孔接触直径分别为0.2μm、所述D为0.25μm时，所述W的给定值为2μm。
6.一种半导体集成电路器件的设计方法，若用W表示在半导体衬底上以铜为主要成分的多级互连的下互连的互连宽度、用D表示膜的厚度，则所述W的给定值依赖于所述D，当所述D变厚时所述W的给定值变小；当所述D变薄时所述W的给定值变大，其特征在于：
在所述下互连的长度方向的端部连接与所述下互连同级、且互连宽度为W的互连时，对于在所述下互连上连接上互连的通孔接触，在所述W小于等于给定值的情况下设置一个，在所述W超过给定值的情况下在所述下互连内的空位集中于通孔接触的底部的空位有效扩散区域内设置多个。
7.根据权利要求6的半导体集成电路器件的设计方法，在所述D为0.25μm时所述W的给定值为2μm。
8.根据权利要求1、3、6中任一项的半导体集成电路器件的设计方法，其中，在连接于所述下互连的所述多个通孔接触的每个底部下，空位非均匀地集中。
9.根据权利要求1、3、6中任一项的半导体集成电路器件的设计方法，其中，所述空位有效扩散区由一几乎为圆形的区域确定，该区域的中心在多个通孔接触中集中了最多空位的一个的底部中心，半径为R。
10.根据权利要求9的半导体集成电路器件的设计方法，其中半径R由R＝(F·t)0.5给出，其中F为扩散系数，而t为扩散时间。
11.根据权利要求10的半导体集成电路器件的设计方法，其中半径R为25μm。
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