KR960042968A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR960042968A
KR960042968A KR1019960013974A KR19960013974A KR960042968A KR 960042968 A KR960042968 A KR 960042968A KR 1019960013974 A KR1019960013974 A KR 1019960013974A KR 19960013974 A KR19960013974 A KR 19960013974A KR 960042968 A KR960042968 A KR 960042968A
Authority
KR
South Korea
Prior art keywords
metal
interconnection
hole
semiconductor device
forming
Prior art date
Application number
KR1019960013974A
Other languages
English (en)
Other versions
KR100337062B1 (ko
Inventor
히로시 오노다
Original Assignee
사와무라 시꼬
오끼덴끼 고오교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사와무라 시꼬, 오끼덴끼 고오교 가부시끼가이샤 filed Critical 사와무라 시꼬
Publication of KR960042968A publication Critical patent/KR960042968A/ko
Application granted granted Critical
Publication of KR100337062B1 publication Critical patent/KR100337062B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 다층배선을 갖는 반도체장치에 관한 것으로서, 상층메탈배선과 하지소자 또는 하층메탈배선은 컨택트홀 또는 쓰로우홀내의 매입금속을 통해 전기적으로 접속된다. 매입금속의 직경은 상층메탈배선, 하지소자 및/ 또는 하층메탈배선의 폭보다 크게 설정된다.

Description

반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제7도는 본 발명의 제1실시예에 따른 반도체장치를 나타내는 단면도.

Claims (16)

  1. 상층메탈배선과 하층메탈배선 사이의 층간절연막에 형성된 컨택트홀 또는 쓰루홀을 통해 상층메탈배선과 하층메탈배선을 전기적으로 연결하는 다층배선구조를 갖는 반도체장치에 있어서, 상기 컨택트홀 또는 쓰루홀의 각 직경이 상기 상층메탈배선의 폭보다도 큰 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 인접한 상층메탈배선 아래에 형성된 상기 컨택트홀 또는 쓰루홀은 상호 대향되게 배열되어 있는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 인접한 상층메탈배선 아래에 형성된 상기 컨택트홀 또는 쓰루홀은 상호 교호적으로 배열되어 있는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 컨택트홀 또는 쓰루홀내에 형성되는 각 매입금속은 Al, Al합금, Ti, Co, Ni 및 Pd를 포함한 내화금속의 실리사이드, 및 W, Ti, TiN 및 Co를 포함한 내화금속으로부터 선택된 적어도 하나의 금속으로 만들어진 것을 특징으로 하는 반도체장치.
  5. 상층메탈배선과 하층메탈배선 사이의 층간절연막에 형성된 컨택트홀 또는 쓰루홀을 통해 상층메탈배선과 하층메탈배선을 전기적으로 연결하는 다층배선구조를 갖는 반도체장치에 있어서, 상기 컨택트홀 또는 쓰류홀의 각 직경이 상기 하층메탈배선의 폭보다도 큰 것을 특징으로 하는 반도체장치.
  6. 상층메탈배선과 하층메탈배선 사이의 층간절연막에 형성된 컨택트홀 또는 쓰루홀을 통해 상층메탈배선과 하층메탈배선을 전기적으로 연결하는 다층배선구조를 갖는 반도체장치에 있어서, 상기 컨택트홀 또는 쓰루홀의 각 직경이 상기 하부도전층내에 포함된 소자의 각 단자의 폭보다 큰 것을 특징으로 하는 반도체장치.
  7. 상층메탈배선과 하층메탈배선 사이의 층간절연막에 형성된 컨택트홀 또는 쓰루홀을 통해 상층메탈배선과 하층메탈배선을 전기적으로 연결하는 다층배선구조를 갖는 반도체장치에 있어서, 상기 컨택트홀 또는 쓰루홀에 연결되는 상기 상층메탈배선과 상기 하층메탈배선중 적어도 어느 하나의 접촉부분이, 상기 컨택트홀 또는 쓰루홀의 직경보다 크지 않고 상기 상층메탈배선과 상기 하층메탈배선중 상기 적어도 어느 하나의 다른 부분의 폭보다 큰 폭을 갖는 것을 특징으로 하는 반도체장치.
  8. 상층메탈배선과 하층메탈배선 사이의 층간절연막에 형성된 컨택트홀 또는 쓰루홀을 통해 상층메탈배선과 하층메탈배선을 전기적으로 연결하는 다층배선구조를 복수개 갖는 반도체장치에 있어서, 상기 컨택트홀 또는 쓰루홀의 각 직경이 상기 각 다층배선구조내의 상층메탈배선의 폭과 하층메탈배선의 폭보다 큰 것을 특징으로 하는 반도체장치.
  9. 제8항에 있어서, 상기 상층메탈배선과 하층메탈배선중 적어도 하나는 상기 컨택트홀 또는 쓰루홀에 접속되는 접촉부분들을 가지고, 상기 각 접촉부분이, 상기 컨택트홀 또는 쓰루홀의 직경보다 크지 않고 상기 상층 메탈배선과 상기 하층메탈배선중 상기 적어도 어느 하나의 다른 부분의 폭보다 큰 폭을 갖는 것을 특징으로 하는 반도체장치.
  10. 제8항에 있어서, 상기 다층배선구조는 적어도 부분적으로, 하부의 컨택트홀 또는 쓰루홀상에 컨택트홀 또는 쓰루홀이 반복적으로 배치되는 적층구조를 갖는 것을 특징으로 하는 반도체장치.
  11. 다층배선을 갖는 반도체장치의 제조방법에 있어서, (a) 하지소자 또는 하층메탈배선을 형성하는 단계와, (b) 층간절연막을 형성하는 단계와, (c) 상기 층간절연막에 상기 하지소자 또는 하층메탈배선에 연통하는 비교적 큰 컨택트홀 또는 쓰루홀을 형성하는 단계와, (d) 상기 컨택트홀 또는 쓰루홀에 금속을 매입하는 단계와, (e) 상기 매입금속의 직경보다 작은 폭을 갖는 상층메탈배선을 상기 매입금속에 접속되도록 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 다층배선을 갖는 반도체장치의 제조방법에 있어서, (a) 하지소자 또는 하층메탈배선을 형성하는 단계와, (b) 층간절연막을 형성하는 단계와, (c) 상기 층간절연막에 상기 하지소자 또는 하층메탈배선에 연통하는 비교적 큰 컨택트홀 또는 쓰루홀을 형성하는 단계와, (d) 상기 컨택트홀 또는 쓰루홀에 금속을 매입하는 단계와, (e) 상기 매입금속의 직경보다 작은 폭을 갖는 상층메탈배선을 상기 매입금속에 접속되도록 형성하는 단계와, (f) 상기 상층메탈배선상에 상기 단계(b) 내지 (e)를 반복하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 다층배선을 갖는 반도체장치의 제조방법에 있어서, (a) 하지소자 또는 하층메탈배선을 형성하는 단계와, (b) 층간절연막을 형성하는 단계와, (c) 상기 층간절연막에 상기 하지소자의 각 단자의 폭 또는 상기 하층 메탈배선의 폭보다 큰 직경을 갖는 컨택트홀 또는 쓰루홀을 형성하는 단계와, (d) 상기 컨택트홀 또는 쓰루홀에 금속을 매입하는 단계와, (e) 상층메탈배선을 상기 매입금속에 접속되도록 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 다층배선을 갖는 반도체장치의 제조방법에 있어서, (a) 하지소자 또는 하층메탈배선을 형성하는 단계와, (b) 층간절연막을 형성하는 단계와, (c) 상기 층간절연막에 상기 하지소자의 각 단자의 폭 또는 상기 하층 메탈배선의 폭보다 큰 직경을 갖는 컨택트홀 또는 쓰루홀을 형성하는 단계와, (d) 상기 컨택트홀 또는 쓰루홀에 금속을 매입하는 단계와, (e) 상층메탈배선을 상기 매입금속에 접속되도록 형성하는 단계와, (f) 상기 상층 메탈배선상에 상기 단계(b) 내지 (e)를 반복하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 다층배선을 갖는 반도체장치의 제조방법에 있어서, (a) 컨택트홀 또는 쓰루홀내에 배치되는 매입금속과 접촉부분만에서만 폭을 증대시킨 하지소자 또는 하층메탈배선을 형성하는 단계와, (b) 층간절연막을 형성하는 단계와, (c) 상기 층간절연막에 컨택트홀 또는 쓰루홀을 형성하는 단계와, (d) 상기 컨택트홀 또는 쓰루홀내에 매입금속을 배치하는 단계와, (e) 상기 매입금속과의 접촉부분에서만 폭이 증대된 상층메탈배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 다층배선을 갖는 반도체장치의 제조방법에 있어서, (a) 컨택트홀 또는 쓰루홀내에 배치도는 매입금속과 접촉부분만에서만 폭을 증대시킨 하지소자 또는 하층메탈배선을 형성하는 단계와, (b) 층간절연막을 형성하는 단계와, (c) 상기 층간절연막에 컨택트홀 또는 쓰루홀을 형성하는 단계와, (d) 상기 컨택트홀 또는 쓰루홀내에 매입금속을 배치하는 단계와, (e) 상기 매입금속과의 접촉부분에서만 폭이 증대된 상층메탈배선을 형성하는 단계와, (f) 상기 상층메탈배선상에 상기 단계 (b) 내지 (e)를 반복하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960013974A 1995-05-01 1996-04-30 반도체장치및그제조방법 KR100337062B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP7107177A JPH08306774A (ja) 1995-05-01 1995-05-01 半導体装置及びその製造方法
JP95-107177 1995-05-01

Publications (2)

Publication Number Publication Date
KR960042968A true KR960042968A (ko) 1996-12-21
KR100337062B1 KR100337062B1 (ko) 2002-11-11

Family

ID=14452429

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960013974A KR100337062B1 (ko) 1995-05-01 1996-04-30 반도체장치및그제조방법

Country Status (6)

Country Link
US (1) US5905307A (ko)
EP (1) EP0741410B1 (ko)
JP (1) JPH08306774A (ko)
KR (1) KR100337062B1 (ko)
DE (1) DE69637578D1 (ko)
TW (1) TW392322B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3109478B2 (ja) * 1998-05-27 2000-11-13 日本電気株式会社 半導体装置
JP3631380B2 (ja) * 1998-08-28 2005-03-23 株式会社東芝 半導体装置及びその製造方法
US6181011B1 (en) * 1998-12-29 2001-01-30 Kawasaki Steel Corporation Method of controlling critical dimension of features in integrated circuits (ICS), ICS formed by the method, and systems utilizing same
US6566759B1 (en) * 1999-08-23 2003-05-20 International Business Machines Corporation Self-aligned contact areas for sidewall image transfer formed conductors
US6787339B1 (en) 2000-10-02 2004-09-07 Motorola, Inc. Microfluidic devices having embedded metal conductors and methods of fabricating said devices
JP2005268748A (ja) * 2004-02-18 2005-09-29 Nec Electronics Corp 半導体装置及びその製造方法
JP4841220B2 (ja) * 2005-10-14 2011-12-21 株式会社リコー 半導体装置
JP2007123665A (ja) * 2005-10-31 2007-05-17 Ricoh Co Ltd 半導体装置用電気回路
JP4864756B2 (ja) * 2007-02-09 2012-02-01 株式会社東芝 Ｎａｎｄ型不揮発性半導体記憶装置
US7462038B2 (en) * 2007-02-20 2008-12-09 Qimonda Ag Interconnection structure and method of manufacturing the same
US8198188B1 (en) * 2008-01-28 2012-06-12 Cadence Design Systems, Inc. Self-aligned VIAS for semiconductor devices
JP2012164882A (ja) * 2011-02-08 2012-08-30 Toshiba Corp 半導体装置
JP5364743B2 (ja) 2011-03-01 2013-12-11 株式会社東芝 半導体装置
US8841675B2 (en) * 2011-09-23 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Minute transistor
KR102114315B1 (ko) * 2013-08-21 2020-05-25 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법
JP6139370B2 (ja) * 2013-10-17 2017-05-31 株式会社東芝 不揮発性半導体記憶装置
US9299656B2 (en) 2014-06-02 2016-03-29 Infineon Technologies Ag Vias and methods of formation thereof

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4342045A (en) * 1980-04-28 1982-07-27 Advanced Micro Devices, Inc. Input protection device for integrated circuits
JPS5975645A (ja) * 1982-10-22 1984-04-28 Nec Corp 半導体装置及びその製造方法
JPS5994865A (ja) * 1982-11-24 1984-05-31 Toshiba Corp 半導体装置
US4517225A (en) * 1983-05-02 1985-05-14 Signetics Corporation Method for manufacturing an electrical interconnection by selective tungsten deposition
JPS6081841A (ja) * 1983-10-12 1985-05-09 Fujitsu Ltd 半導体装置
JPS61272957A (ja) * 1985-05-28 1986-12-03 Nec Corp 半導体装置
US4812419A (en) * 1987-04-30 1989-03-14 Hewlett-Packard Company Via connection with thin resistivity layer
JPH0783053B2 (ja) * 1987-06-19 1995-09-06 三菱電機株式会社 半導体装置
JPS6450443A (en) * 1987-08-20 1989-02-27 Toshiba Corp Semiconductor device
JPH073840B2 (ja) * 1987-08-31 1995-01-18 株式会社東芝 半導体集積回路
US4951101A (en) * 1988-08-25 1990-08-21 Micrel Incorporated Diamond shorting contact for semiconductors
US5233223A (en) * 1989-01-09 1993-08-03 Nec Corporation Semiconductor device having a plurality of conductive layers interconnected via a tungsten plug
US4943539A (en) * 1989-05-09 1990-07-24 Motorola, Inc. Process for making a multilayer metallization structure
EP0480580A3 (en) * 1990-09-10 1992-09-02 Canon Kabushiki Kaisha Electrode structure of semiconductor device and method for manufacturing the same
JPH04152561A (ja) * 1990-10-16 1992-05-26 Seiko Epson Corp 半導体装置
JPH04207053A (ja) * 1990-11-30 1992-07-29 Nec Corp 半導体装置の配線構造
JP2863322B2 (ja) * 1990-12-07 1999-03-03 三井化学株式会社 ジメチルアミンボランの造粒方法
US5243222A (en) * 1991-04-05 1993-09-07 International Business Machines Corporation Copper alloy metallurgies for VLSI interconnection structures
DE4115909C1 (ko) * 1991-05-15 1992-11-12 Siemens Ag, 8000 Muenchen, De
US5504375A (en) * 1992-03-02 1996-04-02 International Business Machines Corporation Asymmetric studs and connecting lines to minimize stress
JPH06125013A (ja) * 1992-03-14 1994-05-06 Toshiba Corp 半導体装置及びその製造方法
JP3167455B2 (ja) * 1992-09-14 2001-05-21 新日本製鐵株式会社 半導体装置及びその製造方法
DE4328474C2 (de) * 1993-08-24 1996-09-12 Gold Star Electronics Mehrschichtverbindungsstruktur für eine Halbleitereinrichtung
JPH07245343A (ja) * 1994-03-03 1995-09-19 Toshiba Corp 半導体装置及びその製造方法
US5571751A (en) * 1994-05-09 1996-11-05 National Semiconductor Corporation Interconnect structures for integrated circuits
US5614765A (en) * 1995-06-07 1997-03-25 Advanced Micro Devices, Inc. Self aligned via dual damascene
US5691566A (en) * 1996-03-25 1997-11-25 Hughes Electronics Tapered three-wire line vertical connections

Also Published As

Publication number Publication date
KR100337062B1 (ko) 2002-11-11
DE69637578D1 (de) 2008-08-14
TW392322B (en) 2000-06-01
EP0741410A3 (en) 1997-06-04
EP0741410A2 (en) 1996-11-06
JPH08306774A (ja) 1996-11-22
EP0741410B1 (en) 2008-07-02
US5905307A (en) 1999-05-18

Similar Documents

Publication Publication Date Title
KR960042968A (ko) 반도체장치 및 그 제조방법
KR980005138A (ko) 평면상의 구리 야금에서 사용하기 위한 집적 패드 및 퓨즈 구조
CN1189930C (zh) 机械性增强的焊接区界面及其方法
US6673707B2 (en) Method of forming semiconductor device utilizing die active surfaces for laterally extending die internal and external connections
KR980005659A (ko) 반도체 장치 및 그 제조방법
CN1165980C (zh) 半导体器件及用于制造半导体器件的测试方法
KR930014956A (ko) 가용성 링크를 갖는 반도체 장치 제조방법
KR970060499A (ko) 반도체 메모리 장치 및 그 제조 방법
WO2002017367A3 (en) Semiconductor device having passive elements and method of making same
US7518243B2 (en) Semiconductor device with multilayer interconnection structure
EP1146558A3 (en) Damascene wiring structure and semiconductor device with damascene wirings
KR960035841A (ko) 텅스텐/알루미늄층을 사용하는 집적회로 상호접속기
CN100499106C (zh) 半导体器件
KR960009179A (ko) 반도체 메모리 장치
KR970023744A (ko) 집적회로용 다층 상호접속 구조물 및 그 제조방법
KR960701351A (ko) 개선된 반도체 브리지 폭발 장치(improved semiconductor bridge explosive device)
KR100789571B1 (ko) 반도체 소자 및 그 제조방법
KR970077573A (ko) 도금된 구리 상부 표면 레벨 상호 접속을 갖는 집적 회로를 위한 플라스틱 캡슐화
JP5230061B2 (ja) 半導体装置及びその製造方法
EP1530236A3 (en) Semiconductor device with multi-layered wiring arrangement including reinforcing patterns, and production method for manufacturing such semiconductor device
CN101179072A (zh) 电感器结构及集成电路结构
CN100440497C (zh) 集成半导体结构
WO2002015269A3 (en) Wiring through terminal via fuse window
KR100246191B1 (ko) 반도체 장치의 다층의 안티퓨즈 제조방법
CN103855138A (zh) 半导体封装及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130502

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20140418

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 14