TW392322B - Semiconductor device and its fabrication - Google Patents
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Description
A7 B7 經濟部中央搮準局貝工消費合作杜印製 五、發明説明（1.) 〔產業上之利用領域〕 本發明係關於一種半導體裝置之高密度配線結構。 〔習用技術〕 圖六及圖七係習用半導體裝置之剖面圖。 在此’圖六係在紙面以垂直採取上層金屬配線105。 圖七係在紙面以垂直採取下層金屬配線丨〇 2。 以往，通常在半導體裝置，形成多層配線時’如圖六 及圖七所示’由於在為獲得不同電平的配線間的導通，形 成的接觸孔或通過孔和各配線的連接部份，採取光電平版 印刷的對接餘裕’必需加粗配線部份的寬度。 圖中，101係含有配線或元件的基礎結構，102係下層 金屬配線或基礎結構，103係層間絕緣膜，1〇4係接觸孔或 通過孔（在此，所謂接觸孔係表示基礎屬元件的情形’所 謂通過孔係表示下層金屬配線的情形），係上層金屬 配線，106係表示層間絕緣膜或鈍化膜。 圖八係表示接觸孔或通過孔1〇4和各配線層的位置關 係。 而且，如圖九所示，在最近的半導體裝置，考慮藉由 採取叫作無邊緣，使接觸孔或通過孔204的徑，上或下層 配線202 (上層配線也相同）寬度相同的結構，謀求高密 度化的方法。 〔發明欲解決之課題〕 但在上述圖六所示之結構裝置，為確保光電平版印刷 的餘裕，在接觸孔或通過孔的接觸部份加粗金屬配線寬度 ---^--------I <請先聞讀背面之注意事項再蜞寫本頁) 訂—.. 本紙張尺度適用中國國家標準（CNS ) A4规格（2丨〇务29私釐) 五 '發明説明 (2. ) ，因此事實上配線節距，等於被規定為在此接觸孔部的配 線間隔或在通過孔部的配線間隔。此配線部的粗度雖依設 計規則，但由段板的性能和光電平版印刷時的設備平坦度 等決定，通常現行的設備採取配線單面〇· 2〜0.5微米的餘 裕。這種事情表示在兩側加粗〇.彳〜丨.〇微米的配線寬度， 提高集成度，如欲形成更高密度化的配線節距，就必需考 慮外觀上僅加粗上述部份的配線寬度，有所謂對於高密度 化造成障礙的缺點。 亦即，如圖十所示，若以對向的形態配置接觸孔或通 過孔304 ,就以接觸孔或通過孔3〇4的對接餘裕決定最小配 線302間隔，如欲使更高密度化，為避免這種事情，如圖 十一所示，必需採取鋸齒型的配置，有所謂對於配線3〇6 上的接觸孔或通過孔308的配置受限制的缺點。並且，儘 管是鋸齒型，配線節距仍需要接觸孔的單面部份對接餘裕 部份，不能達成高密度化。 而且，如上述圖九所示，不採取光電平版印刷的對接 餘裕，規定無邊緣，假定配線寬度和接觸孔徑或通過孔徑 相同’雖可做配線節距的高密度化，但若在實際的製造， 發生光電平版印刷的對接偏移，便減少配線和接觸孔或通 過孔的接觸面積。這種事情等於被阻礙連接的信賴性（容 許電流密度）。結果必需考慮對接偏移決定配線節距，有 所謂不能達成充份高密度化的缺點。 本發明的目的在於提供為解決上述問題，儘管發生光 電平版印刷的對接偏移時仍然減少配線和接觸孔或通過孔 本紙張尺度適用中國國家標準（CNS ) A4规格（210；<_29J^d 經濟部中央橾準局貝工消費合作社印装 A7 ____ B7 五、發明説明（3. ) --- 的接觸面積’形成可獲得謀求高密度化多層配線的半導體 裝置及其製造方法。 〔為解決課題之裝置〕 本發明為達成上述目的， (1) 在形成多層配線的半導體裝置採取上層金屬配線和 基礎元件或下層金屬配線的電氣導通時，將裝設於接 觸孔或通過孔的埋入金屬徑，採取大於前述上層金屬 配線的寬度。 (2) 在形成多層配線的半導體裝置，採取上層金屬配線和 基礎元件或下層金屬配線的電氣導通時，將裝設於接 觸孔或通過孔的埋入金屬徑，採取大於想採取前述基 礎元件的擴散層、柵極等電氣導通的端子寬度，或前 述下層金屬配線的寬度。 (3) 在形成多層配線的半導體裝置，採取上層金屬配線和 基礎元件或下層金屬配線的電氣導通時，僅以和裝設 於接觸孔或通過孔的埋入金屬的接觸部份，以裝設於 接觸孔或通過孔的埋入金屬徑以下的寬度，加粗前述 上層金屬配線，前述基礎元件或下層金屬配線旳寬度 〇 (4) 在形成多層配線的半導體裝置的製造方法，實施形成 基礎元件或下層金屬配線的過程，和形成層間絕緣膜 的過程，和在前述層間絕緣膜形成連通於前述基礎元 件或下層金屬配線的略粗接觸孔或通過孔的過程，和 在此接觸孔或通過孔裝設埋入金屬的過程，和連接於 本紙張尺度逋用中國國家標丰（CNS ) A4現格（210<29@塵·> ----------—裝---:IJ--訂 (請先聞讀背面之注意事項再填寫本頁) 經濟部中央橾準局負工消费合作社印製 A7 ________B7 五、發明説明（4·) " ' 此埋入金屬，形成小於此埋入金屬徑的上層金屬配線 過程。 (5) 在形成多層配線的半導體裝置的製造方法，實施形成 基礎元件或下層金屬配線的過程’和形成層間絕緣膜 的過程，和在其層間絕緣膜形成連通於前述基礎元件 或下層金屬配線的略粗接觸孔或通過孔的過程，和在 此接觸孔或通過孔裝設埋入金屬的過程，和連接於此 埋入金屬，形成小於此埋入金屬徑的上層金屬配線過 程’和在此上層金屬配線上再重複上述過程的過程。 (6) 在形成多層配線的半導體裝置的製造方法，實施形成 基礎元件或下層金屬配線的過程，和形成層間絕緣膜 的過程’和在其層間絕緣膜形成具有大於欲採取前述 基礎元件的擴散層、和在其層間絕緣膜形成具有大於 想採取前述基礎元件的擴散層、栅極等電氣導通的端 子寬度或前述下層金屬配線寬度的徑接觸孔或通過孔 的過程，和在此接觸孔或通過孔裝設埋入金屬的過程 ’和被連接於此埋入金屬，形成上層金屬配線的過程 〇 (7) 在形成多層配線的半導體裝置的製造方法，實施形成 基礎元件或下層金屬配線的過程，和形成層間絕緣膜 的過程，和在其層間絕緣膜形成具有大於欲採取前述 基礎元件的擴散層、栅極等電氣導通的端子寬度或前 述下層金屬配線寬度的徑接觸孔或通過孔的過程，和 在此接觸孔或通過孔裝設埋入金屬的過程，和被連接
本紙張尺度適用中國國家標隼（CNS ) A4規格（210光297公D H4I .1 — II (請先聞讀背面之注意事項再填寫本頁) 訂 1 五 於此埋入金屬，形成上層金屬配線的過程，和在此上 層金屬配線上再重複上述過程的過程。 (8)在形成多層配線的半導體裝2的製造方法，實施形成 僅和裝設於接觸孔或通過孔的埋入金屬的接觸部份增 大寬度的基礎元件或下層金屬配線的過程，和形成層 間絕緣膜的過程，和在其層間絕緣膜形成接觸孔或通 過孔的過程，和在此接觸孔或通過裝設埋入金屬的過 程，和被連接於此埋入金屬，形成僅增大接觸部份寬 度的上層金屬配線的過程。 (9)在形成多層g&線的半導體裝置的製造方法，實施形成 僅增大和裝設於接觸孔或通過孔的埋入金屬部份寬度 的基礎元件或下層金屬配線的過程，和形成層間絕緣 膜的過程，和在其層間絕緣膜形成接觸孔或通過孔的 過程，和在此接觸孔或通過孔裝設埋入金屬的過程， 和被連接於此埋入金屬，形成僅增大接觸部份寬度上 層金屬配線的過程，和在此上層金屬配線上再重複上 述過程的過程。 〔作用〕 經濟部中央橾準局貝工消费合作社印製 (1)若依申請專利範圍第1項所述之半導體裝置，當採取 上層金屬配線和基礎元件或下層金屬配線的電氣導通 時，由於將裝設於接觸孔或通過孔的埋入金屬寬度採 取大於前述上層金屬配線的徑，不需要習用半導體裝 置所見到的光電平版印刷的對接餘裕，因此可謀求配 線的高密度化。 Μ胁（210+29¾^) 本紙張尺度適用中國國 經濟部中央螓率局工消費合作，社印复 A7 --------------B7 五、發明説明（6·) -- (2) 右依中請專利範㈣2項所述之半導體裝置，當採取 上層金屬配線和基礎元件或下層金屬配線的電氣導通 時由於將裝設於接觸孔或通過孔的埋入金屬徑採取 大於欲採取前述基礎元件的擴散層、栅極等電氣導通 的端子寬度或前述下層金屬配線的寬度，因此儘管產 生接觸孔或通過孔和配線的偏移，只要在配線寬度的 範圍内就不改變接觸孔或通過孔，和配線的接觸面積 ，儘管產生超過配線寬度的對接偏移時，仍可使其接 觸面積減少不多。亦即，較習用的方法可和配線的側 壁部接觸，由於增加通過孔和配線的接觸面積因此可 獲得低電阻的通過孔，同時可增加信賴性。 (3) 若依申請專利範圍第3項所述之半導體裝置，當採取 上層金屬配線和基礎元件或下層金屬配線的電氣導通 時’由於和僅裝設於接觸孔或通過孔的埋入金屬的接 觸部份’以裝設於接觸孔或通過孔的埋入金屬徑以下 的寬度’加粗前述上層金屬配線’前述基礎元件或下 層金屬配線的寬度’因此加上上述（1)之效果，藉由 増加接觸孔或通過孔和配線的接觸面積，可獲得低電 p且的接觸孔或通過孔。 而且，儘管產生接觸孔或通過孔的配線對準偏移 ’只要在配線寬度的範園内就不會改變接觸孔或通過 孔，和配線的接觸面積。而且，儘管產生超過配線寬 度的對接偏移時’由於其接觸面積本來就已經大，因 此減少的比例仍然不多。 棣準（CNS ) A4规格（210429於麥) (請先《讀背面之注$項再填寫本頁) 裝 訂 五、發明説明（7.) 並且’由於可縮小和接觸孔或_孔的接觸部份 以外的配線寬度，因此可縮小沒有接觸孔或通過孔的 部份配線節距，可達成高密度化。 (4) 若依中請專利範圍第4項所述之半導體裝置的製造方 法，即可用簡單的過程，不需要光電平版印刷的對接 餘裕’同時於形成某層的配線層時，可謀求高密度化 (5) 若依申請專利範圍第5項所述之半導體裝置的製造方 法，對於設備全體而言，由於以簡單的過程，寬鬆的 設計規則部份決定，因此藉由重複使用此配線的安裝 方法，而可達成全體的高密度化。 (6) 若依申請專利範圍第6項所述之半導體裝置的製造方 法，即可以簡單的過程，較習用的方法謀求和配線侧 壁部的接觸’增加通過孔和金屬配線的接觸面積。 (7) 若依申請專利範圍第7項所述之半導體裝置的製造方 法’即可以簡單的過程，涵蓋多層配線，謀求和配線 侧壁部的接觸，增加通過孔和金屬配線的接觸面積。 經濟部中央樣準局员工消費合作社印装 (8) 若依申請專利範圍第8項所述之半導體裝置的製造方 法’即可以簡單的過程，提高通過孔對於配置的自由 度。 (9) 若依申請專利範圍第9項所述之半導體裝置的製造方 法’藉由以簡單的過程，使特別提高通過孔對於配置 的自由度，不僅是更贡獻設備的高密度化，而且對於 設計所用的CAD工具開發的容易化也有很大的貢獻。 β張尺度適用中國國^率（CNS > A4規格（210^2胃^ " 經濟部中央樣準局貝工消費合作社印製 A7 _____ B7 五、發明説明（8.) 〔實施例〕 技一面參閲圖TF，一面説明有關本發明之實施例如下 圖一係表示本發明第1實施例的半導體裝置剖面圖， 圖二係表示其半導體裝置之上層金屬配線和通過孔位置關 係圖。 在圖一 ’ 401係包括配線或元件的基礎結構，402係下 層金屬配線或基礎結構，403係層間絕緣膜，404係接觸孔 或通過孔（在此，所謂接觸孔係表示基礎屬元件的情形， 所謂通過孔係表示下層金屬配線的情形）405係上層金金 屬配線，406係表示層間絕緣膜或鈍化膜。 在本實施例，將接觸孔或通過孔4〇4的徑，採取大於 和紙面成垂直方向的上層金屬配線4〇5的寬度。 如圖二所示，藉由將接觸孔或通過孔4〇4的徑，採取 大於金屬配線405的寬度，於光電平版印刷產生對接偏移 瘦，產生和上層金屬配線4〇5的對接偏移時，接觸孔或通 過孔404的位置關係，形成如圖三（b)所示（在此，對於紙 面垂直地採取上層金屬配線5〇5)。 在圖三，當上層金屬配線505引起對接偏移時，由於 採取上層金屬配線505的寬度，小於接觸孔或通過孔5〇4的 徑，因此對接偏移時，仍然不會改變接觸孔或通過孔 和上層金屬配線505的接觸面積。縱然產生如超過接觸孔 或通過孔504徑的對接偏移，接觸面積仍然減少不多。在 圖三，501係含有配線或元件的基礎結構，5〇2係下層金屬 本紙張尺度適用中國國家標準（CNS ) A4規格（21dx 釐） ---- ^---^-----裝一----：I---訂 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央樣準局貝工消费合作社印裝 A7 ______B7 五、發明説明（9.) 配線或基礎結構。 此外，對於上述金屬配線4〇2、405而言，使用A1配線 ，A1合金配線或和其高熔化點金屬的層合配線，w、Ti、 Co、Ni、Pd等高熔化點金屬的SiliSide配線，W、Ti、TiN 、（:〇等的高熔化點金屬。 而且’對於接觸孔或通過孔4〇4的埋入金屬而言，使 用Al、Α1合金，及Ti、Co、Ni、Pd等高熔化點金屬的 SiliSide，W、Ti、TiN、Co等的高熔化點金屬。 而且，圖四係以對向配置半導體裝置的接觸孔或通過 孔時之平面圖’圖五係以鋸齒型配置半導體裝置的接觸孔 或通過孔之平面圖。 在圖四，602係表示下層金屬配線，604係以對向配置 的接觸孔或通過孔。而且，在圖五，606係表示下層金屬 配線或基礎結構，6〇8係以鋸齒型配置的接觸孔或通過孔 配線的高密度化並不是配線間隔，而是以接觸或通過 孔間的間隔（圖四··被對向配置時），或接觸或通過孔和 配線間的間隔（圖五：鋸齒配線時）決定，換句話説，不 受光電平版印刷對接餘裕的限制’可提高配線密度至接觸 或通過孔徑及間隔的微細界限。 圖十二係表示本發明第2實施例之半導體裝置的剖面 圖’圖十三係表示其半導體裝置之下層金屬配線和通過孔 位置關係圖。 在圖十二，701係表示含有配線或元件的基礎結構， 本紙張尺度適用中國國家樣率（CNS ) A4規格（2iax2gy I.丨^---..-----裝—T--.--!--訂 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾隼局貝工消费合作社印製 A7 B7 五、發明説明（10.) 702係下層金屬配線或基礎結構’ 7Q3係層間絕緣膜，704 係通過孔’ 705係上層金屬配線’ 706係層間絕緣膜或鈍化 膜。 在本實施例’將通過孔7〇4的徑，採取大於和紙面成 垂直方向的下層金屬配線7〇2的寬度。 因此’藉由採取大於下層金屬配線7〇2寬度的通過孔 704徑’於光電平版印刷產生對接偏移時，和通過孔7〇4的 位置關係’形成如圖十四所示。亦即，下層金屬配線引起 對接偏移時，由於採取小於通過孔的下層金屬配線寬度， 因此對接偏移時’仍然不會改變通過孔和下層金屬配線的 接觸面積。縱然產生如超過通過孔徑的對接偏移，接觸面 積仍然減少不多。 並且，在圖十四（a)的正常狀態，在下層金屬配線8〇2 的側壁部’也可採取和通過孔8〇4的接觸，產生所謂增加 楚·gjit ’減少通過孔電阻的價値。引起和下層金^配線 802的對接偏移時’如圖十四（b)所示，由於採取小於通過 孔804徑的下層金屬配線8〇2寬度，因此儘管對接偏移時仍 然不會改變通過孔8〇4和下層金屬配線802的接觸面積。縱 然’如圖十四（c)所示’產生如超過通過孔8〇4徑的對接偏 移’仍可在不產生下層金屬配線8〇2脱離的方面側壁部採 取和通過孔8〇4的接觸，接觸面積減少不多。此外，在圖 十四，801係含有配線或元件的基礎結構，係層間絕緣 膜，805係上層金屬配線，806係層間絕緣膜或鈍化膜。 圖十五係表示本發明第3實施例的接觸孔或表示通過 本紙張尺度適用中國國家標準（CNS > A4洗格（2_ 2浓务發^
It t--------^ — 裝一Γ---1^---1T------- (請先閲讀背面之注意Ϋ項再填寫本頁) 經濟部中央操準局貝工消費合作社印裝 A7 -----------_____ 五、發明説明（11·) 孔和配線配置的平面圖。 如本圖所示，僅上層或下層金屬配線的接觸孔或通過 孔904的接觸部份903，以接觸孔或通過孔904徑以下的寬 度’加粗下層金屬配線9〇2的寬度。 因此，僅接觸孔或通過孔9〇4的部份，藉由以接觸孔 或通過孔904徑以下的範圍採取大的下層金屬配線9〇2的寬 度，而可採取大的接觸孔或通過孔9〇4和下層金屬配線9〇2 的接觸面積。但在本實施例，不否認光電平版印刷對於 對接偏移的餘裕，變成小於第j實施例、第2實施例。 圖十六係表示本發明第4實施例的接觸孔，或表示通 過孔和配線配置之剖面圖。 在圖十六’ 1001係表示含有配線或元件基礎結構， 1002係第1金屬配線層，1003係第i層間絕緣膜，1〇〇4係 第1通過孔，1005係第2金屬配線層，1〇〇6係第2層間絕 緣膜’ 1007係第2通過孔，1〇〇8係第3金屬配線層，1〇09 係第3層間絕緣膜，1〇1〇係第3通過孔，丨〇11係第4金屬 配線層，1012係第4層間絕緣膜，1〇 13係第4通過孔， 1014係第5金屬配線層’ 1015係第5層間絕緣膜或鈍化膜 〇 假疋1015為鈍化膜’本結構就等於表示5層金屬配線 結構。此時，將接觸孔或通過孔的徑，採取大於多層配線 的上層及下層金屬配線寬度。或在和各層的金屬配線的接 觸孔或通過孔接觸的部份，以接觸孔或通過孔徑以下的寬 度加粗配線寬度。亦即，重複使用第^實施例、第2實施 本紙張尺度適用中國國家標準（CNS ) A4規格（21糾 I-.----------裝 J — (請先聞讀背面之注意事項再填寫本頁) ---訂 經濟部中央橾準局負工消费合作社印裝 A7 —-- -- —_B7_ 五、發明説明（12.) ' 一 例或第3實施例。 圖十七係表示本發明第5實施例的接觸孔或表示通過 孔和配線配置之剖面圖。各部份的説明係和圖十相同。 在此，和圖十六的差別點，在於以圓圈表示的部份 1101。在此部份，以平面方式在同一部份對於各配線層重 複使用本實施例。亦即，表示在接觸孔或通過孔上，重複 形成通過孔的疊合結構。 在上述第1實施例〜第5實施例，主要説明有關結構 的實施例。在第6實施例，説明有關實現這些具體製造方 法。 圖十八係表示本發明第6實施例之半導體裝置的製造 過程剖面圖（其一），圖十九係表示本發明第6實施例之 半導體裝置的製造過程剖面圖（其二）。 (1) 首先，如圖十八（a)所示，以CVD法將絕緣膜12〇2(如 BPSG膜）形成於1C基板1201上以後，形成8〇〇nm的成為 第1金屬配線層的A1合金配線層1203。在此，對於本 配線層1203而言’除A1配線’ A1合金配線以外，可使 用和其高層熔化點金屬的層合配線，w、Ti、c〇、Ni 、Pd等的高熔化點金屬的SiliSide配線，W、Ti、TiM 、Co等的高熔化點金屬配線等中的任何材料。對於形 成方法而言，可使用喷濺法、CVD法、其他EB噴錢法 等。然後，實施光電平版印刷，腐蝕作為配線。其次 ’以CVD法形成l#m的層間絕緣膜1204(如Si〇2)。 (2) 之後，如圖十八（b)所示’依光電平版印刷腐蚀開口 本紙垠尺度適财家縣（CNS ) (210X2911^14 " ' .^ (請先閎讀背面之注^•項再填寫本頁) 裝· -訂 -Λ, A7 B7 經濟部中央樣準局負工消费合作社印製 五、發明説明（13·) 為獲得和第1金屬配線導通的通過孔1205。此時第1 金屬配線層的A1合金配線層1203露出通過孔徑以後， 再實施腐蝕，實施至絕緣膜1202露出於其下面。對於 通過孔1205的徑而言，形成大於第1A1合金配線層 1203的寬度（自單面0.1 Mm起0.5程度）。腐蝕的條 件，係以RF功率2KW，C2Fe，50sccm，CHF3，l〇sccm ，壓力80Pa的反應性離子腐蝕實施。 之後，依Ar實施濺射洗滌以後，在前述通過孔 1205，堆積連接於前述A1合金配線層1203(第1金屬 配線層）的埋入金屬層。對於埋入金屬層的材料而言 ’使用Al、A1合金’及W、Ti ' Co、Ni、Pd等高炫化 點金屬的SiliSide，及W、Ti ' TiN、Co等的高熔化 點金屬。 對於埋入金屬層而言，雖可使用第1金屬配線層 及和下述第2金屬配線層相同的材料，但最好使用不 同的材料。其理由是，下次形成的第2金屬配線層的 腐蚀時，可作為腐蚀擔板使用。在本實施例以托架W 和腐蝕背托法為例，以W表示材料，及以TiN/Ti表示 基礎緊貼層。 首先，使用濺射法或CVD法全面堆積Ti膜15nm程 度及Tin膜自50nm至100nm程度。其次，依CVD法全面 堆積W以後，將它加以腐蝕背托，全面消除W以免在 通過孔内產生段差。以後，堆積8〇〇nm作為上層金屬 配線的A1合金膜1206，作為第2的金屬配線層，以光 --------„------裝一7--τ---訂——r--.--j (請先聞讀背面之注意事項再填寫本頁) ， 0 A 5 z; * W- Μ 經濟部中夬棵隼扃員工消费合作社印輦 A7 ^-------B7___ 一發明说明（14.) 電平版印刷’腐鱗魏線i此，完成二層配線結 構。 " 在此第2金屬配線層的材料，形成方法係和第！ 酕線層的情形相同’除“配線，A1合金配線以外，和 其高熔化點金屬的層合配線，w、Ti、co、Ni' Ρ(ΐφ 的咼熔化點金屬的SiliSide配線，w、Ti、Ήν、Co等 的高熔化點金屬中，任何材料都可以使用。對於形成 方法而言，除濺射法，CVD法以外可使用诎噴鍍法等 〇 (3) 在以上所述之結構上再形成金屬配線層時，如圖十九 (a)所示’以CVD法形成1以m的第2層間絕緣膜12〇7(; 如Si〇2)。 (4) 接著’如圖十九（b)所示，雖在第2層間絕緣膜12〇7 上開口通過孔1208 ’但在本實施例，不僅是第2配線 層，而且在第1配線層也可以獲得導通。亦即，使用 光電平版印刷，腐蝕’形成以便將通過孔12〇8位於通 過孔1205的上面’製造大於屬第2金屬配線A1合金膜 1206寬度的開口。 腐蝕條件和開口通過孔12〇5的條件相同即可。其 次’實施和通過孔1205埋入金屬層相同的處理，依腐 蚀背托將W埋入通過孔12〇8，最後堆積第3金屬配線 層1209，實施對接。以下以相同方法形成多層配線， 而且可在通過孔上形成通過孔。 在上述實施例，雖主要以通過孔為例表示，但如 本紙張尺度適用中國國家標準（CNS ) A4规格（ h---„-----—裝一.--：——訂--------表 (請先閲讀背面之注$項再填寫本頁) 經濟部中央搮準局貞工消费合作.社印製 A7 ^----^__________B7 五、發明説明（15.) 前述，本發明也可適用於連接所有高度電平不同的元 件（擴散層、栅極等）和配線的接觸孔。 而且，將接觸孔或通過孔徑，採取粗於配線寬度 的本發明方法，不需要全部在相同集成電路中使用， 藉由適當在需要部份使用，而可謀求高密度化。 此外，本發明並不限定於上述實施例，可依據本 發明的主旨做各種的變形，並不是從本發明的範園排 除這些。 〔發明之效果〕 如以上所詳細説明的，如果依本發明，即可達成如下 的效果。 (1) 若依申請專利範圍第i項所述之發明，採取上層金金 屬配線和基礎元件或下層金屬配線的電氣導通時，由 於將裝設於接觸孔或通過孔的埋入金屬徑採取以便大 於如述上層金屬配線的寬度，不需要習用半導體裝置 所見的光電平版印刷的對接餘裕，因此可謀求配線的 高密度化。 (2) 若依申請專利範圍第2項所述之發明，採取上層金金 屬配線和基礎元件或下層金屬配線的電氣導通時，由 於將裝設於接觸孔或通過孔的埋入金屬徑採取大於欲 採取前述基礎元件的擴散層、柵極等電氣導通的端子 見度或4述下層金屬配線的寬度，因此儘管產生接觸 孔或通過孔和配線的偏移，只要在配線寬度的範圍内 就不會改變接觸孔或通過孔，和配線的接觸面積，儘 本紙银尺度適用中國國家標準（CNS ) A4規格（釐 ---„-----^裝 J--,I^--訂-----.----Λ (請先閲讀背面之注$項再填寫本頁) ' 經濟部中央搮隼局貝工消费合作社印装 A7 B7 五、發明説明（16,) s產生超過配線寬度的對接偏移時，仍可使其接觸面 積減少不多。亦即’較習用方法可和配線的侧壁部接 觸，因增加通過孔和配線的接觸面積，而可獲得低電 阻的通過孔，同時可提高信賴性。 (3) 右依申請專利範圍第3項所述之發明，採取上層金屬 配線和基礎元件或下層金屬配線的電氣導通時，由於 僅和裝設於接觸孔或通過孔的埋入金屬接觸部份，以 裝設於接觸孔或通過孔的埋入金屬徑以下的寬度，加 粗前述上層金屬配線’前述基礎元件或下層金屬配線 的寬度，因此加上上述（1)的效果， (a) 因增加接觸孔或通過孔和配線的接觸面積，而可 獲得低電阻的接觸孔或通過孔。這表示可形成高 仏賴性的接觸孔或通過孔。 (b) 儘管產生接觸孔或通過孔和配線的對接偏移，只 要在配線寬度的範圍内，就不會改變接觸孔或通 過孔，和配線的接觸面積。而且，儘管產生超過 配線寬度的對接偏移時，由於其本來的接觸面積 大’因此減少的比例不多。 (c) 由於可縮小接觸孔或通過孔的接觸部份以外的配 線寬度，因此可縮小沒有接觸孔或通過孔部份的 配線節距，可達成高密度化。 (4) 若依申請專利範圍第4項所述之發明，就不需要光電 平版印刷的對接餘裕，同時當形成某層的配線層時， 可謀求高密度化。 本紙張尺度適用中國國家標準（CNS ) A4规格（ ---K---r----裝 I,--^__.-I 訂——.——.---1 (請先Μ讀背面之注$項再填寫本頁) 經濟部中央橾準局貝工消費合作社印製 A7 B7__ 五、發明说明（17.) (5) 若依申請專利範圍第5項所述之發明’對於設備全體 而言，由於以寬鬆的設計规則部份決定’因此藉由重 複使用此配線的安裝方法’而可達成全體的高密度化 0 (6) 若依申請專利範圍第6項所述之發明’與其習用方法 不如謀求配線和側壁部的接觸’可增加通過孔和金屬 配線的接觸面積。 (7) 若依申請專利範圍第7項所述之發明，涵蓋多層配線 ，謀求配線和侧壁部的接觸，可增加通過孔和金屬配 線的接觸面積。 (8) 若依申請專利範圍第8項所述之發明，即可提高通過 孔對於配置的自由度。 (9) 若依申請專利範圍第9項所述之發明，藉由特別提高 通過孔對於配置的自由度，不僅再貢獻設備的高密度 化’對於設計所用的CAD工具開發的容易化也有很大 的貢獻。 〔圖式之簡單説明〕 圖一係表示本發明第1實施例之半導體裝置剖面圖。 圖二係表示本發明第1實施例之半導體裝置上層金屬配 線和表示通過孔位置關係圖。 圖三係本發明第1實施例之上層金屬配線和通過孔於光 電平版印刷產生對接偏移時之半導體裝置的剖面圖 —.1^-1— I —-裝一r 11-———訂 ^ (請先聞讀背面之注意事項再填寫本頁) 圖四係，以對向配置半導體裝置接觸孔或通過孔時的平面
經濟部中央樣準局員工消费合作社印褽 A7 B7 五、發明説明（18.) 圖。 圖五係以鋸齒型配置半導體裝置接觸孔或通過孔時之平 面圖。 圖六係習用半導體裝置之剖面圖（其一）。 圖七係習用半導體裝置之剖面圖（其二）。 圖八係習用半導體裝置之平面圖。 圖九係習用半導體裝置無邊緣配線之平面圖。 圖十係以對向形成接觸孔或通過孔時之平面圖。 圖十一係以鋸齒型配置接觸孔或通過孔時之平面圖。 圖十二係表示本發明第2實施例之半導體裝置剖面圖。 圖十三係表示本發明第2實施例之半導體裝置下層金屬 配線和表示通過孔位置關係圖。 圖十四係表示本發明第2實施例之下層金屬配線和通過 孔於光電平版印刷產生對接偏移時之半導體裝置 剖面圖。 圖十五係表示本發明第3實施例之接觸孔或表示通過孔 和配線配置之平面圖。 圖十六係表示本發明第4實施例之接觸孔或表示通過孔 和配線配置之剖面圖。 圖十七係表示本發明第5實施例之接觸孔或表示通過孔 和配線配置之剖面圖。 圖十八係表示本發明第6實施例之半導體裝置製造過程 剖面圖（其一）。 圖十九係表示本發明第6實施例之半導體裝置製造過程 本紙張尺度適用中國國家標準（CNS ) A4規格（21咏2纽銓务·) / i----------·-------4裝 J--：--,—訂 (請先閲讀背面之注意Ϋ項再填寫本頁) 經濟部中央標準局負工消費合作社印裝 A7 B7 五、發明説明（19·) . 剖面圖（其二）。 〔符號之説明〕 401、 501、701、801 ' 1001 :含有配線或元件之基礎結構 402、 502、606、702 :下層金屬配線或基礎結構 403、 703、803、1204 :層間絕緣膜 404、 504、604、608、904 :接觸孔或通過孔 405、 505、705、805 :上層金屬配線 406、 706、806 :層間絕緣膜或鈍化膜 602 :下層金屬配線 702、802、902 :下層金屬配線 704、804、1205、1208 ··通過孔 903 :接觸部份 1002 :第1金屬配線層 1003 :第1層間絕緣膜 1004 :第1通過孔 1005 :第2金屬配線層 1006、1207 :第2層間絕緣膜 1007 :第2通過孔 1008、1209 :第3金屬配線層 1009 :第3層間絕緣膜 1010 :第3通過孔 1011 :第4金屬配線層 1012 :第4層間絕緣膜 1013 :第4通過孔 本紙張尺度適用中國國家樣準（CNS ) A4規格（2丨0^2交梦春^ (請先閱讀背面之注意事項再填寫本頁) 裝—1. n^i HI VJ 、-=* A7 B7 五、發明説明（20.) 1014 ··第5金屬配線層 1015 :第5層間絕緣膜或鈍化膜 1201 : 1C 基板 1202 :絕緣膜 1203 : A1合金配線層 1206 : A1合金膜 (請先閲讀背面之注意事項再填寫本頁) '裝· 訂，. 經濟部中央樣隼局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210^2这參赛4
Claims (1)
- 經濟部中央標牟局具工消费合作社印製 A8 B8 C8 D8 ___________ 六、申請專利範園 j 一種半導體裝置’係形成多層配線的半導體裝置，其 特徵為’採取上層金屬配線和基礎元件或下層金屬配 線的電氣導通時’將裝設於接觸孔或通過孔的埋入金 屬徑採取大於前述上層金屬配線的寬度者。 2. 一種半導體裝置’係形成多層配線的半導體裝置，其 特徵為，採取上層金屬配線和基礎元件或下層金屬配 線的電氣導通時’將裝設於接觸孔或通過孔的埋入金 屬徑採取大於欲採取前述基礎元件的擴散層、柵極等 電氣導通的端子寬度或前述下層金屬配線的寬度者。 3. —種半導體裝置’係形成多層配線的半導體裝置製造 方法，其特徵為，採取上層金屬配線和基礎元件或下 層金屬配線的電氣導通時，僅和裝設於接觸孔或通過 孔的埋入金屬接觸部份，以裝設於接觸孔或通過孔的 埋入金屬徑以下的寬度，加粗前述上層金屬配線，前 述基礎元件或下層金屬配線的寬度者。 4· 一種半導體裝置之製造方法，係形成多層配線的半導 體裝置製造方法，其特徵為，實施 (a) 形成基礎元件或下層金屬配線的過程，和 (b) 形成層間絕緣膜的過程，和 (c) 在前述層間絕緣膜形成連通於前述基礎元件或下 層金屬配線的略粗接觸孔或通過孔的過程，和 (d) 在該接觸孔或通過孔裝設埋入金屬的過程，和 (e) 連接於該埋入金屬，形成小於該埋入金屬徑的上 層金屬配線的過程者。 本紙張纽it财SB轉eNS } Α4ί){^ ( nv >1^— ^^^1 m^i 1 ^^1 —^n i^i —m In fm Jan n·— f_B— H^h (請先Mtt背面之注意f項再填寫本頁) 經濟部中央標率局貝工消费合作社印裝 A8 21 ^___ 申請 5. —種半導體裝置之製造方法，係形成多層配線的半導 體裝置製造方法，其特徵為，實施 (a) 形成基礎元件或下層金屬配線的過程，和 (b) 形成層間絕緣膜的過程，和 (c) 在前述層間絕緣膜形成連通於前述基礎元件或下 層金屬配線的略粗接觸孔或通過孔的過程，和 (d) 在該接觸孔或通過孔裝設埋入金屬的過程，和 (e) 連接於該埋入金屬，形成小於該埋入金屬徑的上 層金屬配線的過程，和 (f) 在該上層金屬配線上再重複自上述過程（b)至（e) 的過程者。 6. 一種半導體裝置之製造方法，係形成多層配線的半導 體裝置製造方法，其特徵為，實施 (a) 形成基礎元件或下層金屬配線的過程，和 (b) 形成層間絕緣膜的過程，和 (c) 在前述層間絕緣膜形成具有大於欲採取前述基礎 元件的擴散層、栅極等電氣導通的端子寬度或前 述下層金屬配線寬度的徑接觸孔或通過孔的過程 ，和 (d) 在該接觸孔或通過孔裝設埋入金屬的過程，和 (e) 形成連接於該埋入金屬的上層金屬配線的過程者 〇 7. —種半導體裝置之製造方法，係形成多層配線的半導 體裝置製造方法，其特徵為，實施 ---------裝 I,---^--Γ— 訂--·--^--/ {請先W讀背面之注$項再填寫本頁} 8 88 8 ABCD 經濟部中央揉準局貝工消费合作社印製 申請專利範圍 (a) 形成基礎元件或下層金屬配線的過程，和 (b) 形成層間絕緣膜的過程，和 (c) 在前述層間絕緣膜形成具有大於欲採取前述基礎 元件的擴散層、栅極等電氣導通的端子寬度或前 述下層金屬配線寬度的徑接觸孔或通過孔的過程 ，和 (d) 在該接觸孔或通過孔裝設埋入金屬的過程，和 (e) 形成連接於該埋入金屬的上層金屬配線的過程， 和 (f) 在該上層金屬配線上再重複自上述過程（b)至（e) 的過程者。 8. —種半導體裝置之製造方法，係形成多層配線的半導 體裝置製造方法，其特徵為，實施 (a) 形成僅增大和裝設於接觸孔或通過孔的埋入金屬 接觸部份寬度的基礎元件或下層金屬配線的過程 ，和 (b) 形成層間絕緣膜的過程，和 (c) 在前述層間絕緣膜形成接觸孔或通過孔的過程， 和 (d) 在該接觸孔或通過孔裝設埋入金屬的過程，和 (e) 形成僅增大連接於該埋入金屬的接觸部份寬度的 上層金屬配線過程者。 9. 一種半導體裝置之製造方法，係形成多層配線的半導 體裝置製造方法，其特徵為，實施 本用中) ϋ (210X2^-tJ — I ^^^1 1^1 ,^1 vn -ilfli HI .1^1「^"j (請先《讀背面之注$項再填寫本頁) 申請專利範固 (a) 形成僅增大和裝設於接觸孔或通過孔的埋入金屬 接觸部份寬度的基礎元件或下層金屬配線的過程 ，和 (b) 形成層間絕緣膜的過程，和 (c) 在前逑層間絕緣膜形成接觸孔或通過孔的過程， 和 (d) 在該接觸孔或通過孔裝設埋入金屬的過程，和 (e) 形成僅増大連接於該埋入金屬的接觸部份寬度的 上層金屬配線過程，和 (f) 在該上層金屬配線上再重複自上述過程（b)至（e) 的過程者。 (請先聞讀背面之注項再填寫本頁〕 ί裝. 經濟部中央揉牟局ec工消费合作社印製 木紙張尺度適用中國困家操率（CNS ) A4規格（21〇X297^t )
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| US5614765A (en) * | 1995-06-07 | 1997-03-25 | Advanced Micro Devices, Inc. | Self aligned via dual damascene |
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